KR100724271B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 배리어 금속막 증착시 보이드가 생기는 것을 방지하는 것으로서, 게이트 전극이 형성된 반도체 기판 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 절연막을 형성하는 단계, 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계, 비아홀 및 트렌치 상부가 완만한 기울기를 가지도록 반도체 기판 상부 구조 전면에 전자빔 공정을 진행하는 단계, 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 단계, 배리어 금속막 위에 금속 배선을 형성하는 단계를 포함한다. 이와 같이, 전자빔 장치를 통해 반도체 기판 상부 구조 전면에 1keV 내지 100keV의 에너지를 가지는 전자들을 주사시켜 비아홀 및 트렌치 상부를 완만한 기울기를 가지는 곡선 형태로 만들고, 반도체 기판의 상부 구조 표면이 단위 면적당 0.1μA 내지 100mA를 포함하게 하여 배리어 금속막을 비아홀 및 트렌치 내벽에 보이드(void) 없이 완전히 형성함으로써 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
배리어금속막, 금속배선

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 금속 배선을 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선은 전도층을 포함하는 반도체 기판 위에 금속간 절연막을 형성하고, 금속간 절연막에 다마신 공정(damascene)을 통해 비아홀(via hole) 및 트렌치(trench)를 형성하고, 비아홀 및 트렌치 내벽에 배리어 금속막(barrier metal layer)을 형성하고, 배리어 금속막 위에 금속 씨드막(seed layer)를 증착하고, 금속 씨드막 위에 금속 박막을 적층하고 화학 기계적 연마(chemical mechanism polishing, CMP)공정을 진행함으로써 형성한다.
배리어 금속막은 탄탈늄(Ta) 또는 탄탈나이트라이드(TaN) 등으로 만들어질 수 있는데, 이것은 하부 박막의 전도층 사이의 반응을 방지하며, 금속 씨드막은 전기 분해(electroplating process deposition, EPD)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위한 것이다.
이러한 금속 배선은 근래에 들어 반도체 소자가 고집적화, 고밀도화 되어감에 따라 CD(critical dimension)가 줄어들었다.
그러나 반도체 소자의 금속 배선의 높이는 그대로 유지하면서 금속 배선을 배치할 비아홀 및 트렌치의 갭(gap)을 줄이는 경향으로 설계되고 있어 반도체 소자의 종횡비(aspect ratio)가 높아져 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 공정 진행중에 오버행(overhang)으로 인한 보이드(void)가 발생하여 반도체 소자의 전기적 특성 및 신뢰성이 저하될 수 있다.
따라서, 본 발명에서는 배리어 금속막 증착시 보이드가 생기는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 게이트 전극이 형성된 반도체 기판 위에 식각 정지막을 형성하는 단계, 상기 식각 정지막 위에 절연막을 형성하는 단계, 상기 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계, 상기 비아홀 및 상기 트렌치 상부가 완만한 기울기를 가지도록 상기 반도체 기판 상부 구조 전면에 전자빔 공정을 진행하는 단계, 상기 비아홀 및 트렌치 내벽에 배리어 금속막을 증 착하는 단계, 상기 배리어 금속막 위에 금속 배선을 형성하는 단계를 포함한다.
상기 전자빔 공정은 상기 반도체 기판 상부 구조 전면에 1keV 내지 100keV의 에너지를 가지는 전자를 주사할 수 있다.
상기 전자는 0도 내지 90도의 각을 가질 수 있다.
상기 전자빔 공정을 진행한 상기 반도체 기판 상부 구조 전면은 0.1μA 내지 100mA를 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 전자빔 장치(electron beam device, E-beam device))를 개략적으로 도시한 도면이다.
도 1에 도시한 바와 같이, 반도체 소자 제조 공정 중 마스크 또는 웨이퍼 표면에 패턴을 형성할 때 이용되는 전자빔리소그래피(E-beam lithography) 공정을 진행하기 위한 전자빔 장치(400) 내의 하부에는 웨이퍼(wafer)(250)를 지지하는 척(chuck)(210)이 있으며, 웨이퍼(250)에 전압을 공급하는 타겟(target) 전력부 (220)가 존재한다.
그리고 전자빔 장치(400) 내의 상부에는 소스(source) 전력부(200)와 전기적으로 연결되어 전자(electron)를 방출하는 코일(203)이 존재하며, 지지대(205)를 통해 코일(203)을 중심으로 한 주변부에 리펠러(repeller)(207)가 존재한다.
여기서, 코일(203)을 통해 방출되는 전자들은 기울기 변화가 가능한 리펠러(207)에 의해 반사되어 여러 각도를 가지고 웨이퍼(250)에 주사될 수 있다.
도 2 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 단계별로 도시한 도면이다.
도 2에 도시된 바와 같이, 소자 분리막(50)이 형성된 반도체 기판(100) 위에 게이트 절연막(60) 및 게이트 전극(70)을 차례로 형성하고, 게이트 전극(70)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 저농도로 주입하여 저농도 접합 영역(80)을 형성하고, 게이트 절연막(60) 및 게이트 전극(70)의 측벽에 스페이서(spacer)(90)를 형성하고, 스페이서(90) 및 게이트 전극(70)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 고농도로 주입하여 고농도 접합 영역(110)을 형성하고, 소자 분리막(50)과 노출된 반도체 기판(100) 위에 식각 정지막(120)을 형성하고, 반도체 기판(100) 상부 구조 전면에 금속간 절연막(inter-metal dielectric, IMD)(130)을 형성한다.
그 다음, 도 3에 도시한 바와 같이, 금속간 절연막(130)을 패터닝하여 비아홀(140)및 트렌치(150)를 형성한다. 이때, 비아홀(140)은 식각 정지막(120)을 관통하여 반도체 기판(100)을 노출한다.
그런 다음, 도 1에 도시한 전자빔 장치(400) 내부에 있는 척(210) 위에 반도체 기판(100)을 넣고, 소스 전력부(200)에 1KV 내지 100KV의 전압을 인가하여 코일(203)에서 방출되는 전자가 1keV 내지 100keV의 에너지를 가지고 반도체 기판(100) 위에 주사되게 한다. 그리고 타겟 전력부(220)에 인가되는 전류는 앞서 서술한 공정 조건과 더불어 반도체 기판(100)의 상부 구조에 0.1μA 내지 100mA를 포함할 수 있는 값으로 설정하는 것이 바람직하다.
이때, 전자는 리펠러(207)에 의해 0도 내지 90도의 각도를 가지고 반도체 기판(100)에 주사될 수 있다.
이러한 공정 조건을 통해 주사되는 전자들에 의해 금속간 절연막(130)의 트렌치(150) 상부 및 비아홀(140) 상부의 각진 부분(A)이 도 4에 도시한 바와 같이, 완만한 기울기를 가지는 곡선 형태로 변한다.
다음, 도 5에 도시한 바와 같이, 비아홀(140)을 통해 노출된 반도체 기판(100) 및 금속간 절연막(130) 위에 배리어 금속막(160)을 형성하고, 배리어 금속막(160) 위에 금속 박막(170)을 형성한다.
여기서, 앞서 서술한 노출된 반도체 기판(100) 및 노출된 금속간 절연막(130)에 인가되어 포함되는 0.1μA 내지 100mA는 배리어 금속막(160)과 노출된 반도체 기판(100) 및 노출된 금속간 절연막(130) 사이의 접착력을 향상시킨다. 이와 더불어 본 발명의 비아홀(140) 및 트렌치(150)가 상부에 완만한 기울기를 가짐에 따라 종래의 비아홀 및 트렌치의 갭(gap) 입구보다 비아홀(140) 및 트렌치(150)의 갭 입구가 넓으므로 배리어 금속막(160) 증착시 오버행(overhang)이 발생하여 누설 전류가 발생하는 것을 방지할 수 있으므로 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
그런 다음, 도 6에 도시한 바와 같이, 화학적 기계 연마(chemical mechanical polishing, CMP)을 진행하여 평탄화 함으로써 금속 배선(171, 173)을 형성한다. 이때, 배리어 금속막(160)은 비아홀(140) 및 트렌치(150) 내벽에만 존재한다.
본 발명에 따르면 비아홀 및 트렌치를 만들고 전자빔 장치를 통해 반도체 기판 상부 구조 전면에 1keV 내지 100keV의 에너지를 가지는 전자들을 주사시켜 비아홀 및 트렌치 상부를 완만한 기울기를 가지는 곡선 형태로 만들고, 반도체 기판의 상부 구조 표면이 0.1μA 내지 100mA를 포함하게 하여 배리어 금속막을 비아홀 및 트렌치 내벽에 보이드(void) 없이 완전히 형성함으로써 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (4)

  1. 게이트 전극이 형성된 반도체 기판 위에 식각 정지막을 형성하는 단계,
    상기 식각 정지막 위에 절연막을 형성하는 단계,
    상기 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계,
    상기 비아홀 및 상기 트렌치 상부가 완만한 기울기를 가지도록 상기 반도체 기판 상부 구조 전면에 전자빔 공정을 진행하는 단계,
    상기 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 단계,
    상기 배리어 금속막 위에 금속 배선을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 전자빔 공정은 상기 반도체 기판 상부 구조 전면에 1keV 내지 100keV의 에너지를 가지는 전자를 주사하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 전자는 0도 내지 90도의 각으로 입사되는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 전자빔 공정을 진행한 상기 반도체 기판 상부 구조 전면에는 0.1μA 내지 100mA가 인가되는 반도체 소자의 제조 방법.
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