JP2007317736A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 基板のエッジから膜剥がれが発生しても、膜剥がれの進行を止めることが可能な構造を持つ半導体装置を提供する。
【解決手段】 有効チップ１００を含む半導体基板１０１上に形成された層間絶縁膜１０２と、層間絶縁膜１０２の有効チップ１００上に形成された配線パターン１０３と、層間絶縁膜１０２の有効チップ１００上と半導体基板１０１のエッジ１０４上との間に形成され、層間絶縁膜１０２を、有効チップ１００を含む内周部分（Inside）と有効チップ１００を含まない外周部分（Outside）とに分離する少なくとも一本の溝パターン１０５と、溝パターン１０５内、及び配線パターン１０３内に形成された配線材１０６とを具備する。
【選択図】 図１

Description

この発明は、半導体装置およびその製造方法に係わり、特に、低誘電率絶縁膜（Ｌｏｗ-ｋ膜）の剥がれを抑制する半導体装置およびその製造方法に関する。

高集積半導体デバイスにおける配線間寄生容量の低減のために、層間絶縁膜の材料として、シリコン酸化膜よりも比誘電率が低い低誘電率絶縁膜（以下Ｌｏｗ-ｋ膜と呼ぶ）の導入が進められている。

しかしながら、Ｌｏｗ-ｋ膜は、一般的に機械的強度や膜界面の密着強度がシリコン酸化膜に比較して弱いため、例えば、機械化学研磨（ＣＭＰ）プロセスなどで半導体ウェハに荷重がかかった際に、膜剥がれが発生しやすいという事情がある。

なお、ＣＭＰプロセスは一般的にウェハ外周に高荷重がかかるという傾向があるため、膜剥がれはウェハ（基板）のエッジから発生しやすい傾向がある。

公知例としては、特許文献１がある。

特許文献１は、配線密度によるエロージョン、及びディッシングを抑制するために、半導体基板上の配線パターンを含まない層間絶縁膜に、Ｌｏｗ-ｋ膜を複数の孤立領域に仕切るダミーパターンを形成する。Ｌｏｗ-ｋ膜を孤立領域に仕切ることで、埋め込み配線形成の際のＣＭＰ研磨時に、Ｌｏｗ-ｋ膜に対するせん断応力が緩和される。また、Ｌｏｗ-ｋ膜に剥離や亀裂が発生しても、素子領域への剥離や亀裂の伝播は抑制される。
特開２００５−１８３７７９

この発明は、基板のエッジから膜剥がれが発生しても、膜剥がれの進行を止めることが可能な構造を持つ半導体装置およびその製造方法を提供する。

この発明の第１態様に係る半導体装置は、有効チップを含む半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜の前記有効チップ上に形成された配線パターンと、前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に形成され、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンと、前記溝パターン内、及び前記配線パターン内に形成された配線材とを具備する。

この発明の第２の態様に係る半導体装置の製造方法は、有効チップを含む半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜の前記有効チップ上に、配線パターンを形成する工程と、前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンを形成する工程と、前記溝パターン内、及び前記配線パターン内に、配線材を形成する工程とを具備する。

この発明によれば、基板のエッジから膜剥がれが発生しても、膜剥がれの進行を止めることが可能な構造を持つ半導体装置およびその製造方法を提供できる。

以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１はこの発明の一実施形態に係る半導体装置の一例を示す平面図、図２は図１中の２−２線に沿う断面図である。

図１、図２に示すように、一実施形態に係る半導体装置は、有効チップ１００を含む半導体基板１０１を有する。半導体基板１０１の一例は半導体ウェハである。半導体基板１０１上には層間絶縁膜１０２が形成される。層間絶縁膜１０２の一例は、低誘電率絶縁膜（以下Ｌｏｗ-ｋ膜という）を含む絶縁膜である。本明細書においては、Ｌｏｗ-ｋ膜は、比誘電率が３．０未満の絶縁膜、あるいはシリコン酸化膜よりも比誘電率が低い絶縁膜と定義する。このような絶縁膜の例は、例えば、シリコン酸化膜に、Ｃ、Ｈ、Ｎ、Ｆ、Ｇｅ、Ｂ、Ｐ、Ａｓ、Ｍｎ、ＢＦ２、Ｚｎ、Ｓｎ、Ｓｂ、Ｈｆのいずれかを含む膜、及び有機高分子膜である。

層間絶縁膜１０２の有効チップ１００上には配線パターン１０３が形成される（配線パターンは図１では省略）。

さらに、層間絶縁膜１００の有効チップ１００上と半導体基板１０１のエッジ１０４との間には溝パターン１０５が形成される。

溝パターン１０５は、層間絶縁膜１０２を、有効チップ１００を含む内周部分（inside）と有効チップ１００を含まない外周部分（outside）とに分離する。本例の溝パターン１０５は、半導体基板１０１のエッジ１０４に沿って環状に形成される。溝パターン１０５内、及び配線パターン１０３内には、配線材（導電物）１０６が形成される。

溝パターン１０５は、本例では一本であるが複数本あっても良い。複数本ある場合には、複数本の溝パターン１０５は、例えば、図３に示すように、互いに同心円状に形成される。

一実施形態に係る半導体装置によれば、層間絶縁膜１０２に、半導体基板１０１のエッジ１０４に沿って環状に形成された溝パターン１０５を有する。しかも、溝パターン１０５は、層間絶縁膜１０２を、有効チップ１００を含む内周部分（inside）と有効チップ１００を含まない外周部分（outside）とに分離する。このため、ＣＭＰプロセスなどで、エッジ１０４から層間絶縁膜１０２の膜剥がれが発生したとしても、この膜剥がれは溝パターン１０５において止まるので、膜剥がれが有効チップ１００を含む内周部分（inside）に及ぶことが抑制される。

従って、半導体基板１０１のエッジからから膜剥がれが発生しても、膜剥がれの進行を止めることが可能な構造を持つ半導体装置およびその製造方法を提供できる。

さらに、本例では、溝パターン１０５内に、配線材１０６を形成する。溝パターン１０５に配線材１０６を形成することで、溝パターン１０５によって分離された層間絶縁膜１０２の外周部分（outside）の機械的強度を高めることができる。層間絶縁膜１０２の外周部分（outside）は、下地との接着面積が小さくなるため剥がれやすく、機械的強度に乏しい。これは、ＣＭＰ法を用いたプロセスにおいては不利である。

これに対して、本例のように、溝パターン１０５内に、配線材１０６を形成すれば、配線材１０６は、層間絶縁膜１０２の外周部分（outside）に密着するので、この外周部分（outside）の機械的強度を高めることができる。

しかも、溝パターン１０５内に形成された配線材１０６は、層間絶縁膜１０２の外周部分（outside）だけでなく、層間絶縁膜１０２の内周部分（inside）にも形成され、密着しているので、内周部分（inside）の機械的強度も高めることができる。

従って、本例によれば、溝パターン１０５内に配線材１０６が無い場合に比較して、層間絶縁膜１０２の外周部分（outside）、及び内周部分（inside）が剥がれ難くなり、ＣＭＰ法を用いたプロセスにも有利となる。

以下、一実施形態に係る半導体装置の、より具体的な構造について説明する。

本例の層間絶縁膜１０２は多層構造である。その一例として、図２には、第１の層間絶縁膜１０２-１と第２の層間絶縁膜１０２-２とを含む例を示す。本例の第１の層間絶縁膜１０２-１は半導体基板１０１上に形成され、第２の層間絶縁膜１０２-２は第１層間絶縁膜１０２-１上に形成される。この場合、配線パターン１０３は、第１の層間絶縁膜１０２-１に形成された第１の配線パターン１０３-１と、第２の層間絶縁膜１０２-２に形成された第２の配線パターン１０３-２とを含む。溝パターン１０５も同様に、第１の層間絶縁膜１０２-１に形成された第１の溝パターン１０５-１と、第２の層間絶縁膜１０２-２に形成された第２の溝パターン１０５-２とを含む。配線材１０６もまた、第１の配線材１０６-１と、第２の配線材１０６-２とを含む。第１の配線材１０６-１は、第１の配線パターン１０３-１内、及び第１の溝パターン１０５-１内に形成される。第２の配線材１０６-２は、第２の配線パターン１０３-２内、及び第２の溝パターン１０５-２内に形成される。第２の配線材１０６-２は、第１の配線材１０６-１に電気的に接続される。

図２に示す第１の配線パターン１０３-１はホールパターンである。ホールパターンは、例えば、半導体基板１０１や半導体基板１０１に形成された拡散層に達するコンタクト、及び上層の配線と下層の配線とを接続するヴィア等のパターンに利用される。コンタクトに利用される配線材の一例は、半導体基板１０１が、例えば、シリコン基板のときにはタングステンである。ヴィアに利用される配線材の一例は、銅である。

図２に示す第２の配線パターン１０３-２はラインパターンである。ラインパターンは、例えば、トランジスタの端子間を接続する配線や、配線どうしを接続する配線、トランジスタに電源を供給する配線等のパターンに利用される。これら配線に利用される配線材の一例は、銅である。

本例では、層間絶縁膜１０２の積層数は、図２の層間絶縁膜１０２-１、１０２-２に示すように二層であるが、層間絶縁膜１０２の積層数は任意である。より具体的な半導体装置の断面を図４に示す。図４に示す例では、層間絶縁膜１０２の積層数は四層（１０２-１〜１０２-４）である。層間絶縁膜１０２の積層数は、配線の積層数に応じて適宜選ばれる。

また、層間絶縁膜１０２を積層した場合に限られることではないが、溝パターン１０５（１０５-１〜１０５-４）は半導体基板１０１の表面から層間絶縁膜１０２（１０２-１〜１０２-４）の上面まで形成し（特に、図２、及び図４参照）、配線材１０６（１０６-１〜１０６-４）は半導体基板１０１の表面から層間絶縁膜１０２（１０２-１〜１０２-４）の上面までフェンス状に形成するのが良い。

これによれば、次のような利点を得ることができる。

溝パターン１０５、又は１０５-１〜１０５-４が、層間絶縁膜１０２の途中、又は積層された層間絶縁膜１０２-１〜１０２-４の途中において切れ、層間絶縁膜１０２（１０２-１〜１０２-４）の外周部分（outside）と内周部分（inside）とがつながっていたとする。この状態で、エッジ１０４から層間絶縁膜１０２の膜剥がれ発生すると、膜剥がれが、外周部分（outside）から内周部分（inside）に、つながった部分を介して及んでしまう可能性がある。これでは、半導体装置の歩留りの向上効果が弱まってしまう。歩留りの向上効果が弱まりにくくするためには、溝パターン１０５（１０５-１〜１０５-４）は半導体基板１０１の表面から層間絶縁膜１０２（１０２-１〜１０２-４）の上面まで形成し（特に、図２、及び図４参照）、配線材１０６（１０６-１〜１０６-４）は半導体基板１０１の表面から層間絶縁膜１０２（１０２-１〜１０２-４）の上面までフェンス状に形成するのが良い。

本例の層間絶縁膜１０２（１０２-１〜１０２-４）には、例えば、Ｌｏｗ-ｋ膜を含む絶縁膜が使用される。Ｌｏｗ-ｋ膜を含む絶縁膜の構造例は、Ｌｏｗ-ｋ膜の単層構造、シリコン酸化膜とＬｏｗ-ｋ膜との積層構造、拡散抑制膜とＬｏｗ-ｋ膜との積層構造、拡散抑制膜、シリコン酸化膜、及びＬｏｗ-ｋ膜との積層構造等を挙げることができる。例えば、図４に示す例では、第１層層間絶縁膜１０２-１をＬｏｗ-ｋ膜の単層構造とし、第２層層間絶縁膜１０２-２及び第３層層間絶縁膜１０２-３を拡散抑制膜とＬｏｗ-ｋ膜との積層構造、第４層層間絶縁膜１０２-４をＬｏｗ-ｋ膜の単層構造とした例が示される。

なお、上記層間絶縁膜の構造例において、Ｌｏｗ-ｋ膜自体を、異なるＬｏｗ-ｋ膜どうしを積層した積層構造としても良い。

また、本例では、層間絶縁膜１０２（１０２-１〜１０２-４）に、Ｌｏｗ-ｋ膜を含む絶縁膜を使用したが、これに限られるものではない。例えば、層間絶縁膜１０２（１０２-１〜１０２-４）には、シリコン酸化膜の単層構造、シリコン酸化膜と拡散抑制膜との積層構造を用いても良い。シリコン酸化膜は、Ｌｏｗ-ｋ膜に比較して下地との密着性が良いので膜剥がれは発生しにくいが、皆無ではない。そこで、シリコン酸化膜の単層構造、シリコン酸化膜と拡散抑制膜との積層構造を持つ層間絶縁膜１０２（１０２-１〜１０２-４）には、本例のように、溝パターン１０５（１０５-１〜１０５-４）を形成し、これら溝パターン１０５（１０５-１〜１０５-４）内に、配線材１０６（１０６-１〜１０６-４）を形成する。これにより、層間絶縁膜１０２（１０２-１〜１０２-４）に、Ｌｏｗ-ｋ膜を含む絶縁膜を使用しない場合においても、膜剥がれが発生する確率を低くできる。

次に、一実施形態に係る半導体装置の一製造方法例を説明する。

図５〜図１５は、この発明の一実施形態に係る半導体装置の一製造方法例を示す断面図である。

まず、図５に示すように、半導体基板（例えば、半導体ウェハ）１０１上に膜厚１００ｎｍ程度のＬｏｗ-ｋ膜（例えば、ＳｉＯＣ）１１０を形成し、このＬｏｗ-ｋ膜１１０上に膜厚１００ｎｍ程度の絶縁膜（例えば、ＳｉＯ２）１１１を形成する。Ｌｏｗ-ｋ膜１１０は、シリコン酸化膜に、Ｃ、Ｈ、Ｎ、Ｆ、Ｇｅ、Ｂ、Ｐ、Ａｓ、Ｍｎ、ＢＦ２、Ｚｎ、Ｓｎ、Ｓｂ、Ｈｆの元素の一部を含む膜であり、その形成にはプラズマＣＶＤのほかに、Ｓｉターゲットと酸素（Ｏ）系ガス、又は窒素（Ｎ）系ガスによる反応性スパッタリング、真空蒸着、塗布などによる形成が可能である。Ｌｏｗ-ｋ膜１１０、及び絶縁膜１１１は二層のみの場合だけでなく三層以上積層することもできる。又はＬｏｗ-ｋ膜１１０、又は絶縁膜１１１のみの単層構造でもよい。本例では、Ｌｏｗ-ｋ膜１１０、及び絶縁膜１１１の積層構造が、第１層層間絶縁膜１０２-１である。

次に、図６に示すように、絶縁膜１１１上にフォトレジストを塗布し、膜厚２００ｎｍのフォトレジスト膜１１２を形成する。次いで、フォトレジスト膜１１２にリソグラフィ技術を用いて露光した後、現像する。これにより、フォトレジスト膜１１２には、配線パターン１０３-１が形成される。露光にはレーザー光、電子ビーム（ＥＢ）、紫外線（ＵＶ）等を選択することができる。

次に、図７に示すように、図６に示す工程後、又は図６を参照して説明した露光工程の後に、収束光１１３を、有効チップ上方と半導体基板１０１のエッジ１０４上方との間に照射しながら、半導体基板１０１を、例えば、半導体基板１０１の中心点を回転中心として回転させてフォトレジスト膜１１２を露光する。このときの処理を半導体基板１０１の上部から見たのが図１６である。露光は、収束光１０の他、ＥＢやＵＶでもよい。図１７に、本露光工程に用いられる露光装置を示しておく。

なお、溝パターンは、配線パターン１０３-１よりも先、または同時に露光してもよい。

また、本手法で形成されるのは半導体基板１０１と同心円関係となる環状の溝パターンであるが、この方法には収束光１１３を照射しながら半導体基板１０１を回転、例えば、半導体基板１０１の中心点を回転中心として回転させるだけで簡単に形成できる、というメリットがある。しかし、必ずしも環状の溝パターンである必要はない。例えば、図１８に示すように、有効チップ１００の外周に沿って収束光１１３を走査させて溝パターンを露光してもよい。この場合、溝パターンとダイシングラインは、図１９に示すように、一般的には直交または平行関係になるので、ダイシング時に切断しなくてはならない溝パターン幅を最小にできる。また、エッジ１０４に沿った環状であるにしろ、有効チップの１００の外周に沿ったジクザグ状であるにしろ、溝パターンは、溝パターンが描画されたレティクルを使用したリソグラフィ技術により露光されてもよい。

次に、１８０℃での熱処理によって露光したフォトレジスト膜１１２を安定させた後、図８に示すように、フォトレジスト膜１１２を現像する。

次に、図９に示すように、フォトレジスト膜１１２をマスクに用いて、絶縁膜１１１、及びＬｏｗ-ｋ膜１１０をエッチングし、絶縁膜１１１、及びＬｏｗ-ｋ膜１１０に、溝パターン１０５-１、及び配線パターン１０３-１を形成する。加工の方法には、ケミカルドライエッチング（Chemical Dry Etching（CDE））や反応性イオンエッチング（Reactive Ion Etching（RIE））を用いる。エッチングには、Ｃ、Ｆ、Ｏ、Ｎ、Ａｒ、Ｃｌ、Ｂｒ、Ｈ、Ｂを含むガスを用いることを基本とし、被加工膜がＳｉＯＣ系などである場合にはＣＦ系やＣＯ系などを含むガス、被加工膜が有機物である場合にはＯ系やＮＨ３系ガスを用いるなど、被加工膜の組成に合わせてエッチングガスを選択する。また、マスク材と被加工膜との選択比が確保できるようにパワー、圧力、ガス流量などを調整する。

ここで、上記の溝パターン１０５-１の幅には特に制限はなく、サブミクロン〜数千ミクロンまで幅広い任意の値を選択できる。また、溝パターン１０５-１は一本でもよいが、多ければ多いほど本実施形態による効果をより良く得ることができる。

溝パターン１０５-１の形状、及び配置には、図１６や図１８に示したように、種々の形状をとることができるが、溝パターン１０５-１は、有効チップ１００の最外周のよりもさらに半導体基板１０１のエッジ側に置く必要がある。なぜなら、溝パターン１０５-１によって、有効チップ１００の膜剥がれを抑制するためには、「溝パターン１０５-１で囲まれた領域の内部に有効チップ１００が置かれている」という相対関係になければならないからである。

次に、図１０に示すように、アッシャーおよびウェットエッチングを行い、フォトレジスト膜１１２を剥離し、さらに、残渣物を除去する。

次に、図１１に示すように、スパッタリング技術を用いて、層間絶縁膜１０２-１上に、膜厚２０ｎｍ程度のバリアメタル層１１４を形成する。バリアメタル層１１４の材料例は、Ｔａ、Ｔｉ、Ｔａ窒化物、Ｔｉ窒化物である。本例ではＴａである。次いで、バリアメタル層１１４上に、配線材のシード（種）層を５０ｎｍ程度成膜する。本例ではシード層は銅である。次いで、シード層上に、電解メッキ法(Electro Plating)を用いて導電材１１５をメッキし、配線パターン１０３-１、及び溝パターン１０５-１を、本例ではバリアメタル層１１４、及び導電材１１５の積層構造からなる配線材１０６-１で埋め込む。本例の導電材１１５は銅である。次いで、配線の信頼性を向上させるために、配線材１０６-１を、例えば、２５０℃で１時間熱処理する。

次に、図１２に示すように、ＣＭＰ(Chemical Mechanical Polishing)法を用いて、配線材１０６-１の余分な部分を除去して平坦化し、ダマシン配線を形成する。本例ではバリアメタル層付きの銅からなるダマシン配線が形成される。このとき、溝パターン１０５-１では、層間絶縁膜１０２-１の上面に配線材１０６-１が露出するように平坦化する。

次に、図１３に示すように、層間絶縁膜１０２-１、及び配線材１０６-１上に、拡散抑制膜１１７を形成する。拡散抑制膜１１７は、配線材１０６-１に含まれる元素、本例では、特に、銅の拡散を抑制するための膜である。本例の拡散抑制膜１１７はＳｉＮであり、その厚さの一例は５０ｎｍである。次いで、拡散抑制膜１１７上に、膜厚１００ｎｍ程度のＬｏｗ-ｋ膜(例えば、ＳｉＯＣ)１１０を形成し、さらに、Ｌｏｗ-ｋ膜１１０上に膜厚１００ｎｍ程度の絶縁膜（例えば、ＳｉＯ２）１１１を形成する。Ｌｏｗ-ｋ膜１１０、及び絶縁膜１１１の形成方法は、上述したＬｏｗ-ｋ膜１１１、及び絶縁膜１１０の形成方法と同様である。本例では、拡散抑制膜１１７、Ｌｏｗ-ｋ膜１１０、及び絶縁膜１１１の積層構造が、第２層層間絶縁膜１０２-２である。

次に、図１４に示すように、図６〜図８に示した製造方法と同様の製造方法を用いて、第２層層間絶縁膜１０２-２上に形成されたフォトレジスト膜１１２に、配線パターン１０３-２、及び溝パターン１０５-２を形成する。

次に、図１５に示すように、図９〜図１２に示した製造方法と同様の製造方法を用いて、第２層間絶縁膜１０２-２に形成された配線パターン１０３-２内、及び溝パターン１０５-２内に配線材１０６-２を埋め込む。このとき、溝パターン１０５-２の位置は、溝パターン１０５-１の直上に位置するように設定し、加工の際には溝パターン１０５-２の底が溝パターン１０５-１に埋め込まれた配線材１０６-１の表面に届く深さまでエッチングする。こうすることで、溝パターン１０５-２を配線材１０６-２で埋め込んだときに、配線材１０６-１と配線材１０６-２とが、例えば、メタルとメタルとで接することになり、密着性が向上する。

以後、上述の製造工程を経て、所定の数の層間絶縁膜、及び配線材を形成すれば良い。

このような製造方法を用いることにより、一実施形態に係る半導体装置を製造することができる。

さらに、上記一実施形態は以下の態様を含む。

（１） 有効チップを含む半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜の前記有効チップ上に形成された配線パターンと、前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に形成され、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンと、前記溝パターン内、及び前記配線パターン内に形成された配線材とを具備する半導体装置。

（２） （１）に係る半導体装置において、前記層間絶縁膜は、第１、第２の層間絶縁膜を含み、前記配線パターンは、前記第１の層間絶縁膜に形成された第１の配線パターンと、前記第２の層間絶縁膜に形成された第２の配線パターンとを含み、前記溝パターンは、前記第１の層間絶縁膜に形成された第１の溝パターンと、前記第２の層間絶縁膜に形成された第２の溝パターンとを含み、前記配線材は、前記第１の配線パターン内、及び前記第１の溝パターン内に形成された第１の配線材と、前記第２の配線パターン内、及び前記第２の溝パターン内に形成され、前記第１の配線材に接続される第２の配線材とを含む。

（３） （１）に係る半導体装置において、前記溝パターンは、前記半導体基板のエッジに沿って形成されている。

（４） （１）に係る半導体装置において、前記溝パターンは、前記有効チップの外周に沿って形成されている。

（５） （４）に係る半導体装置において、前記溝パターンは、前記半導体基板のダイシングラインに直交、又は平行する。

（６） （１）に係る半導体装置において、前記溝パターンは前記半導体基板の表面から形成され、前記配線材は前記半導体基板の表面から前記層間絶縁膜の上面までフェンス状に形成されている。

（７） （１）に係る半導体装置において、前記層間絶縁膜は、比誘電率が３．０未満の低誘電率絶縁膜を含む。

（８） （７）に係る半導体装置において、前記層間絶縁膜は、シリコン酸化膜と、前記低誘電率絶縁膜との積層構造を含む。

（９） （７）に係る半導体装置において、前記層間絶縁膜は、前記配線材に含まれる物質の拡散を抑制する拡散抑制膜と、前記低誘電率絶縁膜との積層構造を含む。

（１０） （７）に係る半導体装置において、前記層間絶縁膜は、前記配線材に含まれる物質の拡散を抑制する拡散抑制膜と、シリコン酸化膜と、前記低誘電率絶縁膜との積層構造を含む。

（１１） （７）に係る半導体装置において、前記低誘電率絶縁膜は、シリコン酸化膜に、Ｃ、Ｈ、Ｎ、Ｆ、Ｇｅ、Ｂ、Ｐ、Ａｓ、Ｍｎ、ＢＦ２、Ｚｎ、Ｓｎ、Ｓｂ、Ｈｆのいずれかを含む膜、又は有機高分子膜である。

（１２） 有効チップを含む半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜の前記有効チップ上に、配線パターンを形成する工程と、前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンを形成する工程と、前記溝パターン内、及び前記配線パターン内に、配線材を形成する工程とを具備する半導体装置の製造方法。

（１３） （１２）に係る半導体装置の製造方法において、前記配線パターンを形成する工程、及び前記溝パターンを形成する工程は、前記層間絶縁膜上に、フォトレジスト膜を形成する工程と、前記フォトレジスト膜の前記有効チップ上方の部分に、前記配線パターンに対応した第１開口パターンを形成する工程と、前記第１開口パターンが形成された前記フォトレジスト膜の前記有効チップ上方と前記半導体基板のエッジ上方との間の部分に、前記溝パターンに対応した第２開口パターンを形成する工程と、前記第１開口パターン、及び前記第２開口パターンが形成された前記フォトレジスト膜をマスクに用いて前記層間絶縁膜を加工する工程とを、含み、前記第２開口パターンを形成する工程は、露光ビームを、前記有効チップ上方と前記半導体基板のエッジ上方との間に照射しながら、前記半導体基板を、前記半導体基板の中心点を回転中心として回転させて前記フォトレジスト膜を露光する工程と、前記露光されたフォトレジスト膜を現像する工程とを、含む。

（１４） （１２）に係る半導体装置の製造方法において、前記配線パターンを形成する工程、及び前記溝パターンを形成する工程は、前記層間絶縁膜上に、フォトレジスト膜を形成する工程と、前記フォトレジスト膜の前記有効チップ上方の部分に、前記配線パターンに対応した第１開口パターンを形成する工程と、前記第１開口パターンが形成された前記フォトレジスト膜の前記有効チップ上方と前記半導体基板のエッジ上方との間の部分に、前記溝パターンに対応した第２開口パターンを形成する工程と、前記第１開口パターン、及び前記第２開口パターンが形成された前記フォトレジスト膜をマスクに用いて前記層間絶縁膜を加工する工程とを、含み、前記第２開口パターンを形成する工程は、露光ビームを、前記有効チップの外周に沿って走査しながら、前記フォトレジスト膜を露光する工程と、前記露光されたフォトレジスト膜を現像する工程とを、含む。

（１５） （１３）及び（１４）いずれかに係る半導体装置において、前記露光ビームは、レーザー、電子、紫外線のいずれか一つを含む。

（１６） （１２）に係る半導体装置の製造方法において、前記配線材は、ダマシン法を用いて形成される。

（１７） （１２）に係る半導体装置の製造方法において、前記層間絶縁膜は、比誘電率が３．０未満の低誘電率絶縁膜を含む。

（１８） （１７）に係る半導体装置の製造方法において、前記層間絶縁膜は、シリコン酸化膜と、前記低誘電率絶縁膜との積層構造を含む。

（１９） （１７）に係る半導体装置の製造方法において、前記層間絶縁膜は、前記配線材に含まれる物質の拡散を抑制する拡散抑制膜と、前記低誘電率絶縁膜との積層構造を含む。

（２０） （１７）に係る半導体装置の製造方法において、前記層間絶縁膜は、前記配線材に含まれる物質の拡散を抑制する拡散抑制膜と、シリコン酸化膜と、前記低誘電率絶縁膜との積層構造を含む。

（２１） （１７）に係る半導体装置の製造方法において、前記低誘電率絶縁膜は、シリコン酸化膜に、Ｃ、Ｈ、Ｎ、Ｆ、Ｇｅ、Ｂ、Ｐ、Ａｓ、Ｍｎ、ＢＦ２、Ｚｎ、Ｓｎ、Ｓｂ、Ｈｆのいずれかを含む膜、又は有機高分子膜である。

以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。さらに、この発明の実施形態は、上記一実施形態が唯一の実施形態でもない。

また、上記一実施形態は種々の段階の発明を含んでおり、上記一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

図１はこの発明の一実施形態に係る半導体装置の一例を示す平面図 図２は図１中の２−２線に沿う断面図 図３はこの発明の一実施形態に係る半導体装置の変形を示す平面図 図４はこの発明の一実施形態に係る半導体装置をより具体的に示した断面図 図５はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図６はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図７はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図８はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図９はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１０はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１１はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１２はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１３はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１４はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１５はこの発明の一実施形態に係る半導体装置の一製造工程を示す断面図 図１６は溝パターンの一形成例を示す平面図 図１７は溝パターンの一形成例に使用される露光装置を示す図 図１８は溝パターンの他形成例を示す平面図 図１９は溝パターンの他形成例による効果を説明するための図

符号の説明

１００…有効チップ、１０１…半導体基板、１０２…層間絶縁膜、１０３…配線パターン、１０４…エッジ、１０５…溝パターン、１０６…配線材

Claims (5)

1. 有効チップを含む半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜の前記有効チップ上に形成された配線パターンと、
   前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に形成され、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンと、
   前記溝パターン内、及び前記配線パターン内に形成された配線材と
   を具備することを特徴とする半導体装置。
2. 前記層間絶縁膜は、第１、第２の層間絶縁膜を含み、
   前記配線パターンは、前記第１の層間絶縁膜に形成された第１の配線パターンと、前記第２の層間絶縁膜に形成された第２の配線パターンとを含み、
   前記溝パターンは、前記第１の層間絶縁膜に形成された第１の溝パターンと、前記第２の層間絶縁膜に形成された第２の溝パターンとを含み、
   前記配線材は、前記第１の配線パターン内、及び前記第１の溝パターン内に形成された第１の配線材と、前記第２の配線パターン内、及び前記第２の溝パターン内に形成され、前記第１の配線材に接続される第２の配線材とを含むことを特徴とする請求項１に記載の半導体装置。
3. 有効チップを含む半導体基板上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜の前記有効チップ上に、配線パターンを形成する工程と、
   前記層間絶縁膜の前記有効チップ上と前記半導体基板のエッジ上との間に、前記層間絶縁膜を、前記有効チップを含む内周部分と前記有効チップを含まない外周部分とに分離する少なくとも一本の溝パターンを形成する工程と、
   前記溝パターン内、及び前記配線パターン内に、配線材を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。
4. 前記配線パターンを形成する工程、及び前記溝パターンを形成する工程は、
   前記層間絶縁膜上に、フォトレジスト膜を形成する工程と、
   前記フォトレジスト膜の前記有効チップ上方の部分に、前記配線パターンに対応した第１開口パターンを形成する工程と、
   前記第１開口パターンが形成された前記フォトレジスト膜の前記有効チップ上方と前記半導体基板のエッジ上方との間の部分に、前記溝パターンに対応した第２開口パターンを形成する工程と、
   前記第１開口パターン、及び前記第２開口パターンが形成された前記フォトレジスト膜をマスクに用いて前記層間絶縁膜を加工する工程と
   を、含み、
   前記第２開口パターンを形成する工程は、
   露光ビームを、前記有効チップ上方と前記半導体基板のエッジ上方との間に照射しながら、前記半導体基板を、前記半導体基板の中心点を回転中心として回転させて前記フォトレジスト膜を露光する工程と、
   前記露光されたフォトレジスト膜を現像する工程と
   を、含むことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記配線パターンを形成する工程、及び前記溝パターンを形成する工程は、
   前記層間絶縁膜上に、フォトレジスト膜を形成する工程と、
   前記フォトレジスト膜の前記有効チップ上方の部分に、前記配線パターンに対応した第１開口パターンを形成する工程と、
   前記第１開口パターンが形成された前記フォトレジスト膜の前記有効チップ上方と前記半導体基板のエッジ上方との間の部分に、前記溝パターンに対応した第２開口パターンを形成する工程と、
   前記第１開口パターン、及び前記第２開口パターンが形成された前記フォトレジスト膜をマスクに用いて前記層間絶縁膜を加工する工程と
   を、含み、
   前記第２開口パターンを形成する工程は、
   露光ビームを、前記有効チップの外周に沿って走査しながら、前記フォトレジスト膜を露光する工程と、
   前記露光されたフォトレジスト膜を現像する工程と
   を、含むことを特徴とする請求項３に記載の半導体装置の製造方法。

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