JP4648284B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
本発明は、半導体集積回路装置に関し、特に、配線間の接続部に適用して有効な技術に関するものである。
近年、半導体集積回路装置における配線の微細化および多層化に伴い、例えば、絶縁膜中に溝を形成し、導電性膜を溝内部に埋め込むことにより配線等を形成する、いわゆるダマシン技術が検討されている。
このダマシン技術には、配線用の溝と、配線と配線とを接続する接続部用の溝とを異なる工程で埋め込むシングルダマシン法と、配線用の溝と接続部用の溝とを同時に埋め込むデュアルダマシン法がある。
これらの溝中に埋め込まれる導電性膜として抵抗値の小さい銅膜等が用いられている。
また、この溝の内部には、埋め込まれる導電性膜を構成する銅等の金属の絶縁膜中への拡散を防止するため、また、埋め込まれる導電性膜と絶縁膜との接着性を向上させるために、溝内部に例えば、バリア性を有する導電性膜（以下、「バリア膜」という）を形成する。
例えば、日経マイクロデバイス（NIKKEI MICRODEVICES）、２０００年７月号、Ｐ．６５〜６６（非特許文献１）には、ホールの内壁に下地膜をスパッタ法で形成する際、ウエーハ周辺部ではスパッタ粒子が斜め方向に進むため、ホールの被覆特性が劣化するとの問題点が指摘されている。
日経マイクロデバイス（NIKKEI MICRODEVICES）、２０００年７月号、Ｐ．６５〜６６
日経マイクロデバイス（NIKKEI MICRODEVICES）、２０００年７月号、Ｐ．６５〜６６
本発明者らは、ダマシン技術を用いて形成された配線等の信頼性の向上について検討を行っており、ダマシン配線の信頼性は、溝の内部のバリア膜の付き方と深く関わっていることを見いだした。
即ち、バリア膜は、埋め込まれる導電性膜を構成する銅等の金属の絶縁膜中への拡散の防止のため、また、埋め込まれる導電性膜と絶縁膜との接着性を向上させるために充分な膜厚が必要である。
一方、バリア膜のカバレッジ（被覆特性）が悪い場合には、溝の底部や側壁において、バリア膜の膜厚のばらつきが生じる。これに対応するため、バリア膜を全体的に厚く堆積すると、導電性膜を埋め込むための孔のアスペクト比が大きくなり、導電性膜の埋め込み不良が生じる。
また、バリア膜は、溝内部に埋め込まれる導電性膜より高抵抗であるため、バリア膜を必要以上に厚くすると、配線や接続部の抵抗が大きくなり、半導体集積回路装置の高速動作を妨げる。
一方、このようにバリア膜は、一定の膜厚以下である必要があるが、その膜厚のばらつきにより、バリア膜に薄い箇所が存在すると、かかる箇所の抵抗値が小さくなるため、電流経路となる。特に、コンタクトホール部において、電流経路の最短距離とかかる箇所とが一致すると、電子の集中が起きる。その結果、かかる箇所の金属原子が電子によって引っ張られる、いわゆる、エレクトロマイグレーションが生じる。その結果、金属原子が移動した箇所に空孔が生じ、接続不良や断線を生じさせる。
本発明の目的は、配線と配線を接続する接続部の構造を最適化することにより配線のエレクトロマイグレーション特性を向上させることにある。
また、本発明の他の目的は、配線と配線を接続する接続部のバリア膜の構造を最適化することにより半導体集積回路装置の特性を向上させることにある。
本発明の目的ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の半導体集積回路装置は、半導体基板上に形成された絶縁膜中に形成された孔と、前記孔の底部および側壁上に形成された第１導電性膜であって、前記孔の底部上に形成された第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加している第１導電性膜と、前記第１導電性膜上であって、前記孔の内部に埋め込まれた第２導電性膜と、を有するものである。
（２）本発明の半導体集積回路装置は、半導体基板上に形成された絶縁膜中に形成された孔と、前記孔の底部および側壁上に形成された第１導電性膜であって、前記孔の底部の角部から前記第１導電性膜の表面までの最短地点から前記孔の底部に向かって降ろした垂線に対応する膜厚Ａよりも、前記孔の底部の中央部の膜厚Ｂが、小さい第１導電性膜と、前記第１導電性膜上であって、前記孔の内部に埋め込まれた第２導電性膜と、を有するものである。
（３）本発明の半導体集積回路装置は、半導体基板上に形成された絶縁膜中に形成された孔と、前記孔の底部および側壁上に形成された第１導電性膜であって、前記孔の底部の角部から前記第１導電性膜の表面までの最短地点から前記孔の底部に向かって降ろした垂線に対応する部位よりも、前記孔の底部の中央部の抵抗が低い第１導電性膜と、前記第１導電性膜上であって、前記孔の内部に埋め込まれた第２導電性膜と、を有するものである。
（４）本発明の半導体集積回路装置は、半導体基板上に形成された第１配線と、前記第１配線上に形成された絶縁膜中の孔であって、その底部に、前記第１配線が露出している孔と、前記孔の底部および側壁上に形成された第１導電性膜と、前記第１導電性膜上であって、前記孔の内部に埋め込まれた第２導電性膜と、前記第２導電性膜上に形成された第２配線と、を有し、前記第１配線から第１導電性膜および第２導電性膜を介して前記第２配線へ到達する最短経路であって、前記最短経路が前記第１導電性膜を横切る部位が、前記第１導電性膜の最小抵抗部位でないものである。
（５）本発明の半導体集積回路装置は、半導体基板上に形成された第１配線と、前記第１配線上に形成された絶縁膜と、前記第１配線および前記絶縁膜中に形成された孔であって、その底部が前記第１配線の表面より深い位置に位置する孔と、前記孔の底部および側壁上に形成された第１導電性膜であって、前記第１配線の表面と接する孔の側壁部の膜厚Ｅが、前記孔の底部の中央部の膜厚Ｂより大きい第１導電性膜と、前記第１導電性膜上であって、前記孔の内部に埋め込まれた第２導電性膜と、を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）半導体基板上に形成された絶縁膜中に形成された孔の底部および側壁上に形成された導電性膜を孔の底部の中央部から側壁に向かってその膜厚が増加するよう形成したので、孔内の幾何学的な電流の最短経路と、電気的に抵抗が最小となる導電性膜の薄い部分が一致せず、電流経路を分散することができる。
従って、電子の集中が起こりにくくなり、エレクトロマイグレーション特性を向上させることができる。また、このような導電性膜を有する半導体集積回路装置の特性を向上させることができる。
その結果、製品歩留まりを向上させることができる。また、製品寿命（エレクトロマイグレーション寿命）を長くすることができる。
（２）また、孔の底部がその下に延在する配線の表面より深い位置にある場合には、孔の底部および側壁上に形成された導電性膜を、配線の表面と接する導線成膜の膜厚Ｅが、孔の底部の中央部の膜厚Ｂより大きくなるよう形成したので、孔内の幾何学的な電流の最短経路と、電気的に抵抗が最小となる導電性膜の薄い部分が一致せず、電流経路を分散することができる。
従って、電子の集中が起こりにくくなり、エレクトロマイグレーション特性を向上させることができる。また、このような導電性膜を有する半導体集積回路装置の特性を向上させることができる。
その結果、製品歩留まりを向上させることができる。また、製品寿命（エレクトロマイグレーション寿命）を長くすることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図１〜図１８、図２０〜図２６、図３１および図３２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図１〜図１８、図２０〜図２６、図３１および図３２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
まず、図１に示すように、例えば、半導体素子の一例としてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
これらのＭＩＳＦＥＴ形成プロセスの一例を以下に示す。
まず、例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜７を埋め込むことにより素子分離領域２を形成する。素子分離領域２により、ＭＩＳＦＥＴが形成される活性領域が規定される。
次に、例えば半導体基板（以下、単に「基板」という）１にｐ型不純物およびｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成し、その後、例えば熱酸化することにより、ｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に清浄なゲート絶縁膜８を形成する。
次に、ゲート絶縁膜８の上部に、例えば導電性膜として、リン（Ｐ）をドープした低抵抗多結晶シリコン膜９ａ、薄いＷＮ（窒化タングステン）膜（図示せず）およびＷ（タングステン）膜９ｃを順次堆積し、さらにその上部に絶縁膜として例えば窒化シリコン膜１０を堆積する。
次に、例えば、窒化シリコン膜１０をドライエッチング技術等を用いてエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０を残し、窒化シリコン膜１０をマスクにしてＷ膜９ｃ、ＷＮ膜（図示せず）および多結晶シリコン膜９ａをドライエッチング技術等を用いてエッチングする。これにより、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９ｃからなるゲート電極９が形成される。
次に、ゲート電極９の両側のｐ型ウエル３にｎ型不純物をイオン打ち込みすることによってｎ-型半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物をイオン打ち込みすることによってｐ-型半導体領域１２を形成する。
次に、基板１上に絶縁膜として例えば窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極９の側壁にサイドウォールスペーサ１３を形成する。
次に、ｐ型ウエル３にｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域１１よりも不純物濃度の高いｎ+型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域１２よりも不純物濃度の高いｐ+型半導体領域１５（ソース、ドレイン）を形成する。
ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
この後、ＭＩＳＦＥＴＱｎおよびＱｐと電気的に接続される配線を形成するのであるが、以下、その工程について説明する。
まず、図１に示すようにＭＩＳＦＥＴＱｎおよびＱｐ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor deposition）法で堆積した後、例えば酸化シリコン膜の表面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ１を形成する。
次に、例えば層間絶縁膜ＴＨ１上にフォトレジスト膜（図示せず、以下単に「レジスト膜」という）を形成し、このレジスト膜をマスクに層間絶縁膜ＴＨ１をエッチングすることにより半導体基板１主面のｎ+型半導体領域１４およびｐ+型半導体領域１５上にコンタクトホールＣ１を形成する。
次いで、例えばコンタクトホールＣ１内を含む層間絶縁膜ＴＨ１上に、導電性膜として例えば、タングステン（Ｗ）膜をＣＶＤ法で堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。なお、プラグＰ１を、例えば窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜等の単層膜又はそれらの積層膜からなるバリア膜とタングステン膜との積層構造としてもよい。
次いで、図２に示すように、層間絶縁膜ＴＨ１およびプラグＰ１上に、絶縁膜として例えばエッチングストッパ膜である窒化シリコン膜Ｈ１ａおよび酸化シリコン膜Ｈ１ｂをＣＶＤ法により順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ１を形成する。次いで、第１層配線形成予定領域の配線溝用絶縁膜Ｈ１をエッチングすることにより配線溝ＨＭ１を形成する。なお、酸化シリコン膜Ｈ１ｂの代わりに、低誘電率の絶縁膜としてフッ素（Ｆ）を含有する酸化シリコン膜を用いてもよい。また、他の低誘電率の絶縁膜や塗布系絶縁膜を用いてもよい。また、窒化シリコン膜Ｈ１ａは、前記エッチングの際のエッチングストッパーとして利用される。
次に、配線溝ＨＭ１内を含む配線溝用絶縁膜Ｈ１上に、例えば窒化チタンからなるバリア膜Ｍ１ａをスパッタ法により堆積する。次いで、バリア膜Ｍ１ａ上に、導電性膜として例えば銅膜Ｍ１ｂを例えば電解メッキ法により形成する。なお、銅膜Ｍ１ｂを電界メッキ法で形成する前に、電界メッキ用のシード膜として例えば薄い銅膜をスパッタ法もしくはＣＶＤ法で形成してもよい。
次に、銅膜Ｍ１ｂに熱処理を施した後、配線溝ＨＭ１外部の銅膜Ｍ１ｂおよびバリア膜Ｍ１ａをＣＭＰ法により除去することにより銅膜Ｍ１ｂおよびバリア膜Ｍ１ａから成る第１層配線Ｍ１を形成する。
次に、図３に示すように第１層配線Ｍ１上に、例えば絶縁膜として窒化シリコン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂ、窒化シリコン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄを順次ＣＶＤ法により堆積することにより層間絶縁膜ＴＨ２を形成する。これらの膜のうち、窒化シリコン膜ＴＨ２ａは、第１層配線Ｍ１を構成する銅の拡散を防止する機能を有する。また、窒化シリコン膜ＴＨ２ａは、銅の拡散を防止する機能を有していれば窒化シリコン膜以外の絶縁膜を用いてもよい。また、窒化シリコン膜ＴＨ２ａは、後述するコンタクトホールＣ２を形成する際のエッチングストッパーとして利用される。また、窒化シリコン膜ＴＨ２ｃは、後述する配線溝ＨＭ２を形成する際のエッチングストッパーとして利用される。
次いで、層間絶縁膜ＴＨ２上に第２層配線形成予定領域上が開孔したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、層間絶縁膜ＴＨ２のうち、酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜ＴＨ２ｃをエッチングすることにより、配線溝ＨＭ２を形成する。
次いで、配線溝ＨＭ２内を含む層間絶縁膜ＴＨ２上に、第１レジスト膜（図示せず）を堆積し、エッチバックすることにより配線溝ＨＭ２を第１レジスト膜で埋め込む。さらに、第１レジスト膜上に第１層配線と第２層配線との接続領域が開口した第２レジスト膜（図示せず）を形成し、この第２レジスト膜をマスクに、第１レジスト膜、酸化シリコン膜ＴＨ２ｂおよび窒化シリコン膜ＴＨ２ａを、エッチングすることにより、コンタクトホール（孔）Ｃ２を形成する。
なお、ここでは、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成したが、第１層配線と第２層配線との接続領域の窒化シリコン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂ、窒化シリコン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄをエッチングすることによりコンタクトホールＣ２を形成した後、第２層配線形成予定領域の酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜ＴＨ２ｃをエッチングすることにより配線溝ＨＭ２を形成してもよい。
次いで、図４に示すように、このコンタクトホールＣ２および配線溝ＨＭ２内を含む層間絶縁膜ＴＨ２上に、例えばチタン（Ｔｉ）膜等、以下に示す高融点金属を堆積することによりバリア膜ＰＭ２ａを形成する。即ち、チタンの他、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン、窒化チタンシリサイドおよび窒化タングステンシリサイドの少なくとも一つ、もしくはこれらの合金、またはこれらの膜を複数積層した積層膜を用いてもよい。
この際、バリア膜ＰＭ２ａを以下に示す構造となるよう形成する。
図５および図７は、図４の３つのコンタクトホールＣ２のうち右側に位置するコンタクトホールＣ２の近傍の拡大図である。また、図６は、図５および図７に示す基板の要部平面図であり、図５は、図６のＡ−Ａ断面に、図７は、図６のＢ−Ｂ断面に対応する。なお、本実施の形態において、特に限定されないが、配線溝ＨＭ２の幅は、配線溝ＨＭ１の幅と実質的に等しく構成されるが、図６において図面を見易くするため配線溝ＨＭ１の幅を配線溝ＨＭ２の幅よりも小さく示している。
図５および図７等に示すように、バリア膜ＰＭ２ａは、配線溝ＨＭ２やコンタクトホールＣ２の底部および側壁に沿って形成される。
この際、コンタクトホールＣ２内においては、その底部のバリア膜ＰＭ２ａが、底部の中央部から側壁に向かってその膜厚が増加するよう形成する。また、コンタクトホールＣ２内の底部のバリア膜ＰＭ２ａを、コンタクトホールＣ２の底部の全周に渡って、底部の中央部から側壁に向かってその膜厚を増加させるように構成する。ここで、図７のコンタクトホールＣ２の底部の部分拡大図である図８に示すように、コンタクトホールＣ２底部の中央部上のバリア膜の膜厚をＢとすると、コンタクトホールＣ２の底部の膜厚であって、その側壁方向の端部の膜厚Ａをこの膜厚Ｂより大きくする（Ａ≧Ｂ）。また、その側壁底部の膜厚Ｃをこの膜厚Ｂより大きくする（Ｃ≧Ｂ）。
この際、膜厚ＢやコンタクトホールＣ２の側壁上のバリア膜の膜厚Ｄは、バリア性を確保できる最小限の膜厚以上とする。なお、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａ下には、第１層配線Ｍ１が形成されているため、かかる箇所のバリア膜ＰＭ２ａについては、バリア性を確保するに充分な膜厚でなくてもよいが、図９に示すように、マスクずれ等により第１層配線Ｍ１と、コンタクトホールＣ２との位置がずれる場合があるため、膜厚Ｂはバリア性を確保できる最小限の膜厚以上であることが望ましい。なお、図９のＰＭ２ｂおよびＰＭ２ｃは、バリア膜ＰＭ２ａ上の銅膜（これらの境界は図中では省略されている）を示す。また、ＴＨ３ａおよびＴＨ３ｂは、前記銅膜（ＰＭ２ｂ、ＰＭ２ｃ）上の絶縁膜を示す。
次いで、図１０に示すように、例えばバリア膜ＰＭ２ａ上に電界メッキ用のシード膜として銅膜ＰＭ２ｂを、スパッタ法もしくはＣＶＤ法により形成した後、例えば銅膜ＰＭ２ｂ上に導電性膜として銅膜ＰＭ２ｃを電界メッキ法により形成する。
次いで、銅膜ＰＭ２ｂ、ＰＭ２ｃに熱処理を施した後、図１１に示すように、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａをＣＭＰ法により除去することにより第２層配線Ｍ２および第１層配線と第２層配線との接続部（プラグ）Ｐ２を形成する。図１２および図１３は、図１１のコンタクトホールＣ２近傍の拡大図である。この図１２および図１３は、それぞれ、前述の図６のＡ−Ａ断面部およびＢ−Ｂ断面部に対応する。
ここで、第２層配線Ｍ２、接続部（プラグ）Ｐ２および第１層配線Ｍ１の構造についてまとめておく。
まず、第２層配線Ｍ２および接続部（プラグ）Ｐ２は、銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る。第２層配線Ｍ２は、図１２に示すように、接続部（プラグ）Ｐ２を起点として左側に延在しており、第１層配線Ｍ１は、接続部（プラグ）Ｐ２を起点として右側に延在している。
また、前述したように、コンタクトホールＣ２底部のバリア膜ＰＭ２ａは、底部の中央部から側壁に向かってその膜厚が増加している。言い換えれば、バリア膜ＰＭ２ａは、コンタクトホールＣ２の側壁から底部の中央部に向かって下降する傾斜部を有している。また、図１３のコンタクトホールＣ２の底部の部分拡大図である図１４に示すように、コンタクトホールＣ２底部の中央部上のバリア膜ＰＭ２ａの膜厚Ｂは、コンタクトホールＣ２の底部の膜厚であって、その側壁方向の端部の膜厚Ａより大きい（Ａ≧Ｂ）。この膜厚Ａは、例えば、コンタクトホールＣ２底部の角部からバリア膜ＰＭ２ａの表面までの最短距離Ｌの端部からコンタクトホールＣ２の底部に向かって垂線を降ろすことにより得られる。
なお、実際のバリア膜の表面は、図１５に示すように、コンタクトホールＣ２の底部の角部において、曲面となっている。また、図１６に示すように、コンタクトホールＣ２の角部が曲面となっている場合には、コンタクトホールＣ２の側部の延長線と底部の延長線との交点を起点とすることにより、前述の最短距離Ｌを求めることができる。
このような接続部（プラグ）Ｐ２を介し、第２層配線Ｍ２から第１層配線Ｍ１へ電流（ｉ）が流れる場合、電子（ｅ）は、図１７に示すように、接続部（プラグ）Ｐ２の右下から左上に至るルートＲｕ１を経由して流れる。これは、この経路が幾何学的な最短ルートとなるからである。また、電子（ｅ）は、図１８に示すように、接続部（プラグ）Ｐ２の中央部を介して第１層配線Ｍ１へ流れる（ルートＲｕ２）。これは、バリア膜ＰＭ２ａの薄い部分が、電気的に抵抗が最小となるからである。
このように、本実施の形態によれば、第２層配線Ｍ２から第１層配線Ｍ１への幾何学的な電流の最短経路（ルートＲｕ１）と、電気的に抵抗が最小となるバリア膜ＰＭ２ａの薄い部分が一致しないので、電流経路を分散することができる。従って、電子（ｅ）の集中が起こりにくくなり、エレクトロマイグレーション特性を向上させることができる。
即ち、図１９に示すように、バリア膜ＰＭ２ａ’の成膜時には、コンタクトホールＣ２の内部において、その膜厚にばらつきが生じ、特に、スパッタ法で成膜した場合に、そのばらつきが大きい。これは、コンタクトホールＣ２がウエハのどこに存在するかによって、ターゲットから飛散するスパッタ粒子（この場合、Ｔｉ粒子）の入り込み方が異なるからである。
例えば、ウエハの左端にコンタクトホールがある場合は、図１９に示すように、コンタクトホールＣ２の左の側壁にバリア膜ＰＭ２ａ’が厚く形成され、右の側壁には薄くバリア膜ＰＭ２ａ’が形成される。また、コンタクトホールＣ２の底部においては、左から右にかけてその膜厚が徐々に小さくなっていく。これは、ウエハの左端にあるコンタクトホールにおいては、右方向から飛散してくるスパッタ粒子の方が、左方向から飛散してくるスパッタ粒子より入り込みやすいため、右方向から飛散してくるスパッタ粒子と対抗する左の側壁や底部の左側にバリア膜ＰＭ２ａ’が厚く形成される。逆に、ウエハの右端にコンタクトホールがある場合は、コンタクトホールの右の側壁や底部の右側にバリア膜が厚く形成される（前述した日経マイクロデバイス（NIKKEI MICRODEVICES）、２０００年７月号、Ｐ．６５の図１（ａ）参照）。
従って、図１９に示す接続部（プラグ）Ｐ２を介し第２層配線Ｍ２から第１層配線Ｍ１に電流が流れる場合、接続部（プラグ）Ｐ２の左上から右下に至るルートＲｕ１を経由する経路が幾何学的な最短ルートとなり、かつ、接続部（プラグ）Ｐ２の右下にバリア膜の薄い部分が存在するため、かかる部分に電子（ｅ）の集中が起きる。このため、前記部分を通過する電子によって銅膜を構成する銅原子が引っ張られ、かかる部分を起点に、銅膜（ＰＭ２ｂ、ＰＭ２ｃ）とバリア膜ＰＭ２ａ’との界面でこれらの膜の剥がれが生じる。さらに、電流を流し続けると、銅の流動は大きくなり、空孔ができ、断線の原因となる。このような導体を流れる電子と金属イオンとの運動量交換により金属原子が移動する現象をエレクトロマイグレーションという。
このように、図１９に示すバリア膜ＰＭ２ａ’の形状では、電流の幾何学的な最短ルートＲｕ１が、バリア膜の薄い部分（電気的に抵抗が最小となる部分）を横断するため、エレクトロマイグレーション特性が劣化する。
これに対し、本実施の形態においては、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを、底部の中央部から側壁に向かってその膜厚が増加するよう形成したので、電流の幾何学的な最短ルートＲｕ１が、バリア膜の薄い部分（電気的に抵抗が最小となる部分）を横断せず、かかる部分への電子の集中を防止することができる。その結果、エレクトロマイグレーション特性を向上させることができる。
また、本実施の形態においては、図１２および図１３等に示したように、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを、コンタクトホールＣ２の底部の全周に渡って、底部の中央部から側壁に向かってその膜厚が増加するよう構成したので、第２層配線Ｍ２に対し第１層配線Ｍ１がどのような方向に延在しても、前述の効果を得ることができる。
即ち、図２０〜図２３に示すように、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとのなす角は、種々ある。例えば、図２０は、なす角が１８０°の場合、図２１は、０（３６０）°、図２２は、９０°、図２３は、２７０°の場合を示す。これらの図２０〜図２３の各々において、図の上部（ａ）は、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとの関係を示す平面図であり、図の下部（ｂ）は、前記平面図（ａ）のＣ−Ｃ断面図である。
従って、本実施の形態にように、コンタクトホールＣ２の底部の全周に渡って、底部の中央部から側壁に向かってバリア膜ＰＭ２ａの膜厚を増加させれば、図２０〜図２３に示すように、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとのなす角に関わらず、エレクトロマイグレーション特性を向上させることができる。もちろん、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとのなす角は、図２０〜図２３に示す場合に限られず、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとが斜めに交差する場合も同様である。これに対して、図１９に示したように、コンタクトホールＣ２の左側にのみバリア膜ＰＭ２ａが厚く形成されている場合には、図２４に示すように、第１層配線の（ａ１）〜（ｄ１）の延在方向のうち、左方向（ｂ１）以外の方向（ａ１、ｃ１、ｄ１）についエレクトロマイグレーション特性が劣化してしまう。なお、図２４は、本実施の形態の効果を分かり易く説明するための図であり、図２４において、図の上部（ａ）は、第１層配線Ｍ１のパターンを示す平面図であり、図の下部（ｂ）は、前記平面図のＣ−Ｃ断面図である。
また、本実施の形態によれば、図２５に示すように、第２層配線Ｍ２に対して２本の第１層配線Ｍ１が、それぞれ図中の（ａ１）、（ｂ１）もしくは（ｃ１）、および（ａ２）、（ｂ２）もしくは（ｃ２）の方向に延在している場合であっても、コンタクトホールＣ２の底部の全周に渡って、底部の中央部から側壁に向かってその膜厚を増加させたので、前述の効果を得ることができる。なお、図２５は、本実施の形態の効果を分かり易く説明するための図であり、図２５において、図の上部（ａ）は、第１層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとの関係を示す平面図であり、図の下部（ｂ）は、前記平面図のＣ−Ｃ断面図である。
また、図１１に示したｎ+型半導体領域１４（ソース、ドレイン）およびｐ+型半導体領域１５（ソース、ドレイン）とプラグＰ１を介して接続される複数の第１層配線Ｍ１について、第２層配線Ｍ２を図２６に示すように配置した場合でも、各接続部（プラグ）Ｐ２において、エレクトロマイグレーション特性を向上させることができる。例えば、図１１は、この図２６のＤ−Ｄ断面に対応する。
一方、前述したように、コンタクトホールＣ２の側壁底部のバリア膜ＰＭ２ａの膜厚Ｃは、底部の中央部の膜厚Ｂより大きい（図８、図１４参照）。
この膜厚Ｃは、例えば、コンタクトホールＣ２の底部の角部からバリア膜ＰＭ２ａの表面までの最短距離Ｌの端部からコンタクトホールＣ２の側壁に向かって垂線を降ろすことにより得られる。
なお、実際のバリア膜表面は、前述の図１５に示したように、コンタクトホールの底部Ｃ２の角部において、曲面となっている。また、図１６に示したように、コンタクトホールＣ２の角部が曲面となっている場合には、コンタクトホールＣ２の側部の延長線と底部の延長線との交点を起点とすることにより、前述の最短距離Ｌを求めることができる。
このように、膜厚Ｃを膜厚Ｂより大きくすることにより、コンタクトホールＣ２の形成の際、膜厚Ａ以下のオーバーエッチングが行われた場合であっても、電子の集中を防止することができる。なお、かかる効果については、実施の形態３において詳細に説明するため、ここでの説明を省略する。
次に、本実施の形態で説明した、バリア膜ＰＭ２ａの形成工程、膜厚Ａおよび膜厚Ｂ等の制御方法の一例について説明する。
図２７に、バリア膜ＰＭ２ａの形成に用いられるイオンバイアススパッタ装置１０１の概略図を示す。図２７に示すように、図３に示したコンタクトホールＣ２が形成された基板１（ウエハ）は、支持部Ｓｔによって支持され、また、交流電圧Ｅｖが印加されている（バイアスされている）。このウエハの上部には、ターゲットＴａ（この場合、Ｔｉよりなるプレート）が位置する。また、バリア膜の成膜の際は、装置内は、減圧状態であり、成膜時には、アルゴン（Ａｒ）等の放電用ガスが、注入される。このアルゴン雰囲気中に電圧を加えると、グロー放電が起こり、プラズマの中のイオンが、陰極のターゲットＴａにぶつかってスパッタ粒子（この場合Ｔｉ粒子）をはじき出す。このはじき出された粒子が、ウエハの表面のコンタクトホール内に堆積することによりバリア膜が形成される。
図２８は、基板１に印加する基板バイアス［ａ．ｕ．］を変化させた場合の、膜厚Ｂに対する膜厚Ａの比（Ａ／Ｂ）である。図２８のグラフ（ａ）に示すように、膜厚比（Ａ／Ｂ）は、基板バイアスが大きくなるに従い、大きくなり、およそ２以上で、膜厚比（Ａ／Ｂ）が１以上となる。即ち、Ａ≧Ｂとなる。また、点ｂは、通常のマグネトロンスパッタで成膜した場合の膜厚比（Ａ／Ｂ）を示す。
この際、堆積速度は、５０ｎｍ／ｍｉｎ、成膜圧力は、０．１Ｐａ以下、成膜温度は、室温から４００℃の範囲であることが望ましい。また、図２８は、配線溝ＨＭ２の幅が、０．１８μｍ、コンタクトホールＣ２部のアスペクト比（配線の深さと接続部の深さの和／接続部の径）が、２．８の場合について膜厚比を求めた。
このように、基板バイアスを制御することにより膜厚比（Ａ／Ｂ）を制御することができ、本実施の形態で説明した膜厚比（Ａ／Ｂ）が１以上となる条件を選択することができる。また、膜厚比（Ａ／Ｂ）が１以上となる条件は、配線や接続孔の寸法によって異なる。
図２９は、基板１に印加する基板バイアス［ａ．ｕ．］を変化させた場合の、膜厚Ｂに対する膜厚Ｃの比（Ｃ／Ｂ）である。図２９のグラフ（ｃ）に示すように、膜厚比（Ｃ／Ｂ）は、バイアスが大きくなるに従い、大きくなり、およそ３以上で、膜厚比（Ｃ／Ｂ）が１以上となる。即ち、Ｃ≧Ｂとなる。また、点ｄは、通常のマグネトロンスパッタで成膜した場合の膜厚比（Ｃ／Ｂ）を示す。
従って、Ａ≧ＢかつＣ≧Ｂを満たすには、この場合３以上の基板バイアスで成膜する必要がある。
図３０は、通常のマグネトロンスパッタで成膜し、Ａ≦ＢでかつＣ≦Ｂである場合、本実施の形態で説明したＡ≧ＢでかつＣ≧Ｂである場合の半導体集積回路装置の不良率（Cumulative failure［％］）とストレス時間（Stress time［ａ．ｕ．］）との関係を示した図である。グラフ（ｆ）は、Ａ≦ＢでかつＣ≦Ｂである場合を、グラフ（ｇ）は、Ａ≧ＢでかつＣ≧Ｂである場合を示す。ここで、ストレス時間（Stress time）とは、例えば、半導体集積回路装置を高温下に置く等、悪条件下にさらした場合の時間をいう。図示するように、本実施の形態の構成によれば、エレクトロマイグレーション寿命をおよそ１桁改善することができる。
次に、第２層配線Ｍ２上に、さらに上層の配線（第３〜第５配線）を形成する工程について説明する。
まず、図３１に示すように、第２層配線Ｍ２上に、層間絶縁膜ＴＨ２と同様に層間絶縁膜ＴＨ３（窒化シリコン膜ＴＨ３ａ、酸化シリコン膜ＴＨ３ｂ、窒化シリコン膜ＴＨ３ｃおよび酸化シリコン膜ＴＨ３ｄ）を形成し、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝ＨＭ３およびコンタクトホールＣ３を形成する。次に、バリア膜ＰＭ２ａ、銅膜ＰＭ２ｂおよびＰＭ２ｃと同様に、バリア膜ＰＭ３ａ、銅膜ＰＭ３ｂおよびＰＭ３ｃを形成し、熱処理を施した後、ＣＭＰ法により研磨することにより第３層配線Ｍ３および第２層配線と第３層配線との接続部（プラグ）Ｐ３を形成する。即ち、コンタクトホールＣ３内におけるバリア膜ＰＭ３ａの構造は、バリア膜ＰＭ２ａの構造と同様に構成される。つまり、コンタクトホールＣ３の底部のバリア膜ＰＭ３ａをコンタクトホールＣ３の底部の全周に渡って底部の中央部から側壁に向かってその膜厚が増大するように構成する。
さらに、層間絶縁膜ＴＨ４、ＴＨ５、第４、第５層配線Ｍ４、Ｍ５および接続部（プラグ）Ｐ４、Ｐ５も、層間絶縁膜ＴＨ３、第３層配線Ｍ３および接続部（プラグ）Ｐ３とそれぞれ同様の構造に形成することにより、例えば、図３２に示すような、５層の配線を形成する。即ち、第４層配線Ｍ４と第３層配線Ｍ３とを接続するコンタクトホールＣ４において、コンタクトホールＣ４の底部のバリア膜ＰＭ４ａを、コンタクトホールＣ４の底部の全周に渡って底部の中央部から側壁に向かってその膜厚が増大するように構成される。また、第５層配線Ｍ５と第４層配線Ｍ４とを接続するコンタクトホールＣ５において、コンタクトホールＣ５の底部のバリア膜ＰＭ５ａを、コンタクトホールＣ５の底部の全周に渡って底部の中央部から側壁に向かってその膜厚が増大するように構成される。なお、ＰＭ４ｂ、ＰＭ５ｂは、ＰＭ３ｂ、ＰＭ２ｂと同様な銅膜であり、ＰＭ４ｃ、ＰＭ５ｃは、ＰＭ３ｃ、ＰＭ２ｃと同様な銅膜である。
次いで、第５層配線Ｍ５上に、銅拡散防止膜として例えば窒化シリコン膜を堆積した後、さらに、保護膜として酸化シリコン膜と窒化シリコン膜との積層膜ＰＶを堆積する。
なお、特に限定されないが、第２層配線Ｍ２および第４層配線Ｍ４は、主に、Ｘ方向に延在するように構成され、第３層配線Ｍ３および第５層配線Ｍ５は、主に、Ｘ方向に垂直な方向に延在するように構成される。また、第１層配線Ｍ１から第５層配線Ｍ５を用いてＭＩＳＦＥＴＱｎ、Ｑｐ間が結線され、例えば、マイクロプロセッサー等の論理回路が構成される。
なお、本実施の形態においては、第１層配線を銅膜Ｍ１ｂ等により形成したが、
第１層配線として銅合金（銅の他、マグネシウム（Ｍｇ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等を含む合金）、銀もしくは銀合金、金（Ａｕ）または、金合金、アルミニウムもしくはアルミニウム合金（アルミニウムの他、シリコン（Ｓｉ）、銅、ニオブ（Ｎｂ）、チタン等を含む）等を主材料に用いてもよい。また、本実施の形態においては、第１層配線Ｍ１をダマシン法で形成したが、層間絶縁膜ＴＨ１上に、前述の材料を堆積した後、ドライエッチング法等を用いて所望の形状にパターニングすることにより形成してもよい。
第１層配線として銅合金（銅の他、マグネシウム（Ｍｇ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等を含む合金）、銀もしくは銀合金、金（Ａｕ）または、金合金、アルミニウムもしくはアルミニウム合金（アルミニウムの他、シリコン（Ｓｉ）、銅、ニオブ（Ｎｂ）、チタン等を含む）等を主材料に用いてもよい。また、本実施の形態においては、第１層配線Ｍ１をダマシン法で形成したが、層間絶縁膜ＴＨ１上に、前述の材料を堆積した後、ドライエッチング法等を用いて所望の形状にパターニングすることにより形成してもよい。
（実施の形態２）
実施の形態１においては、デュアルダマシン法を用いて第２層配線Ｍ２および接続部（プラグ）Ｐ２を形成したが、以下に示すように、シングルダマシン法を用いてこれらの部分を形成してもよい。以下に、本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図３３〜図４２は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。なお、第１層配線Ｍ１形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
実施の形態１においては、デュアルダマシン法を用いて第２層配線Ｍ２および接続部（プラグ）Ｐ２を形成したが、以下に示すように、シングルダマシン法を用いてこれらの部分を形成してもよい。以下に、本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図３３〜図４２は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。なお、第１層配線Ｍ１形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
次に、図３３に示すように第１層配線Ｍ１および配線溝用絶縁膜Ｈ１上に、絶縁膜として窒化シリコン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂを順次ＣＶＤ法により堆積することにより層間絶縁膜ＴＨ２２を形成する。これらの膜のうち、窒化シリコン膜ＴＨ２ａは、第１層配線Ｍ１を構成する銅の拡散を防止する機能を有する。また、後述するコンタクトホールＣ２を形成する際のエッチングストッパーとして利用される。
次いで、層間絶縁膜ＴＨ２２上に接続部（プラグ）形成予定領域上が開孔したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、層間絶縁膜ＴＨ２２（窒化シリコン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂ）をエッチングすることにより、コンタクトホールＣ２を形成する。
次いで、実施の形態１で説明したバリア膜ＰＭ２ａと同様にして、バリア膜Ｐ２ａを形成する。
即ち、図３４および図３５に示すように、このコンタクトホールＣ２内を含む層間絶縁膜ＴＨ２２上に、例えばＴｉ（チタン）膜等の高融点金属を堆積することによりバリア膜Ｐ２ａを形成する。この際、コンタクトホールＣ２内においては、その底部のバリア膜Ｐ２ａが、コンタクトホールＣ２の底部全周に渡って底部の中央部から側壁に向かってその膜厚が増加するよう形成する（実施の形態１の図５〜図７参照）。ここで、コンタクトホールＣ２の底部の中央部上のバリア膜の膜厚をＢとすると、コンタクトホールＣ２の底部の膜厚であって、その側壁方向の端部の膜厚Ａを、膜厚Ｂより大きくする（Ａ≧Ｂ）。また、その側壁底部の膜厚Ｃを、膜厚Ｂより大きくする（Ｃ≧Ｂ）。図３４は、図３３のコンタクトホールＣ２のうち右側のコンタクトホールＣ２の近傍の拡大図である。また、図３５は、図３４のコンタクトホールＣ２の底部の部分拡大図である。
次いで、図３６に示すように、バリア膜Ｐ２ａ上に電界メッキ用のシード膜として例えば銅膜Ｐ２ｂを、スパッタ法もしくはＣＶＤ法により形成した後、この銅膜Ｐ２ｂ上に導電性膜として例えば銅膜Ｐ２ｃを電界メッキ法により形成する。
次いで、銅膜Ｐ２ｂ、Ｐ２ｃに熱処理を施した後、図３７に示すように、コンタクトホールＣ２外部の銅膜Ｐ２ｂ、Ｐ２ｃおよびバリア膜Ｐ２ａをＣＭＰ法により除去することにより第１層配線Ｍ１と第２層配線Ｍ２との接続部（プラグ）Ｐ２を形成する。図３８および図４０に、図３７の３つのコンタクトホールＣ２のうち右側のコンタクトホールＣ２の近傍の拡大図を示す。また、図３９に、図３８および図４０に示す基板の要部平面図を示す。図３８は、図３９のＡ−Ａ断面に対応し、図４０は、図３９のＢ−Ｂ断面に対応する。図示するように、この接続部（プラグ）Ｐ２の構成は、実施の形態１で説明した接続部（プラグ）Ｐ２と同様である。
次いで、図４１に示すように層間絶縁膜ＴＨ２２およびプラグＰ２上に、絶縁膜として窒化シリコン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄを順次ＣＶＤ法により堆積することにより配線溝用絶縁膜Ｈ２２を形成する。これらの膜のうち、窒化シリコン膜ＴＨ２ｃは、後述する配線溝ＨＭ２を形成する際のエッチングストッパーとして利用される。
次いで、配線溝用絶縁膜Ｈ２２上に第２層配線形成予定領域上が開孔したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、配線溝用絶縁膜Ｈ２２（酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜ＴＨ２ｃ）をエッチングすることにより、配線溝ＨＭ２を形成する。
次いで、配線溝ＨＭ２内を含む層間絶縁膜ＴＨ２上に、例えばＴｉ（チタン）膜等の高融点金属を堆積することによりバリア膜Ｍ２ａを形成する。
次いで、バリア膜Ｍ２ａ上に電界メッキ用のシード膜として例えば銅膜Ｍ２ｂを、スパッタ法もしくはＣＶＤ法により形成した後、この銅膜Ｍ２ｂ上に導電性膜として例えば銅膜Ｍ２ｃを電界メッキ法により形成する。
次いで、銅膜Ｍ２ｂ、Ｍ２ｃに熱処理を施した後、配線溝ＨＭ２外部の銅膜Ｍ２ｂ、Ｍ２ｃおよびバリア膜Ｍ２ａをＣＭＰ法により除去することにより第２層配線Ｍ２を形成する。
以降、層間絶縁膜（ＴＨ２３〜ＴＨ２５）、接続部（Ｐ３〜Ｐ５）、配線溝用絶縁膜（Ｈ２３〜Ｈ２５）および配線（Ｍ３〜Ｍ５）の形成を繰り返すことにより図４２に示すような５層の配線を形成する。これらは、層間絶縁膜ＴＨ２、接続部（プラグ）Ｐ２、配線溝用絶縁膜Ｈ２２および第２層配線Ｍ２と同様に形成する。
また、第５層配線Ｍ５の上部には、実施の形態１と同様に、銅拡散防止膜として例えば窒化シリコン膜を堆積した後、さらに、保護膜として酸化シリコン膜と窒化シリコン膜との積層膜ＰＶを堆積する。これにより、実施の形態１と同様に、コンタクトホールＣ３，Ｃ４およびＣ５の各々において、コンタクトホール底部のバリア膜Ｐ３ａ、Ｐ４ａ、Ｐ５ａをコンタクトホールの底部の全周に渡って底部の中央部から側壁に向かってその膜厚が増大するように構成される。
このように、本実施の形態によれば、実施の形態１で説明したように、コンタクトホールＣ２の底部のバリア膜Ｐ２ａを、コンタクトホールＣ２の底部の全周に渡って底部の中央部から側壁に向かってその膜厚が増加するよう形成したので、第２層配線Ｍ２から第１層配線Ｍ１への電流の幾何学的な最短ルートが、バリア膜の薄い部分（電気的に抵抗が最小となる部分）を横断せず、かかる部分への電子の集中を防止することができる。その結果、エレクトロマイグレーション特性を向上させることができる。
また、膜厚Ｃを膜厚Ｂより大きくすることにより、コンタクトホールＣ２の形成の際、膜厚Ａ以下のオーバーエッチングが行われた場合であっても、電子の集中を防止することができる。
（実施の形態３）
本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図４３〜図５１は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。なお、第１層配線Ｍ１形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。図４３〜図５１は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。なお、第１層配線Ｍ１形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
まず、図４３に示すように第１層配線Ｍ１および配線溝用絶縁膜Ｈ１上に、絶縁膜として窒化シリコン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂ、窒化シリコン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄを順次ＣＶＤ法により堆積することにより層間絶縁膜ＴＨ２を形成する。これらの膜のうち、窒化シリコン膜ＴＨ２ａは、第１層配線Ｍ１を構成する銅の拡散を防止する機能を有する。また、後述するコンタクトホールＣ２を形成する際のエッチングストッパーとして利用される。また、窒化シリコン膜ＴＨ２ｃは、後述する配線溝ＨＭ２を形成する際のエッチングストッパーとして利用される。
次いで、層間絶縁膜ＴＨ２上に第２層配線形成予定領域上が開孔したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、層間絶縁膜ＴＨ２のうち、酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜ＴＨ２ｃをエッチングすることにより、配線溝ＨＭ２を形成する。
次いで、配線溝ＨＭ２内を含む層間絶縁膜ＴＨ２上に、第１レジスト膜（図示せず）を堆積し、エッチバックすることにより配線溝ＨＭ２を第１レジスト膜で埋め込む。さらに、第１レジスト膜上に第１層配線と第２層配線との接続領域が開口した第２レジスト膜（図示せず）を形成し、この第２レジスト膜をマスクに、第１レジスト膜、酸化シリコン膜ＴＨ２ｂおよび窒化シリコン膜ＴＨ２ａを、エッチングすることにより、コンタクトホールＣ２を形成する。なお、実施の形態１で説明したように、コンタクトホールＣ２を形成した後、配線溝ＨＭ２を形成してもよい。
このコンタクトホールＣ２の形成の際、オーバーエッチングが行われると、例えば図４３に示すように、コンタクトホールＣ２の底部が、第１層配線Ｍ１の表面より深い位置に位置する。
次いで、図４４に示すように、このコンタクトホールＣ２および配線溝ＨＭ２内を含む層間絶縁膜ＴＨ２上に、例えばＴｉ（チタン）膜等の高融点金属を堆積することによりバリア膜ＰＭ２ａを形成する。
この際、バリア膜ＰＭ２ａを以下に示す構造となるよう形成する。
図４５および図４７は、図４４のコンタクトホールＣ２近傍の拡大図である。また、図４６は、図４５および図４７に示す基板の要部平面図であり、図４５は、図４６のＡ−Ａ断面に、図４７は、図４６のＢ−Ｂ断面に対応する。図４５および図４７等に示すように、バリア膜ＰＭ２ａは、配線溝ＨＭ２やコンタクトホールＣ２の底部および側壁に沿って形成される。
この際、コンタクトホールＣ２内においては、その底部のバリア膜ＰＭ２ａを、コンタクトホールＣ２の底部の全周に渡って、コンタクトホールＣ２の底部の中央部から側壁に向かってその膜厚が増加するよう形成する。ここで、図４７のコンタクトホールＣ２の底部の部分拡大図である図４８に示すように、コンタクトホールＣ２底部の中央部上のバリア膜の膜厚をＢとすると、コンタクトホールＣ２の底部の膜厚であって、その側壁方向の端部の膜厚Ａを、膜厚Ｂより大きくする（Ａ≧Ｂ）。また、その側壁のバリア膜は、第１層配線Ｍ１の表面Ｆと接する位置より上部からコンタクトホールＣ２の底部に向かってその膜厚が増加している。ここで、その側壁の膜厚であって、第１層配線Ｍ１の表面Ｆと接するバリア膜ＰＭ２ａの膜厚Ｅは、膜厚Ｂより大きい（Ｅ≧Ｂ）。
実施の形態１で説明したように、膜厚ＢやコンタクトホールＣ２の側壁上のバリア膜の膜厚Ｄは、バリア性を確保できる最小限の膜厚以上とする。
次いで、図４９に示すように、バリア膜ＰＭ２ａ上に電界メッキ用のシード膜として例えば銅膜ＰＭ２ｂを、スパッタ法もしくはＣＶＤ法により形成した後、この銅膜ＰＭ２ｂ上に導電性膜として例えば銅膜ＰＭ２ｃを電界メッキ法により形成する。
次いで、銅膜ＰＭ２ｂ、ＰＭ２ｃに熱処理を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａをＣＭＰ法により除去することにより第２層配線Ｍ２および第１層配線と第２層配線との接続部（プラグ）Ｐ２を形成する。図５０および図５１に、図４９のコンタクトホールＣ２近傍の拡大図を示す。この図５０は、前述の図４６のＡ−Ａ断面部に対応し、図５１は、Ｂ−Ｂ断面部に対応する。
ここで、第２層配線Ｍ２、接続部（プラグ）Ｐ２および第１層配線Ｍ１の構造についてまとめておく。
まず、第２層配線Ｍ２および接続部（プラグ）Ｐ２は、銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る。第２層配線Ｍ２は、図５０に示すように、接続部（プラグ）Ｐ２を起点として左側に延在しており、第１層配線Ｍ１は、接続部（プラグ）Ｐ２を起点として右側に延在している。
また、前述したように、コンタクトホールＣ２底部のバリア膜ＰＭ２ａは、底部の中央部から側壁に向かってその膜厚が増加している。言い換えれば、バリア膜ＰＭ２ａは、コンタクトホールＣ２の側壁から底部の中央部に向かって下降する傾斜部を有している。また、コンタクトホールＣ２の底部の中央部上のバリア膜の膜厚をＢは、コンタクトホールＣ２の底部の膜厚であって、その側壁方向の端部の膜厚Ａより大きい（Ａ≧Ｂ）。この膜厚Ａは、例えば、コンタクトホールＣ２の底部の角部からバリア膜の表面までの最短距離Ｌの端部からコンタクトホールＣ２の底部に向かって垂線を降ろすことにより得られる（図４８参照）。
なお、実際のバリア膜表面は、前述の図１５に示したように、コンタクトホールの底部の角部において、曲面となっている。また、図１６に示したように、コンタクトホールの角部が曲面となっている場合には、コンタクトホールの側部の延長線と底部の延長線との交点を起点とすることにより、前述の最短距離Ｌを求めることができる。
また、接続部（プラグ）Ｐ２の底部は、第１層配線Ｍ１の表面Ｆよりオーバーエッチング量ＯＥだけ深い位置にあり、この第１層配線Ｍ１の表面Ｆと接する部分のバリア膜ＰＭ２ａの膜厚Ｅは、膜厚Ｂより大きい（図４８参照）。
従って、本実施の形態によれば、膜厚Ｅが、膜厚Ｂより大きいため、第２層配線Ｍ２から第１層配線Ｍ１へ電流が流れる場合の幾何学的な最短ルートＲｕ１（図５２参照）が、電気的に抵抗が最小となるバリア膜の薄い部分を通過しない。
このように、本実施の形態によれば、第２層配線Ｍ２から第１層配線Ｍ１への幾何学的な電流の最短経路と、電気的に抵抗が最小となるバリア膜ＰＭ２ａの薄い部分が一致しないので、電流経路を分散することができる。従って、コンタクトホールＣ２形成時にオーバーエッチングが生じたとしても、電子（ｅ）の集中が起こりにくくなり、エレクトロマイグレーション特性を向上させることができる。
即ち、実施の形態１で説明したように、コンタクトホールの内部においてバリア膜の膜厚にばらつきが有り（図１９参照）、さらに、コンタクトホールＣ２形成時に、オーバーエッチングが生じた場合は、図５２に示すように、幾何学的な電流の最短経路（ルートＲｕ１）がバリア膜ＰＭ２ａ’の側壁を横断する。
従って、第１層配線Ｍ１の表面と接するバリア膜の膜厚がコンタクトホール底部の膜厚より小さい場合には、幾何学的な電流の最短経路と、電気的に抵抗が最小となるバリア膜ＰＭ２ａの薄い部分が一致し、電子（ｅ）の集中が起こり、エレクトロマイグレーション特性を劣化させる。
これに対し、本実施の形態においては、第１層配線Ｍ１の表面Ｆと接する部分のバリア膜の膜厚Ｅを膜厚Ｂより大きくしたので、前述の効果を得ることができる。
この後、第２層配線Ｍ２および接続部（プラグ）Ｐ２と同様に、第３〜第５層配線Ｍ３〜Ｍ５および接続部（プラグ）Ｐ１〜Ｐ５を形成するが、その図示および詳細な説明は省略する。
なお、本実施の形態においては、デュアルダマシン法を用いて、第２層配線Ｍ２および接続部（プラグ）Ｐ２を形成したが、実施の形態２で説明したシングルダマシン法を用いて第２層配線Ｍ２と接続部（プラグ）Ｐ２とを別工程で形成してもよい。この場合も、接続部（プラグ）内のバリア膜ＰＭ２ａの膜厚Ｅを膜厚Ｂより大きくすることにより前述の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、半導体素子の例としてＭＩＳＦＥＴＱｎおよびＱｐを挙げたが、これらＭＩＳＦＥＴに限られず、バイポーラトランジスタ等他の素子を形成することもできる。
本発明の半導体集積回路装置の製造方法は、絶縁膜中に溝を形成し、導電性膜を溝内部に埋め込むことにより配線等を形成する、いわゆるダマシン技術を用いる半導体集積回路装置の製造工程に広く適用することができる。
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
７ 酸化シリコン膜
８ ゲート絶縁膜
９ ゲート電極
９ａ 多結晶シリコン膜
９ｃ Ｗ膜
１０ 窒化シリコン膜
１１ ｎ−型半導体領域
１２ ｐ−型半導体領域
１３ サイドウォールスペーサ
１４ ｎ＋型半導体領域
１５ ｐ＋型半導体領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３〜Ｃ４ コンタクトホール
ＨＭ１ 配線溝
ＨＭ２ 配線溝
ＨＭ３〜ＨＭ５ 配線溝
Ｈ１ 配線溝用絶縁膜
Ｈ１ａ 窒化シリコン膜
Ｈ１ｂ 酸化シリコン膜
ＴＨ１〜ＴＨ５ 層間絶縁膜
ＴＨ２２〜ＴＨ２５ 層間絶縁膜
Ｈ２２〜Ｈ２５ 配線溝用絶縁膜
ＴＨ２ａ 窒化シリコン膜
ＴＨ２ｂ 酸化シリコン膜
ＴＨ２ｃ 窒化シリコン膜
ＴＨ２ｄ 酸化シリコン膜
ＴＨ３ａ 窒化シリコン膜
ＴＨ３ｂ 酸化シリコン膜
ＴＨ３ｃ 窒化シリコン膜
ＴＨ３ｄ 酸化シリコン膜
ＴＨ４ａ 窒化シリコン膜
ＴＨ４ｂ 酸化シリコン膜
ＴＨ４ｃ 窒化シリコン膜
ＴＨ４ｄ 酸化シリコン膜
ＴＨ５ａ 窒化シリコン膜
ＴＨ５ｂ 酸化シリコン膜
ＴＨ５ｃ 窒化シリコン膜
ＴＨ５ｄ 酸化シリコン膜５
Ｍ１ 第１層配線
Ｍ１ａ バリア膜
Ｍ１ｂ 銅膜
Ｍ２ 第２層配線
Ｍ２ａ バリア膜
Ｍ２ｂ 銅膜
Ｍ２ｃ 銅膜
Ｍ３〜Ｍ５ 第３〜第５層配線
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ２ａ バリア膜
Ｐ２ｂ 銅膜
Ｐ２ｃ 銅膜
Ｐ３〜Ｐ５ プラグ
ＰＭ２ａ バリア膜
ＰＭ２ｂ 銅膜
ＰＭ２ｃ 銅膜
ＰＭ３ａ バリア膜
ＰＭ３ｂ 銅膜
ＰＭ３ｃ 銅膜
ＰＭ２ａ’ バリア膜
ＯＥ オーバーエッチング量
ＰＶ 積層膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒｕ１ ルート
Ｒｕ２ ルート
１０１ イオンバイアススパッタ装置
Ｅｖ 交流電圧
Ｔａ ターゲット
Ｓｔ 支持部
Ａ〜Ｅ 膜厚
Ｌ 距離
Ｆ 第１層配線の表面
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
７ 酸化シリコン膜
８ ゲート絶縁膜
９ ゲート電極
９ａ 多結晶シリコン膜
９ｃ Ｗ膜
１０ 窒化シリコン膜
１１ ｎ−型半導体領域
１２ ｐ−型半導体領域
１３ サイドウォールスペーサ
１４ ｎ＋型半導体領域
１５ ｐ＋型半導体領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３〜Ｃ４ コンタクトホール
ＨＭ１ 配線溝
ＨＭ２ 配線溝
ＨＭ３〜ＨＭ５ 配線溝
Ｈ１ 配線溝用絶縁膜
Ｈ１ａ 窒化シリコン膜
Ｈ１ｂ 酸化シリコン膜
ＴＨ１〜ＴＨ５ 層間絶縁膜
ＴＨ２２〜ＴＨ２５ 層間絶縁膜
Ｈ２２〜Ｈ２５ 配線溝用絶縁膜
ＴＨ２ａ 窒化シリコン膜
ＴＨ２ｂ 酸化シリコン膜
ＴＨ２ｃ 窒化シリコン膜
ＴＨ２ｄ 酸化シリコン膜
ＴＨ３ａ 窒化シリコン膜
ＴＨ３ｂ 酸化シリコン膜
ＴＨ３ｃ 窒化シリコン膜
ＴＨ３ｄ 酸化シリコン膜
ＴＨ４ａ 窒化シリコン膜
ＴＨ４ｂ 酸化シリコン膜
ＴＨ４ｃ 窒化シリコン膜
ＴＨ４ｄ 酸化シリコン膜
ＴＨ５ａ 窒化シリコン膜
ＴＨ５ｂ 酸化シリコン膜
ＴＨ５ｃ 窒化シリコン膜
ＴＨ５ｄ 酸化シリコン膜５
Ｍ１ 第１層配線
Ｍ１ａ バリア膜
Ｍ１ｂ 銅膜
Ｍ２ 第２層配線
Ｍ２ａ バリア膜
Ｍ２ｂ 銅膜
Ｍ２ｃ 銅膜
Ｍ３〜Ｍ５ 第３〜第５層配線
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ２ａ バリア膜
Ｐ２ｂ 銅膜
Ｐ２ｃ 銅膜
Ｐ３〜Ｐ５ プラグ
ＰＭ２ａ バリア膜
ＰＭ２ｂ 銅膜
ＰＭ２ｃ 銅膜
ＰＭ３ａ バリア膜
ＰＭ３ｂ 銅膜
ＰＭ３ｃ 銅膜
ＰＭ２ａ’ バリア膜
ＯＥ オーバーエッチング量
ＰＶ 積層膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒｕ１ ルート
Ｒｕ２ ルート
１０１ イオンバイアススパッタ装置
Ｅｖ 交流電圧
Ｔａ ターゲット
Ｓｔ 支持部
Ａ〜Ｅ 膜厚
Ｌ 距離
Ｆ 第１層配線の表面
Claims (13)
- （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜中に、前記第１配線に接続する孔を形成する工程と、
（ｅ）前記孔の底部および側壁上に第１導電性膜を堆積する工程と、
（ｆ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記孔の内部を埋め込む工程と、
（ｇ）前記第２絶縁膜および前記孔上に第３絶縁膜を形成する工程と、
（ｈ）前記第３絶縁膜中に配線溝を形成し、前記配線溝内に第２配線を形成する工程と、
を有し、
前記（ｅ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加するように形成され、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であることを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜中に配線溝を形成する工程と、
（ｆ）前記第２絶縁膜中に、前記第１配線および前記配線溝に接続する孔を形成する工程と、
（ｇ）前記配線溝の底部、前記配線溝の側壁、前記孔の底部および前記孔の側壁上に、第１導電性膜を堆積する工程と、
（ｈ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記配線溝および孔の内部を埋め込む工程と、
を有し、
前記（ｇ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加するように形成され、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であることを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜および前記第３絶縁膜中に、前記第１配線に接続する孔を形成する工程と、
（ｆ）前記第３絶縁膜中に、前記孔に接続する配線溝を形成する工程と、
（ｇ）前記配線溝の底部、前記配線溝の側壁、前記孔の底部および前記孔の側壁上に、第１導電性膜を堆積する工程と、
（ｈ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記配線溝および孔の内部を埋め込む工程と、
を有し、
前記（ｇ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加され、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であるように形成することを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜中に、前記第１配線に接続する孔を形成する工程と、
（ｅ）前記孔の底部および側壁上に第１導電性膜を堆積する工程と、
（ｆ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記孔の内部を埋め込む工程と、
（ｇ）前記第２絶縁膜および前記孔上に第３絶縁膜を形成する工程と、
（ｈ）前記第３絶縁膜中に配線溝を形成し、前記配線溝内に第２配線を形成する工程と、
を有し、
前記（ｅ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加するように形成し、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であり、
前記（ｄ）工程において、前記孔は、前記第１配線の表面よりも深い位置まで形成されることを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜中に配線溝を形成する工程と、
（ｆ）前記第２絶縁膜中に、前記第１配線および前記配線溝に接続する孔を形成する工程と、
（ｇ）前記配線溝の底部、前記配線溝の側壁、前記孔の底部および前記孔の側壁上に、第１導電性膜を堆積する工程と、
（ｈ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記配線溝および孔の内部を埋め込む工程と、
を有し、
前記（ｇ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加するように形成し、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であり、
前記（ｆ）工程において、前記孔は、前記第１配線の表面よりも深い位置まで形成されることを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜中に第１配線を形成する工程と、
（ｃ）前記第１絶縁膜および前記第１配線上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜および前記第３絶縁膜中に、前記第１配線に接続する孔を形成する工程と、
（ｆ）前記第３絶縁膜中に、前記孔に接続する配線溝を形成する工程と、
（ｇ）前記配線溝の底部、前記配線溝の側壁、前記孔の底部および前記孔の側壁上に、第１導電性膜を堆積する工程と、
（ｈ）前記第１導電性膜上に第２導電性膜を形成する工程であって、前記配線溝および孔の内部を埋め込む工程と、
を有し、
前記（ｇ）工程において、前記第１導電性膜はバイアススパッタ法によって堆積され、
前記第１導電性膜は、前記第２導電性膜より抵抗値が大きく、
前記孔の底部上に形成された前記第１導電性膜は、前記孔の底部の中央部から側壁に向かってその膜厚が増加するように形成し、
前記第１導電性膜の最小膜厚は、前記第２導電性膜と絶縁膜との間のバリア性を確保するための最小膜厚以上であり、
前記（ｅ）工程において、前記孔は、前記第１配線の表面よりも深い位置まで形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記孔の側壁上に形成された第１導電性膜の前記第１配線の表面と接する部分の膜厚は、前記孔の底部に向かってその膜厚が増加していることを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記孔の側壁上に形成された第１導電性膜の前記第１配線の表面と接する部分の膜厚Ｅは、前記孔の底部の中央部に形成された第１導電性膜の膜厚Ｂよりも大きいことを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記孔の底部の角部から前記第１導電性膜の表面までの最短地点から前記孔の底部に向かって降ろした垂線に対応する膜厚Ａよりも、前記孔の底部の中央部の膜厚Ｂが小さいことを特徴とする半導体集積回路装置の製造方法。 - 請求項９に記載の半導体集積回路装置の製造方法において、
前記孔の底部上に形成された第１導電性膜は、前記孔の底部を規定する領域の全周に渡って、前記膜厚Ａよりも前記膜厚Ｂの方が小さいことを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜９のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記孔の底部の角部から前記第１導電性膜の表面までの最短地点から前記孔の側壁に向かって降ろした垂線に対応する膜厚Ｃよりも、前記孔の底部の中央部の膜厚Ｂが小さいことを特徴とする半導体集積回路装置の製造方法。 - 請求項１１に記載の半導体集積回路装置の製造方法において、
前記孔の底部上に形成された第１導電性膜は、前記孔の底部を規定する領域の全周に渡って、前記膜厚Ｃよりも前記膜厚Ｂが小さいことを特徴とする半導体集積回路装置の製造方法。 - 請求項１〜１２のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記バイアススパッタ法は、前記半導体基板にバイアスが印加された状態で行うことを特徴とする半導体集積回路装置の製造方法。
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