JP2008282914A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 集積度が低下することを最大限抑制しつつ、必要に応じて大きい電流容量の確保を可能にしたコンタクトプラグを備えた半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上にソース・ドレイン領域８を形成後、層間絶縁膜１０を堆積し、ソース・ドレイン領域８の上面が露出するようにコンタクトホールを開口する。このとき、比較的小電流容量で機能を奏するロジック素子形成領域上面においては最小加工寸法で規定される程度の小さい孔径で開口する一方、大電流容量を必要とする保護素子形成領域上面においては、第１孔径よりも大きい第２孔径で開口する。その後、これらのコンタクトホールを完全に充填するように、コンタクトプラグ材料膜１３を層間絶縁膜１０の堆積膜厚以上成膜する。その後、コンタクトプラグ材料膜１３に対して平坦化処理を行った後、配線層を形成する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、特に、コンタクトプラグの形成方法に関するものである。

半導体装置の高性能化・高機能化に伴い、装置上に搭載する素子数は近年飛躍的な増加傾向にある。このような増加傾向にある数の素子を、同一規模あるいは縮小規模の装置内に実装するためには、微細な加工技術が必要となる。これを受けて、通常０．２５μｍ世代以降の加工に際しては、コンタクトプラグ技術を用いるのが主流となっている。

コンタクトプラグ技術を用いる場合、コンタクトホールを形成後に、コンタクトプラグ材料膜を全面に堆積してコンタクトホール内を充填するという工程を経ることとなる。ここで、コンタクトプラグ材料を堆積する膜厚は、コンタクトホール内を充填することができる程度であれば良い。

ところで、上記のように微細に加工されたコンタクトプラグは、プラグ径が小さいため、これに伴って電流容量が小さくなる。従って、ロジック回路等の小電流容量用途素子の接続コンタクトとしては利用可能である反面、静電保護素子等の大電流容量用途素子の接続コンタクトとしては、当該機能を発揮するために十分な電流量を確保することが困難となる。

ここで、電流容量を確保すべく、従来の方法の下で、大電流容量用途素子の接続コンタクトを形成するコンタクトプラグのプラグ径を大きくすると、図５に示すように、配線層１５の平坦性が失われるのみならず、孔径の大きなコンタクトホール１２の側壁部において配線層の膜厚が薄膜化し（図５内の領域Ｃ参照）、これによって電流容量が低下してしまい、十分な電流容量を確保することができないという問題がある。なお、図５は、半導体基板１上に、素子分離領域２、ウェル領域３、ゲート酸化膜４、ゲート電極５、エクステンション層６、サイドウォール絶縁膜７、ソース・ドレイン領域８、サリサイド層９、層間絶縁膜１０を順次形成後、孔径の異なる大小のコンタクトホールを形成した後、コンタクトプラグ材料膜１３の成膜及び配線層１５の形成を行ったときの断面構造を概略的に示したものである。

これを受けて、プラグ径の大きさそのものは変更せず、大きな電流容量が必要な素子には、多数のコンタクトプラグを形成して接続することで必要な電流容量を確保する方法が、下記特許文献１に記載されている。

多数のコンタクトプラグによってコンタクト接続を行うに際しては、近接して多数のコンタクトホールを開口する必要がある。多数のコンタクトホールを開口する場合、ホール間のピッチが狭くなると、ホール同士が連結してしまうということが起こり得る。このような事態が生じると、コンタクトホールを所定領域に開口するために、層間絶縁膜１０上に形成されていたフォトレジスト膜が、ホール内に落下したり、あるいは逆に浮き上がったりして、パターニング不良が生じる可能性がある。一方で、これを回避すべくデザインルールを緩和すると、集積度が低下してしまう。このため、下記特許文献１では、コンタクトホールの配列に不規則性を持たせることで、部分的に幅広い層間絶縁膜を残存させてフォトレジスト膜の落下や浮き上がりが生じるのを防止している。

特開平１０−２５６３６５号公報

しかしながら、上記特許文献１の場合、コンタクトホールの配列に不規則性を持たせ、フォトレジスト膜の落下や浮き上がりを防止するためだけに確保すべき領域が不可欠となり、必ずしも高い集積度が実現されていると言うことはできない。

本発明は、上記の問題点に鑑み、集積度が低下することを最大限抑制しつつ、必要に応じて大きい電流容量の確保を可能にしたコンタクトプラグを備えた半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に形成された不純物拡散層と、前記半導体基板の上層に形成される層間絶縁膜と、前記層間絶縁膜の上層に形成される配線層と、前記層間絶縁膜を貫通するコンタクトホール内に導電性材料が充填されて前記不純物拡散層と前記配線層とを電気的に接続するコンタクトプラグと、を有する半導体装置の製造方法であって、前記半導体基板上に前記不純物拡散層を形成後、前記層間絶縁膜を堆積する第１工程と、前記第１工程終了後、前記不純物拡散層の上面が露出するように、第１孔径で開口した第１コンタクトホール、並びに前記第１孔径よりも大きい第２孔径で開口した第２コンタクトホールを、それぞれ一または複数形成する第２工程と、前記第２工程終了後、前記第１及び第２コンタクトホールを完全に充填するように、コンタクトプラグ材料膜を前記層間絶縁膜の堆積膜厚以上成膜する第３工程と、前記第３工程終了後、前記コンタクトプラグ材料膜に対して平坦化処理を行う第４工程と、前記第４工程終了後、前記配線層を形成する第５工程と、を有することを第１の特徴とする。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、大電流容量を確保する必要のあるコンタクトプラグについてはプラグ径を大きくし、比較的小さな電流容量が確保されれば良いコンタクトプラグについてはプラグ径を小さくする方法を採用しているため、大電流容量を要する素子に対する電気的コンタクトをとるためのコンタクトプラグを形成するに際し、小さい孔径のコンタクトプラグを近接して複数形成する必要がない。このため、従来のように、フォトレジスト膜の落下や浮き上がりという問題が起こらない。また、かかる問題を回避すべく、不規則な配列の下でコンタクトプラグを複数形成する必要もないため、フォトレジスト膜の落下や浮き上がりを回避するためのみに必要な領域を確保する必要もない。従って、従来の半導体装置よりもさらに集積度を高めることが可能となる。

そして、第３工程において、成膜するコンタクトプラグ材料膜の膜厚を、コンタクトホールを形成する層間絶縁膜の膜厚程度以上とすることで、大きな孔径（第２孔径）で形成されたコンタクトホール内にもプラグ材料膜が完全に充填されるため、ホール側壁部に薄膜化した導電性材料膜が形成されるということがなく、コンタクト抵抗が上昇する問題が回避される。加えて、かかる膜厚相当のプラグ材料膜を成膜することにより、成膜後の平坦化処理によって発生するディッシングの影響を最小限に抑制することができ、配線間のコンタクト抵抗のバラツキを問題のない範囲内に留めることができる。

すなわち、本発明に係る半導体装置の製造方法の上記第１の特徴によれば、新たな工程を特段追加することなく、成膜するコンタクトプラグ材料膜の膜厚を層間絶縁膜の膜厚以上にするということのみで、ディッシングの抑制、フォトレジスト膜の落下や浮き上がりの発生、並びに集積度の低下、の各問題を回避しつつ、大電流容量素子（静電保護素子、電源ＩＣ等）に対する電気的接続をとるためのコンタクトプラグを形成することが可能となる。

また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２工程が、ロジック回路素子を形成する前記不純物拡散層の上方には前記第１コンタクトホールを形成し、前記ロジック回路素子よりも大電流容量が必要な大電流容量素子を形成する前記不純物拡散層の上方には前記第２コンタクトホールを形成することを第２の特徴とする。

本発明に係る半導体装置の製造方法の上記第２の特徴によれば、比較的小電流容量で機能を奏するロジック素子用のコンタクトプラグと、大電流容量を必要とする静電保護素子や電源ＩＣ等の大電流容量素子用のコンタクトプラグとを、集積度の低下を抑制しつつ、同一の半導体基板上に効率良く実装することができる。

また、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加えて、前記大電流容量素子を形成する前記不純物拡散層が、ＭＯＳトランジスタのソース・ドレイン電極、バイポーラトランジスタのエミッタ・コレクタ電極、ダイオード素子のアノード・カソード電極のうちの少なくともいずれかであることを第３の特徴とする。

本発明によれば、集積度の低下を抑制しつつ、新たな工程を特段追加することなく、大電流容量を確保する必要のあるコンタクトプラグと、比較的小さな電流容量が確保されれば良いコンタクトプラグとを、同一の半導体基板上に実装することができる。

以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図４の各図を参照して説明する。なお、以下の各図に示される各概略断面構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。

図１及び図２は、本発明方法を用いて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図１（ａ）〜（ｃ）、及び図２（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分かれている）。

まず、図１（ａ）に示すように、周知の技術により半導体基板１上に素子分離絶縁膜２を形成した後、イオン注入及びアニーリングを行ってウェル領域３を形成する。次に、ゲート酸化膜４を成長させた後、ポリシリコン等の導電性材料膜を成膜、加工することでゲート電極５を形成する。用途に応じて、適宜エクステンション層６形成用のイオンを注入後、シリコン酸化膜またはシリコン窒化膜で構成されるサイドウォール絶縁膜７をゲート電極５の側壁に形成する。そして、イオン注入及びアニーリングを行ってソース・ドレイン領域８を形成した後、ソース・ドレイン領域８とコンタクトプラグとの接触抵抗、配線並びにゲート電極の低抵抗化のために、ソース・ドレイン領域８及びゲート電極５の上面にコバルト等の金属材料を用いてサリサイド層９を形成する。

なお、図１（ａ）においては、同一の半導体基板１上に、大電流容量を必要とする静電保護素子と、比較的小さい電流容量で機能を奏するロジック回路素子とを形成する場合を例に挙げて説明する。図１において静電保護素子を形成する領域を領域Ａ（図面左側）、ロジック回路素子を形成する領域を領域Ｂ（図面右側）とする。

次に、図１（ｂ）に示すように、層間絶縁膜１０を例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって約１μｍ程度堆積した後、両領域（Ａ、Ｂ）内のソース・ドレイン領域８上にコンタクトホールを開口すべく、パターニングされたフォトレジスト膜を形成した後、エッチングを施してコンタクトホール１１、１２を形成する。このとき、領域Ｂ内においては、０．１〜０．２５μｍのプロセス世代に応じた最小加工寸法によって定められる孔径でコンタクトホール１２を開口するとともに、各コンタクトホール１２間には、フォトレジスト膜の落下や浮き上がりが防止される範囲内（例えば０．１２〜０．１４μｍ）のスペースを設ける。一方、領域Ａ内においては、領域Ｂよりも十分孔径を広く開口してコンタクトホール１１を形成し（例えばソース・ドレイン領域８と同一幅程度の孔径）、活性領域及びゲート電極５とのアライメントマージンを考慮したスペースを設ける。なお、ここでいう孔径とは、円形状である場合には直径を、正方形状（曲線を一部に有するものを含む）である場合には内接円の直径を表すものとする。

図３は、コンタクトプラグの径（コンタクトホールの孔径）と、当該プラグを流れる電流容量の関係を示すグラフである。このように、プラグ径が大きくなるほど電流容量を大きくすることができるため、大電流容量を要する静電保護素子が形成される領域Ａにおいてはコンタクトホールの孔径を大きくする一方、比較的小さい電流容量で機能を奏するロジック回路素子が形成される領域Ｂにおいてはコンタクトホールの孔径を小さくすることができる。なお、図３では、配線並びに拡散層の電流容量の影響は無視している。

次に、図１（ｃ）に示すように、チタン等のバリアメタル層をスパッタ法によって全面に堆積した後（不図示）、導電性のコンタクトプラグ材料膜１３（例えばＷ（タングステン））を全面に堆積する。このとき堆積するコンタクトプラグ材料膜１３の膜厚は、層間絶縁膜１０の膜厚と同等か、それ以上の膜厚とする。当該工程によって、すでに開口されていたコンタクトホール１１及び１２はコンタクトプラグ材料膜１３によって完全に充填される。

次に、堆積されたコンタクトプラグ材料膜１３の表面を、層間絶縁膜１０の成膜面が露出するまでＣＭＰ（Chemical Mechanical Polishing）法によって平坦化処理を行う。このとき、図２（ａ）に示されるように、孔径の大きい領域Ａ内のコンタクトホールに充填されていたプラグ材料膜１３が、プラグ外周部よりも中央部がより深く研磨される結果、皿状の凹みを生じるディッシング現象が招来する場合がある（図２（ａ）内の領域Ｄ参照）。ディッシングは、各コンタクトホール毎に一様に生じるとは限らないため、このようなディッシングの発生は配線間の抵抗バラツキを引き起こし好ましくない。

しかし、発明者による鋭意研究の結果、本発明方法のように、あらかじめ層間絶縁膜１０の膜厚と同等かそれ以上の膜厚分のプラグ材料膜１３を堆積することにより、ディッシングの影響を最小限に抑制することができることが分かった。

図４（ａ）は、コンタクトプラグ材料膜堆積工程に係る堆積膜厚（横軸）と、ＣＭＰ後のディッシング量（縦軸）の関係を示すグラフである。なお、ここでいうディッシング量とは、コンタクトホール上面（層間絶縁膜１０の成膜面）の高さ位置から、ＣＭＰ処理後にコンタクトホール内に残存するコンタクトプラグ材料膜１３の成膜表面の内の最も低い高さ位置（凹部領域における高さ位置）までの差分で規定したものである（図４（ｂ）参照）。なお、図４（ａ）に示されるグラフは、コンタクトプラグ材料膜１３としてＷ膜を採用し（以下、適宜「Ｗ膜１３」と記載）、コンタクトホールの孔径、及びＷ膜の堆積膜厚を適宜変更して、ＣＭＰ処理後、各孔の断面をＳＥＭ（Scanning Electron Microscope：電子走査顕微鏡）によって観察することにより、ディッシング量を計測した結果をグラフ化したものである。また、測定対象となるコンタクトホールの孔径としては、（１）０．２５μｍ、（２）０．５μｍ、（３）１．０μｍ、（４）５．０μｍ、（５）１０μｍ、の５種類とした。

図４（ａ）に示すように、孔径０．２５μｍで構成されたコンタクトホール内に充填されたコンタクトプラグは、５００ｎｍ（０．５μｍ）程度の膜厚のＷ膜１３を成膜した場合にディッシング量がほぼ０ｎｍとなっている（グラフ（１）参照）。このことは、孔径０．２５μｍのコンタクトホール内のコンタクトプラグ、つまり０．２５μｍプロセス世代の最小加工寸法によって定められた孔径でコンタクトホールが形成された領域Ｂ内のコンタクトプラグを形成するに際しては、層間絶縁膜１０の膜厚の１／２程度の膜厚だけＷ膜１３を成膜することでディッシング量をほぼ０にすることができることを意味している。なお、グラフより、コンタクトホールの孔径を大きくするほど、同一のＷ膜１３の膜厚の下ではディッシング量が大きくなっていることが分かる。このことから、一定のＷ膜１３の堆積膜厚の下では、最小加工寸法が小さくなるほどディッシング量を小さくできることが分かる。すなわち、０．２５μｍプロセス世代よりもさらに微細化されたプロセスにおいて、最小加工寸法によって定められた孔径でコンタクトホールを形成するに際しては、ディッシングの発生による影響を考える必要はない。

一方で、１０μｍの孔径を有するコンタクトホール内に充填されたコンタクトプラグの場合、グラフより、５００ｎｍ程度の膜厚のＷ膜１３を成膜した場合では８００ｎｍ程度の大きなディッシング量が測定された（グラフ（５）参照）。このように大きなディッシングが発生すると、上述したように抵抗バラツキの問題が懸念される。なお、１０μｍ以上の孔径のコンタクトホールについて、孔径を適宜変更させて同様に測定を行ったところ、１０μｍの場合とほとんど同様の結果が得られた。

ここで、Ｗ膜１３の堆積膜厚を増加させながらディッシング量を測定すると、図４（ａ）のグラフに示されるように、少なくとも１０００ｎｍ（１μｍ）程度、すなわち層間絶縁膜１０の膜厚程度の膜厚のＷ膜１３を成膜することで、ディッシング量を問題のないレベル（２０ｎｍ未満）にまで少なくすることができることが分かった。言い換えれば、１０μｍ以上の大きなプラグ径を有するコンタクトプラグを形成するに際しては、層間絶縁膜１０の膜厚程度の膜厚のＷ膜１３を成膜してコンタクトホール内を充填することで、ディッシングの影響を最小限に抑制することが可能となることが分かる。

なお、グラフより、５．０μｍ孔径のコンタクトホールを形成する場合においても１０００ｎｍ程度の膜厚のＷ膜１３を成膜することでディッシングの影響を十分抑制することができ、１．０μｍ並びに０．５μｍ孔径のコンタクトホールを形成する場合においては６００ｎｍ程度の膜厚のＷ膜１３を成膜することでディッシングの影響を十分抑制することができることが分かる。すなわち、かかる孔径のコンタクトホールを形成する場合にも、層間絶縁膜１０の膜厚程度のＷ膜１３を成膜すれば、十分にディッシングの影響を抑制できることが分かる。

次に、図２（ｂ）に示すように、配線層１５を、例えば高融点金属（Ｗ等）とＡｌ（アルミニウム）の積層構造をスパッタ法によって全面に堆積し、コンタクトホールを覆うようにパターニングする。その後、必要に応じて、図２（ｃ）に示すように周知の技術を用いて多層配線を形成した後、最終保護膜１６を形成して半導体装置を完成する。

本発明方法によれば、大電流容量を要する素子に対する電気的コンタクトをとるためのコンタクトプラグを形成するに際し、小さい孔径のコンタクトプラグを近接して複数形成する必要がない。このため、従来のように、フォトレジスト膜の落下や浮き上がりという問題が起こらない。また、かかる問題を回避すべく、不規則な配列の下でコンタクトプラグを複数形成する必要もないため、フォトレジスト膜の落下や浮き上がりを回避するためのみに必要な領域を確保する必要もない。このため、従来の半導体装置よりもさらに集積度を高めることが可能となる。

また、本発明の場合、成膜するコンタクトプラグ材料膜１３の膜厚を、コンタクトホールを形成する層間絶縁膜１０の膜厚程度、またはそれ以上とすることで、大きな孔径で形成されたコンタクトホール内にもプラグ材料膜が完全に充填されるため、ホール側壁部に薄膜化した導電性材料膜が形成されるということがなく、コンタクト抵抗が上昇する問題が回避される。加えて、かかる膜厚相当のプラグ材料膜を成膜することにより、成膜後の平坦化処理によって発生するディッシングの影響を最小限に抑制することができ、配線間のコンタクト抵抗のバラツキを問題のない範囲内に留めることができる。特に多層配線を構成する場合には、後の工程で形成される二層目以後の配線層の抵抗のバラツキを抑制することができる効果を有する。

すなわち、本発明方法によれば、新たな工程を特段追加することなく、成膜するコンタクトプラグ材料膜１３の膜厚を層間絶縁膜１０の膜厚程度またはそれ以上にするということのみで、ディッシングの抑制、フォトレジスト膜の落下や浮き上がりの発生、並びに集積度の低下、の各問題を回避しつつ、大電流容量素子（静電保護素子、電源ＩＣ等）に対する電気的接続をとるためのコンタクトプラグを形成することができる。

なお、上述した実施形態では、大電流容量用素子としてＭＯＳトランジスタを例に挙げて説明したが、バイポーラトランジスタ、ダイオード、サイリスタ等を形成する場合においても、同様に本発明方法の利用が可能である。

本発明方法を用いて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したもの（１） 本発明方法を用いて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したもの（２） コンタクトプラグの径（コンタクトホールの孔径）と、コンタクトプラグを流れる電流容量の関係を示すグラフ コンタクトプラグ材料膜堆積工程に係る堆積膜厚と、ディッシング量の関係を示すグラフ 従来の方法の下でコンタクトプラグを形成した場合の一工程下における概略断面構造図

符号の説明

１： 半導体基板
２： 素子分離絶縁膜
３： ウェル領域
４： ゲート酸化膜
５： ゲート電極
６： エクステンション層
７： サイドウォール絶縁膜
８： ソース・ドレイン領域
９： サリサイド層
１０： 層間絶縁膜
１１： 大電流容量用コンタクトホール
１２： 小電流容量用コンタクトホール
１３： コンタクトプラグ材料膜
１５： 配線層

Claims (3)

1. 半導体基板上に形成された不純物拡散層と、前記半導体基板の上層に形成される層間絶縁膜と、前記層間絶縁膜の上層に形成される配線層と、前記層間絶縁膜を貫通するコンタクトホール内に導電性材料が充填されて前記不純物拡散層と前記配線層とを電気的に接続するコンタクトプラグと、を有する半導体装置の製造方法であって、
   前記半導体基板上に前記不純物拡散層を形成後、前記層間絶縁膜を堆積する第１工程と、
   前記第１工程終了後、前記不純物拡散層の上面が露出するように、第１孔径で開口した第１コンタクトホール、並びに前記第１孔径よりも大きい第２孔径で開口した第２コンタクトホールを、それぞれ一または複数形成する第２工程と、
   前記第２工程終了後、前記第１及び第２コンタクトホールを完全に充填するように、コンタクトプラグ材料膜を前記層間絶縁膜の堆積膜厚以上成膜する第３工程と、
   前記第３工程終了後、前記コンタクトプラグ材料膜に対して平坦化処理を行う第４工程と、
   前記第４工程終了後、前記配線層を形成する第５工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第２工程が、
   ロジック回路素子を形成する前記不純物拡散層の上方には前記第１コンタクトホールを形成し、前記ロジック回路素子よりも大電流容量が必要な大電流容量素子を形成する前記不純物拡散層の上方には前記第２コンタクトホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記大電流容量素子を形成する前記不純物拡散層が、
   ＭＯＳトランジスタのソース・ドレイン電極、バイポーラトランジスタのエミッタ・コレクタ電極、ダイオード素子のアノード・カソード電極のうちの少なくともいずれかであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。

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