JP2005085929A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置 Download PDF

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Abstract

【課題】 半導体集積回路装置の最上の配線層の絶縁膜の剥離を抑制または防止する。
【解決手段】 まず、最上の第３配線層に、導体膜１１ａ〜１１ｃの積層膜で構成される第３層配線１１Ｌ３をフォトリソグラフィ技術およびドライエッチング技術により形成する。導体膜１１ａ，１１ｃは、チタン上に窒化チタンを堆積した積層膜で形成され、導体膜１１ｂはアルミニウム系の導体膜で形成されている。続いて、この第３層配線１１Ｌ３を覆うように、プラズマＣＶＤ法により絶縁膜２０を堆積した後、その上にＨＤＰ−ＣＶＤ法により絶縁膜１５ｃを堆積して第３層配線１１Ｌ３の隣接間を隙間無く埋め込む。
【選択図】 図１１

Description

本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、半導体集積回路装置の多層配線技術に関するものである。
微細加工技術の進歩に伴い隣接配線間のアスペクト比も高くなり、通常の化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法では、隣接配線間にボイドを生じること無く絶縁膜を埋め込むことが困難な状況になってきている。このため、高密度プラズマ（High Density Plasma：ＨＤＰ）を用いたＣＶＤ法（以下、ＨＤＰ−ＣＶＤ法という）により隣接配線間に絶縁膜を埋め込む技術が主流となってきている。ＨＤＰ−ＣＶＤ法は、半導体ウエハに高周波（Radio Frequency：ＲＦ）バイアスを印加しながらプラズマＣＶＤ法により絶縁膜を堆積する方法である。このＨＤＰ−ＣＶＤ法を用いた場合は、プラズマ源に高密度プラズマを用いること、また、絶縁膜の堆積中にアルゴン（Ａｒ）や酸素（Ｏ）イオン等によるスパッタリングが同時に進行することから、高アスペクト比の隣接配線間にもボイドの発生無く絶縁膜を埋め込むことができる。
なお、例えば特開２０００−８２６８４号公報には、フッ素添加酸化珪素膜（ＦＳＧ膜）を配線上に直接堆積すると配線に損傷が生じるので、配線を通常のプラズマＣＶＤ法による酸化シリコン膜で覆ってからＨＤＰ−ＣＶＤ法によるＦＳＧ膜を堆積する技術が開示されている（特許文献１参照）。
また、例えば特開平１０−２７５８５９号公報には、アルミニウム膜と窒化チタン膜との積層膜をパターニングして配線を形成した後、ＳｉＯＦ膜を堆積すると、ＳｉＯＦ膜と配線の窒化チタン膜との密着性が低いためにＳｉＯＦ膜が剥離したり、ＳｉＯＦ膜中のフッ素が配線のアルミニウムと反応して腐蝕を引き起こしたりするので、ＳｉＯＦ膜の堆積の前にプラズマＣＶＤ法により酸化シリコン膜を堆積する方法があるが、その場合、その酸化シリコン膜が隣接配線間でオーバーハングとなり、隣接配線間をＳｉＯＦ膜で埋め込むことができないことが開示されている（特許文献２参照）。
また、例えば特開平１１−１３５５０３号公報には、ＳｉＯＦ膜の堆積の前にプラズマＣＶＤ法により酸化シリコン膜を堆積する技術について説明されている（特許文献３参照）。
また、例えば特開２００１−３４５３８１号公報には、配線上に、プラズマＣＶＤ法による絶縁膜を堆積後、ＨＤＰ−ＣＶＤ法による絶縁膜を堆積し、さらに、プラズマＣＶＤ法による絶縁膜を堆積することで、配線の上部角を覆う絶縁膜表面にテーパを形成し、絶縁膜のクラックを低減する技術が開示されている（特許文献４参照）。
また、例えば特開平１０−３４０８９７号公報には、配線上に、プラズマＣＶＤ法によるＳｉＯＦ膜を堆積後、ＨＤＰ−ＣＶＤ法によるＳｉＯＦ膜を堆積することで、配線がエッチングされるのを抑制する技術が開示されている（特許文献５参照）。
また、例えば特開平１１−２８８９３５号公報には、配線上に、ＨＤＰ−ＣＶＤ法による絶縁膜を堆積後、プラズマＣＶＤ法による絶縁膜を堆積する技術が開示されている（特許文献６参照）。
また、例えば特開平１０−３０３２９８号公報には、ＳｉＯＦ膜の堆積の前にプラズマＣＶＤ法により酸化シリコン膜を堆積する技術が開示されている（特許文献７参照）。
また、例えば特開平８−２８８２８５号公報には、配線層および保護絶縁膜を下層から順に堆積した後、保護絶縁膜を加工し、これをマスクとして配線を形成してからプラズマＣＶＤ法により絶縁膜を堆積する技術が開示されている（特許文献８参照）。
特開２０００−８２６８４号公報 特開平１０−２７５８５９号公報 特開平１１−１３５５０３号公報 特開２００１−３４５３８１号公報 特開平１０−３４０８９７号公報 特開平１１−２８８９３５号公報 特開平１０−３０３２９８号公報 特開平８−２８８２８５号公報
ところが、ＨＤＰ−ＣＶＤ法により隣接配線間に絶縁膜を埋め込む技術では、以下の課題があることを本発明者は見出した。
すなわち、配線上に直にＨＤＰ−ＣＶＤ法による絶縁膜を堆積すると、配線キャップ用メタル膜とＨＤＰ−ＣＶＤ法による絶縁膜との接触界面の接着性が低い箇所で膜剥がれが生じ、半導体集積回路装置の歩留まりが低下する問題がある。
本発明者は、例えばメタル３層の配線構成を有するＳＲＡＭの開発にあたり、最上の配線と、それを覆う表面保護用の酸化シリコン膜との界面で剥離が生じる問題に直面した。そこで、その剥離現象について検討したところ、この剥離現象は、配線キャップ用のメタル膜である窒化チタン（ＴｉＮ）膜上に直にＨＤＰ−ＣＶＤ法による酸化シリコン膜を堆積するプロセスで生じることが判明した。発明者は、さらに剥離現象の発生状況および評価により、下記の傾向を確認した。第１に、配線キャップ用のメタル（窒化チタン等）膜上に、反射防止膜として、例えばＳｉＯＮ膜等からなるバール（ＢＡＲＬ）を堆積しているプロセスでは、ＨＤＰ−ＣＶＤ法による酸化シリコン膜を成膜しても上記剥離現象は発生しない。第２に、配線加工後、フォトレジスト膜除去のためのアッシング処理時に主配線材料のアルミニウム腐蝕対策としてアルミニウムの表面を軽く酸化する工程が存在するが、この酸化プロセスの度合いを低減することで剥離現象が低減する。ただし、この酸化プロセスを廃止しても、剥離現象への完全な対策にはならない。その理由は、次工程に不動態化処理といるアルミニウムの腐蝕対策工程が存在し、ここでも酸化プロセスが行われるからである。上記第１、第２の傾向から剥離現象の原因は、アッシング処理または不動態化処理のアルミニウム酸化プロセス時に、主配線材料のアルミニウムとともに配線キャップ用の窒化チタンも酸化され、密着性の低いチタン酸化物が生成される結果、そのチタン酸化物の生成部分でＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜が剥離すると推定される。配線キャップ用のメタル膜上に上記反射防止膜を堆積する工程では、アッシング処理または不動態化処理を施しても、それらの処理時に配線キャップ用のメタル膜が反射防止膜で覆われ、上記チタン酸化物が生成されないので、剥離現象が発生しないことが分かる。一方、配線キャップ用のメタル上に直にＨＤＰでないプラズマＣＶＤ法により成膜した酸化シリコン膜では剥離が生じない。このことからＨＤＰ−ＣＶＤ法で成膜される酸化シリコン膜と、ＨＤＰでないプラズマＣＶＤ法で成膜される酸化シリコン膜とでは密着性に差があるものと推定される。
本発明の目的は、半導体集積回路装置の最上の配線層の絶縁膜の剥離を抑制または防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体集積回路装置の最上の配線層またはその直下の配線層において、配線と、これを覆うＨＤＰ−ＣＶＤ法により形成された絶縁膜との間に、これらの密着性を確保できる絶縁膜を介在させるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体集積回路装置の最上またはその直下の配線層において、配線と、これを覆うＨＤＰ−ＣＶＤ法により形成された絶縁膜との間に、これらの密着性を確保できる絶縁膜を介在させることにより、半導体集積回路装置の最上またはその直下の配線層の絶縁膜の剥離を抑制または防止することができる。
本願の実施の形態を説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．デバイス面とは、ウエハの主面であって、その面にフォトリソグラフィにより、複数のチップ領域に対応する集積回路パターンが形成される面をいう。すなわち、「裏面」に対して、その反対側の主面をいう。
２．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体集積回路ウエハまたは半導体ウエハ：一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板などならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ(Silicon On Insulator)基板、ＴＦＴ(Thin Film Transistor)液晶製造用基板、ＳＴＮ(Super Twisted Nematic) 液晶製造用基板などといった他の基板上に作られるものを含むものとする。
３．高密度プラズマ化学気相成長法（High Density Plasma-Chemical Vapor Deposition；以下、単にＨＤＰ−ＣＶＤという）は、埋込み絶縁膜の形成方法の一つであり、一般に、１０12〜１０13／ｃｍ3程度のイオン密度のプラズマを用いたＣＶＤ法である。イオン密度が高いため、基板側にバイアスＲＦ（高周波）電圧を印加することにより、基板表面に活性種が衝突してスパッタエッチングする効果が加わり、スパッタエッチングを行いながら膜を形成することが可能となる。これにより、狭い溝内への膜の埋込みが可能となる。また、スパッタエッチングレートと成膜レートとの比率を変更することにより、埋込み性能等を制御できる。その他の特徴として、密度の低い通常のプラズマＣＶＤ法に比べて、電子温度が高く、かつ、イオンや中性粒子の温度が低いという特徴を有している。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳをｎＭＩＳと略し、ｐチャネル型のＭＩＳをｐＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１では、例えば３層配線構造のＳＲＡＭ（Static Random Access Memory）に本発明を適用した場合について説明する。
本実施の形態１のＳＲＡＭの製造方法の一例を図１〜図１１のＳＲＡＭの製造工程中のウエハ１Ｗの要部断面図により説明する。図１に示すように、平面略円形状のウエハ１Ｗを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス面）側には、ｐウエルＰＷＬが形成されているとともに、例えばＳＴＩ（Shallow Trench Isolation）と称する溝型の分離部２が形成されている。この溝型の分離部２は、基板１Ｓの主面に掘られた溝内に、例えば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されており、この溝型の分離部２により、活性領域が規定されている。その活性領域には、駆動用のｎＭＩＳＱｄ、転送用のｎＭＩＳＱｔおよび負荷用のｐＭＩＳ等のようなＳＲＡＭのメモリセルを構成する集積回路素子が形成されている。
駆動用のｎＭＩＳＱｄは、ソースおよびドレイン用のｎ型の半導体領域３ａ，３ｂと、ゲート絶縁膜４と、ゲート電極５とを有している。また、転送用のｎＭＩＳＱｔは、ソースおよびドレイン用のｎ型の半導体領域３ｂ，３ｃと、ゲート絶縁膜４と、ゲート電極５とを有している。上記ｎ型の半導体領域３ａ〜３ｃには、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有されている。ｎ型の半導体領域３ａ〜３ｃは、ＬＤＤ（Lightly Doped Drain）構造とされている。すなわち、ｎ型の半導体領域３ａ〜３ｃの各々は、ｎ-型の半導体領域と、ｎ+型の半導体領域とを有している。このｎ-型の半導体領域は、ｎＭＩＳＱｄ，Ｑｔのチャネルに隣接する位置に形成され、ｎ+型の半導体領域は、ｎ-型の半導体領域分だけチャネルから離れた位置に形成されている。ｎ型の半導体領域３ａ〜３ｃの各々のｎ+型の半導体領域の上面には、例えばコバルトシリサイド（ＣｏＳｉ2）等のような高融点金属シリサイド等からなるシリサイド層６が形成されている。なお、図１〜図１１には、駆動用のｎＭＩＳＱｄと転送用のｎＭＩＳＱｔとがｎ型の半導体領域３ｂを通じて互いに電気的に接続されている部分が示されている。
上記ゲート絶縁膜４は、例えば熱酸化法で形成された酸化シリコン（ＳｉＯ2等）からなり、その厚さは、例えば３ｎｍ程度である。ゲート絶縁膜４の材料は、例えば酸窒化シリコン（ＳｉＯＮ）膜で形成しても良い。上記ゲート電極５は、例えば低抵抗な多結晶シリコン膜からなる。ｎＭＩＳのゲート電極（駆動用および転送用のｎＭＩＳＱｄ，Ｑｔのゲート電極５等）は、例えばリンが導入されてｎ型に、ｐＭＩＳのゲート電極（負荷用のｐＭＩＳのゲート電極等）は、例えばホウ素が導入されてｐ型にされている。ゲート電極５は、例えば低抵抗な多結晶シリコン膜上にバリアメタル膜を介してメタル膜を設けた積層構造としても良い。上記バリアメタル膜としては、例えば窒化タングステン（ＷＮ）があり、上記メタル膜としては、例えばタングステン（Ｗ）がある。ゲート電極５の上面には上記シリサイド層６が形成され、ゲート電極５の側面には、例えば酸化シリコンからなるサイドウォール７が形成されている。上記ｎ型の半導体領域３ａ〜３ｃのｎ+型の半導体領域およびゲート電極５の上面のシリサイド層６は、サリサイド（Self ALIgn siliCIDE:Salicide）プロセスにより形成されている。すなわち、ゲート電極５、サイドウォール７およびｎ型の半導体領域３ａ〜３ｃのｎ+型の半導体領域を形成した後、ウエハ１Ｗの主面上に、例えばコバルト（Ｃｏ）等のような金属膜をスパッタリング法等により厚さ８ｎｍ程度となるように堆積する。続いて、例えば窒素（Ｎ2）ガス雰囲気中において、５００℃、６０秒程度の条件でアニールを行い、ゲート電極５および基板１Ｓとコバルトとを反応させてその接触界面にＣｏＳｉxを生成する。その後、未反応のコバルトを、例えばＲＣＡ洗浄（アンモニア過酸化水素洗浄および塩酸過酸化水素洗浄）にて除去した後、例えば窒素ガス雰囲気中において、７００℃、９０秒程度の条件でアニールを行いＣｏＳｉxをＣｏＳｉ2に相変化させ、低抵抗にする。このようにしてシリサイド層６をゲート電極５およびｎ型の半導体領域３ａ〜３ｃの上面に自己整合的に形成する。
まず、このようなウエハ１Ｗの主面上に、駆動用のｎＭＩＳＱｄおよび転送用のｎＭＩＳＱｔを覆うように、絶縁膜８を堆積する。絶縁膜８を堆積するには、例えば次のようにする。すなわち、リンがドープされた酸化シリコン（Phospho Silicate Glass：ＰＳＧ）膜をプラズマＣＶＤ法等により堆積した後、例えば窒素ガス雰囲気中において、７００℃、６０秒程度の条件でアニールし、リフローを行うことでＰＳＧ膜の上面を平坦化する。続いて、その上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたプラズマＣＶＤ法等により酸化シリコン膜を堆積した後、その上面を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により研磨することで平坦にする。このようにして絶縁膜８を堆積する。上記ＰＳＧ膜に代えてＳＯＧ（Spin On Glass）膜を用いても良い。すなわち、シリカを溶媒に溶かした液をウエハ１Ｗの主面上に回転塗布した後、熱処理で溶媒を蒸発させて酸化シリコン膜を形成しても良い。また、上記ＴＥＯＳガスを用いたプラズマＣＶＤ法により形成された酸化シリコン膜の上面をＣＭＰで研磨した後、その研磨による損傷を低減または無くす観点から、さらにその上に、例えばＴＥＯＳガスを用いたプラズマＣＶＤ法等により酸化シリコン膜を堆積しても良い。
続いて、絶縁膜８に、フォトリソグラフィ（以下、リソグラフィという）技術およびドライエッチング技術により、上記ｎ型の半導体領域３ａ〜３ｃやゲート電極５上のシリサイド層６に達するようなコンタクトホール９を形成する。その後、コンタクトホール９の形成時にマスクとしたフォトレジストパターン（以下、レジストパターンという）をアッシング法により除去した後、ウエハ１Ｗの主面上に、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を下層から順にスパッタリング法等により堆積した後、その上に、例えばタングステン（Ｗ）膜をＣＶＤ法により堆積し、さらにこれらの積層膜をＣＭＰ法により研磨して、コンタクトホール９の外の積層膜を除去することにより、コンタクトホール９内にプラグ１０ａを形成する。
その後、ウエハ１Ｗの主面上に、導体膜（第１、第２、第３導体膜）１１ａ〜１１ｃをスパッタリング法等により堆積する。上記導体膜１１ａ，１１ｃは、バリア膜としての機能を有する膜であり、例えばチタン膜とその上に堆積された窒化チタン膜との積層膜で形成されている。導体膜１１ａ，１１ｃの厚さは、例えば３０〜４０ｎｍ程度である。上記導体膜１１ｂは、主配線部としての膜であり、例えばアルミニウムの単体膜またはアルミニウム−シリコン−銅（Ｃｕ）の合金膜等からなる。導体膜１１ｂの厚さは、例えば４００ｎｍ程度である。
その後、導体膜１１ｃ上に、バール（ＢＡＲＬ）と称する反射防止膜１２ａをプラズマＣＶＤ法等により堆積する。上記反射防止膜１２ａは、露光工程において、アルミニウム等のような反射率の高い材料の導体膜をパターニングする際に、下地からの反射光の影響を抑える機能を有する膜であり、例えば酸窒化シリコン（ＳｉＯＮ）膜からなる。反射防止膜１２ａは、特に限定されるものではないが、配線レイアウト寸法（配線幅および隣接配線間隔）が、例えば０．４μｍ以下から使用されるようになっている。配線レイアウト寸法が、例えば０．５μｍ以上であれば反射防止膜１２ａを使用しないでもパターンの加工が可能である。反射防止膜１２ａの厚さは、例えば２０〜３０ｎｍ程度である。反射防止膜１２ａの成膜条件は、例えば次のとおりである。成膜ガスとしては、例えばモノシラン（ＳｉＨ4）ガスと、亜酸化窒素（Ｎ2Ｏ）ガスと、ヘリウム（Ｈｅ）ガスとの混合ガスを用いる。モノシランガスの流量は、例えば５０〜５６ｓｃｃｍ程度である。また、亜酸化窒素ガスの流量は、例えば８６ｓｃｃｍ程度である。さらに、ヘリウムガスの流量は、例えば１５００ｓｃｃｍ程度である。成膜処理時の処理室内の圧力は、例えば６６６．６１２Ｐａ（５Ｔｏｒｒ）程度、高周波電力は、例えば１００Ｗ程度、サセプタ温度は、例えば３５０℃程度である。
次いで、反射防止膜１２ａ上に、第１層配線形成用のレジストパターンＲＰ１をリソグラフィ技術により形成した後、レジストパターンＲＰ１をエッチングマスクとして、例えば三塩化ホウ素（ＢＣｌ3）ガスと塩素（Ｃｌ2）ガスとの混合ガスを用いたドライエッチング処理を施すことにより、反射防止膜１２ａ、導体膜１１ａ〜１１ｃの積層膜（第１積層膜）をパターニングすることにより、図２に示すように、第１層配線（第１の配線）１１Ｌ１を形成する。このエッチング処理時の条件は、三塩化ホウ素ガスの流量が、例えば２０ｓｃｃｍ程度、塩素ガスの流量が、例えば８０ｓｃｃｍ程度、処理時の処理室内の圧力が、例えば１Ｐａ程度、マイクロ（μ）波パワーは導体膜１１ｂを完全にエッチングするまでは８０Ｗ程度でそれ以降は１００Ｗ程度、ステージ温度が、例えば５０℃程度、ブロック温度が、例えば１００℃程度である。第１層配線１１Ｌ１は、導体膜１１ａ〜１１ｃの積層膜で形成されている。第１層配線１１Ｌ１の配線レイアウト寸法（配線幅および隣接配線間隔）は、例えば０．２６μｍ程度である。
続いて、上記レジストパターンＲＰ１をアッシング法により除去する。このアッシング処理では、例えば次のような第１、第２ステップで処理を行う。第１ステップでは、酸素（Ｏ2）ガスと四フッ化炭素（ＣＦ4）ガスとの混合ガスを用いたプラズマ処理を施す。これによりレジストパターンＲＰ１を完全に除去する。第１ステップの条件は、酸素ガスの流量が、例えば８００ｓｃｃｍ程度、四フッ化炭素ガスの流量が、例えば２０ｓｃｃｍ程度、処理時の処理室内の圧力が、例えば１０６Ｐａ程度、マイクロ（μ）波電流が、例えば４００ｍＡ程度、ステージ温度が、例えば８０℃程度、ベース温度が、例えば１００℃程度である。続いて、第２ステップでは、上記した四フッ化炭素ガスの流量を減らすかまたは無くした状態で上記と同様のプラズマ処理を施す。この第２ステップは、主として後述のアルミニウムの不動態化処理と同様の作用が生じることを狙った処理である。この第２ステップを行い導体膜１１ｂの露出面を軽く酸化させることにより、導体膜１１ｂの露出面の化学的安定性を向上させることができる。この第２ステップの条件は、四フッ化炭素ガスの流量が、例えば１０ｓｃｃｍ程度またはＯｓｃｃｍとなるだけで他の条件は第１ステップと同じである。
その後、導体膜１１ｂのアルミニウムの不動態化処理を施す。この処理は、ウエハ１Ｗを、例えばオゾン（Ｏ3）ガス雰囲気中に１８０秒程度曝すのみで、プラズマ等を形成するものではない。この処理では、導体膜１１ｂの露出面を軽く酸化し、その露出面に酸化アルミニウムを形成することにより、導体膜１１ｂの露出面の化学的安定性を向上させることができるので、導体膜１１ｂの腐蝕を抑制または防止することができる。この処理の条件は、オゾンガスの流量が、例えば２０ ｌ／ｍｉｎ程度、ステージ温度が、例えば３００℃程度である。第１層配線１１Ｌ１の場合、その上面に反射防止膜１２ａが形成されているので、上記アッシング処理や不動態処理を施しても、第１層配線１１Ｌ１の導体膜１１ｃの上面が反射防止膜１２ａに保護され酸化されることもない。
次いで、図３に示すように、ウエハ１Ｗの主面上に、例えばモノシラン（ＳｉＨ4）とアルゴン（Ａｒ）と酸素（Ｏ2）との混合ガスを用いたＨＤＰ−ＣＶＤ法により、例えば酸化シリコンからなる絶縁膜（第１絶縁膜）１５ａを堆積する。これにより、隣接する第１層配線１１Ｌ１間に絶縁膜１５ａを隙間無く良好に埋め込むことができる。ＨＤＰ−ＣＶＤ処理時の条件は、モノシランガスの流量が、例えば７０ｓｃｃｍ程度、アルゴンガスの流量が、例えば９０ｓｃｃｍ程度、酸素ガスの流量が、例えば９７ｓｃｃｍ程度、低周波（４５０ｋＨｚ）電力が、例えば３５００Ｗ程度、高周波（１３．５６ＭＨｚ）電力が、例えば２５００Ｗ程度である。絶縁膜１５ａは、酸化シリコンに限定されるものではなく種々変更可能であり、例えばフッ素添加酸化ケイ素（ＦＳＧ）を用いても良い。上記のように、第１層配線１１Ｌ１の導体膜１１ｃの上面は反射防止膜１２ａに保護され酸化されることもないので、絶縁膜１５ａの剥離の問題が生じない。
続いて、図４に示すように、上記絶縁膜１５ａを堆積したＨＤＰ−ＣＶＤ装置とは異なるＣＶＤ装置の処理室内において、ウエハ１Ｗの主面（絶縁膜１５ａ）上に、例えばＴＥＯＳガスと酸素（Ｏ2）ガスとの混合ガスを用いたプラズマＣＶＤ法により、例えば酸化シリコンからなる絶縁膜１６ａを堆積する。このプラズマＣＶＤ処理時の条件は、ＴＥＯＳガスの流量が、例えば１４９０〜１８９０ｓｃｃｍ程度、酸素ガスの流量が、例えば７００ｓｃｃｍ程度、ＲＦパワーが、例えば７３０〜８３０Ｗ程度、ステージ温度（ウエハ１Ｗの温度にほぼ等しい）が、例えば４００℃程度である。絶縁膜１６ａは、酸化シリコンに限定されるものではく種々変更可能であり、例えばＦＳＧを用いても良い。
その後、その絶縁膜１６ａの上面をＣＭＰ法等により研磨することで平坦化した後、図５に示すように、絶縁膜１６ａ，１５ａに、第１層配線１１Ｌ１に達するようなスルーホール１７ａをリソグラフィ技術およびドライエッチング技術により形成し、スルーホール１７ａ内にプラグ１０ｂを形成する。プラグ１０ｂの形成方法（条件）や材料は、上記プラグ１０ａと同じである。
次いで、図６に示すように、ウエハ１Ｗの主面の絶縁膜１６ａおよびプラグ１０ｂ上に第２層配線（第１の配線）１１Ｌ２を形成する。第２層配線１１Ｌ２の形成方法、材料および配線レイアウト寸法等は、上記第１層配線１１Ｌ１と同じである。第２層配線１１Ｌ２の上面にも反射防止膜１２ａが形成されている。続いて、ウエハ１Ｗの主面上に、絶縁膜（第１絶縁膜）１５ｂおよび絶縁膜１６ｂを下層から順に形成した後、絶縁膜１６ｂ，１５ｂに、第２層配線１１Ｌ２に達するようなスルーホール１７ｂを上記スルーホール１７ａと同様に形成し、そのスルーホール１７ｂ内にプラグ１０ｃを形成する。絶縁膜１５ｂの形成方法（条件）や材料は、上記絶縁膜１５ａと同じである。また、絶縁膜１６ｂの形成方法（条件）や材料は、上記絶縁膜１６ａと同じである。さらにプラグ１０ｃの形成方法（条件）や材料は、上記プラグ１０ａ，１０ｂと同じである。第２層配線１１Ｌ２の場合も、上面に反射防止膜１２ａが形成されているので、上記アッシング処理や不動態処理を施しても、第２層配線１１Ｌ２の導体膜１１ｃの上面が反射防止膜１２ａに保護され酸化されることもないので、絶縁膜１５ｂの剥離の問題が生じない。
次いで、図７に示すように、ウエハ１Ｗの主面上に、第３層配線を形成するために、上記と同様に導体膜（第１、第２、第３導体膜）１１ａ〜１１ｃをスパッタリング法等により堆積する。ここでの導体膜１１ａの厚さは、例えば１３０ｎｍ程度である。また、導体膜１１ｂの厚さは、例えばボンディングワイヤとの良好な接合等を考慮して、例えば６００ｎｍ程度と比較的厚めである。また、最上の導体膜１１ｃの厚さは、例えば７５ｎｍ程度である。続いて、上記反射防止膜１２ａを堆積することなく、導体膜１１ｃ上に、第３層配線形成用のレジストパターンＲＰ２をリソグラフィ技術により形成した後、上記第１層配線１１Ｌ１と同様に、レジストパターンＲＰ２をエッチングマスクとしてドライエッチング処理を施し、導体膜１１ａ〜１１ｃの積層膜（第２積層膜）をパターニングすることにより、図８に示すように、第３層配線（第２の配線）１１Ｌ３を形成する。第３層配線１１Ｌ３も導体膜１１ａ〜１１ｃの積層膜で形成されている。この第３層配線１１Ｌ３は、ＳＲＡＭの最上の配線層である。ボンディングワイヤやバンプ電極等のような外部接続部が直接接合されるボンディングパッドも、第３層配線１１Ｌ３のパターニングと同工程時に導体膜１１ａ〜１１ｃをパターニングすることで形成され、この３層目の配線層に配置されている。第３層配線１１Ｌ３の配線レイアウト寸法（配線幅および隣接配線間隔）は、例えば０．８０μｍ程度であり、比較的ラフなパターンである。このため、上記反射防止膜１２ａを使用せずパターニングが行われている。
続いて、上記レジストパターンＲＰ２を上記レジストパターンＰＲ１と同様にアッシング法により除去した後、上記と同様に、導体膜１１ｂのアルミニウムの不動態化処理を施す。その後、図９に示すように、ウエハ１Ｗの主面上に、例えば酸化シリコンからなる絶縁膜（第２絶縁膜）２０をプラズマＣＶＤ法等により第３層配線１１Ｌ３の表面（側面および上面）を覆うように堆積した後、絶縁膜２０を堆積したのとは別のＣＶＤ装置（ＨＤＰ−ＣＶＤ装置）の処理室内で、図１０に示すように、ウエハ１Ｗの主面上に表面保護用の絶縁膜（第３絶縁膜）１５ｃをＨＤＰ−ＣＶＤ法により堆積し、隣接する第３層配線１１Ｌ３間に絶縁膜１５ｃを隙間無く良好に埋め込む。
上記絶縁膜２０の形成方法（条件）および材料は、上記絶縁膜１６ａ，１６ｂと同じである。この絶縁膜２０を堆積する理由は、例えば次のとおりである。すなわち、プラズマＣＶＤ法による絶縁膜２０を先に形成することにより、後続のＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの剥離を抑制または防止できるからである。第３層配線１１Ｌ３の場合、配線レイアウト寸法がラフであることから反射防止膜１２ａを形成せずパターニングを行い、その後、アッシング処理および不動態化処理を施すので、そのアッシング処理や不動態化処理時に第３層配線１１Ｌ３の導体膜１１ｃが酸化性の雰囲気に曝されることから、導体膜１１ｃの上面部分が酸化され、その部分にチタン酸化物が生成される。このチタン酸化物は、後続のＨＤＰ−ＣＶＤ法による絶縁膜に対して密着性が悪いので、そのチタン酸化物の生成箇所を基点としてＨＤＰ−ＣＶＤ法による絶縁膜が剥がれてしまう場合がある。これに対して、プラズマＣＶＤ法で形成された絶縁膜は、上記第３層配線１１Ｌ３を覆う膜として使用した時に剥離の問題が生じないことが確認されているので、本実施の形態１では、ＨＤＰ−ＣＶＤ法で絶縁膜１５ｃを堆積する前に、プラズマＣＶＤ法による絶縁膜２０を堆積する。すなわち、ＨＤＰ−ＣＶＤ法による絶縁膜１５ｃと、第３層配線１１Ｌ３（特にＨＤＰ−ＣＶＤ法による絶縁膜との密着性の悪いチタン酸化物が生成された部分）との間に、これらとの密着性が問題とならない絶縁膜２０を介在させることにより、ＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの剥離を抑制または防止することができる。
上記絶縁膜２０の厚さは、薄ければ薄いほど良く、かつ、後続のＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの埋め込み時に問題とならない厚さであり、例えば９０ｎｍ程度である。プラズマＣＶＤ法による絶縁膜は、ＨＤＰ−ＣＶＤ法による絶縁膜に比べると、微細な配線間の埋め込みという点では劣るが、この第３層配線１１Ｌ３の配線レイアウト寸法は比較的ラフであること、絶縁膜２０の膜厚が薄いこと等から後続のＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの埋め込みに影響が無いことを本発明者は確認している。また、絶縁膜２０を成膜する工程を追加するだけなので、ＳＲＡＭの製造工程が複雑になることもない。絶縁膜２０の材料は、酸化シリコンに限定されるものではなく種々変更可能であり、例えば酸窒化シリコン（ＳｉＯＮ）や窒化シリコン（Ｓｉ3Ｎ4等）でも良い。
上記絶縁膜１５ｃの形成方法（条件）および材料は、上記絶縁膜１５ａ，１５ｂと同じである。本実施の形態１では、最上の配線層の絶縁膜１５ｃをＨＤＰ−ＣＶＤ法で形成することにより、隣接する第３層配線１１Ｌ３間を隙間無く良好に埋め込むことができるので、耐湿性を向上させることができる。ＳＲＡＭのチップサイズ縮小に伴い配線の幅も狭めていく方向にあるが、配線の電気的特性を損なわないようにするには配線の幅を狭めた分、配線の厚さを増やさざるを得ず、隣接配線間のアスペクト比は大きくなる傾向にある。このため、隣接配線間に空洞を形成せずに絶縁膜で埋め込むことは、下層の配線層でも難しいが、最上の第３層配線１１Ｌ３でも難しくなってきている。最上の第３層配線１１Ｌ３は配線層の中でも最も外部に近いことから第３層配線１１Ｌ３の隣接間に空洞が存在すると耐湿性の劣化につながりＳＲＡＭの歩留まりや信頼性を損なう原因となる。したがって、最上の第３層配線１１Ｌ３の隣接間を良好に埋め込むことは重要な課題である。これに対して本実施の形態１では、最上の第３層配線１１Ｌ３の隣接間をＨＤＰ−ＣＶＤ法による絶縁膜１５ｃで埋め込むことにより、第３層配線１１Ｌ３の隣接間を隙間無く良好に埋め込むことができるので、耐湿性を向上させることができる。したがって、ＳＲＡＭの歩留まりや信頼性を向上させることができる。
また、ＨＤＰ−ＣＶＤ法で形成された絶縁膜は、プラズマＣＶＤ法で形成された絶縁膜に比べてストレスが小さい。ストレスの大きな絶縁膜を層間絶縁膜や表面保護膜として使用すると、ウエハがそのストレスで反ってしまったり、歪んでしまったりするために後の工程で、例えばウエハ１Ｗを上手く吸引固定できない等、種々の問題が生じる。これに対して、本実施の形態１では、最上の配線層にも、相対的にストレスの小さいＨＤＰ−ＣＶＤ法による絶縁膜１５ｃを用いることにより、すなわち、全ての配線層でＨＤＰ−ＣＶＤ法による絶縁膜を用いていることにより、ウエハ１Ｗに加わる応力を低減できるので、ウエハ１Ｗの反りや歪みを低減できる。したがって、その後のウエハの吸引固定を良好にできるので、ＳＲＡＭの製造工程での不具合を回避できる。
次いで、上記のように絶縁膜１５ｃを形成した後、ＨＤＰ−ＣＶＤ装置からウエハ１Ｗを取り出し、ウエハ１Ｗに対して、例えば水素ガス雰囲気中において、４００℃、３０分程度の条件でアニールを行うことにより、ゲート絶縁膜４中の界面準位を低減する。続いて、図１１に示すように、上記絶縁膜１５ｃを堆積したＨＤＰ−ＣＶＤ装置とは別のＣＶＤ装置の処理室内において、ウエハ１Ｗの主面（絶縁膜１５ｃ）上に、例えば窒化シリコンからなる表面保護用の絶縁膜２１をプラズマＣＶＤ法等により堆積した後、さらにその上に、例えばポリイミド樹脂等からなる表面保護用の絶縁膜２２を回転塗布法等により堆積する。その後、絶縁膜２２，２１，１５ｃに、上記３層目の配線層に形成されたボンディングパッドの上面（導体膜１１ｂの上面）が露出されるような開口部を形成する。これ以降は、通常の半導体集積回路装置の製造工程を経てＳＲＡＭを製造する。
図１２は、配線レイアウト寸法が比相対的に小さい第１、第２層配線１１Ｌ１，１１Ｌ２の要部平面図、図１３は、配線レイアウト寸法が相対的に大きい最上の第３層配線１１Ｌ３の要部平面図を示している。第１、第２層配線１１Ｌ１，１１Ｌ２の隣接配線間隔Ｓ１および配線幅Ｗ１は、等しく、例えば０．２６μｍ程度である。したがって、隣接配線間隔Ｓ１および配線幅Ｗ１の和ＳＷ１は、例えば０．５２μｍ程度である。これに対して、最上の第３層配線１１Ｌ３の隣接配線間隔Ｓ２および配線幅Ｗ２は、上記隣接配線間隔Ｓ１および配線幅Ｗ１よりも大きく、例えば共に０．８０μｍ程度である。したがって、隣接配線間隔Ｓ２および配線幅Ｗ２の和ＳＷ２も、上記和ＳＷ１よりも大きく、例えば１．６０μｍ程度である。本実施の形態１では、上記のように配線レイアウト寸法の小さい第１、第２層配線１１Ｌ１，１１Ｌ２では反射防止膜１２ａを使用し、配線レイアウト寸法の大きい第３層配線１１Ｌ３では反射防止膜１２ａを使用せず絶縁膜２０を使用する。すなわち、本実施の形態１によれば、配線層の配線レイアウト寸法（配線幅および隣接配線間隔）に応じて、各配線層の絶縁膜の構成を最適なものに変えることにより、各配線層での絶縁膜の剥離を生じることなく、隣接配線間を隙間無く良好に埋め込むことができる。したがって、ＳＲＡＭの歩留まりおよび信頼性を向上させることができる。
次に、上記絶縁膜１５ａ〜１５ｃの形成時に使用したＨＤＰ−ＣＶＤ装置の一例を図１４および図１５に示す。
図１４は、ＨＤＰ−ＣＶＤ装置２５の全体平面の一例の説明図を示している。ＨＤＰ−ＣＶＤ装置２５は、搬入搬出部２５ａと、ロードロックチャンバ部２５ｂと、トランスファチャンバ部２５ｃと、プロセスチャンバ部２５ｄとを有している。トランスファチャンバ部２５ｃには、ウエハ１Ｗを所望のチャンバ部に搬入したり所望のチャンバ部から搬出するための搬送アーム２５ｃ１が設置されている。プロセスチャンバ部２５ｄは、上記絶縁膜１５ａ等を成膜するためのＣＶＤ成膜チャンバである。プロセスチャンバ部２５ｄでは、例えばウエハ１Ｗを１枚１枚処理する、いわゆる枚葉処理が行われる。
図１５は、図１４のＨＤＰ−ＣＶＤ装置２５のプロセスチャンバ部２５ｄの一例の説明図を示している。プロセスチャンバ部２５ｄの処理室２５ｄ１内には、ウエハ載置台２５ｄ２が設置されている。ウエハ１Ｗは、ウエハ載置台２５ｄ２のウエハポケット２５ｄ３に収容された状態で、サセプタ（下部電極）上に載置されるようになっている。ウエハ載置台２５ｄ２は、エアアクチュエータ２５ｄ４により上下動が可能なようになっている。エアアクチュエータ２５ｄ４の動作は外部から供給される空気Ａにより制御されている。また、ウエハ載置台２５ｄ２のウエハ１Ｗの裏面側には、ヒータ２５ｄ５が設置されている。ヒータ２５ｄ５としては、例えば加熱用ハロゲンランプが使用されている。ウエハ１Ｗの裏面側には、サーミスタ等のようなウエハ１Ｗの温度を検出する温度センサが設置されており、その温度測定センサで測定された情報に基づいて上記ヒータ２５ｄ５が制御され、ウエハ１Ｗへの供給温度が所望の値になるように調節されている。
上記ウエハ載置台２５ｄ２のウエハ１Ｗの対向面側には、シャワー電極（上部電極）２５ｄ６が設置されている。シャワー電極２５ｄ６の裏面側には、隔壁板２５ｄ７を介してガス室２５ｄ８が設けられている。成膜用のプロセスガスや処理室２５ｄ１内のクリーニングガスは、ガス供給管２５ｄ９を通じてガス室２５ｄ８に供給され、さらにシャワー電極２５ｄ６を介してウエハ１Ｗの主面（デバイス面）に降り注ぐようになっている。この状態で上部電極および下部電極に所望の高周波電力を印加することでウエハ１Ｗの主面側にプラズマを生成し、ウエハ１Ｗの主面上に絶縁膜を成膜するようになっている。このシャワー電極２５ｄ６の上方には、冷却ファン２５ｄ１０が設置されている。上記処理室２５ｄ１の側面には、処理室２５ｄ１内の温度を所望の温度に保つための壁面ヒータ２５ｄ１１が設置されている。また、処理室２５ｄ１内の残留ガスは、メインバルブ２５ｄ１２および自動圧力調整バルブ２５ｄ１３を介して排気されるようになっている。
（実施の形態２）
本実施の形態２では、最上の配線層を含む全ての配線層で反射防止膜を使用する場合の一例を説明する。
図１６は、本実施の形態２のＳＲＡＭの要部断面図を示している。本実施の形態２では、最上の第３層配線１１Ｌ３の上面にも反射防止膜１２ａが堆積されている。その代わり上記絶縁膜２０は形成されていない。
上記したように最上の配線層は配線レイアウト寸法が大きく反射防止膜１２ａを使用しなくても配線加工が可能である。したがって、反射防止膜１２ａを形成する必要性は無いが、反射防止膜１２ａを設けることにより、ＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの剥離を抑制または防止できる。すなわち、前記実施の形態１と同様に、絶縁膜１５ｃの剥離を生じることなく、最上の第３層配線１１Ｌ３の隣接間を絶縁膜１５ｃにより隙間無く良好に埋め込むことができるので耐湿性を向上させることができ、また、ストレスの小さいＨＤＰ−ＣＶＤ法による絶縁膜１５ｃを使用できるのでウエハ１Ｗの反りや歪み等を低減できる。
（実施の形態３）
本実施の形態３では、最上の配線層にプラズマＣＶＤ法による絶縁膜を使用する場合の一例を説明する。
図１７は、本実施の形態３のＳＲＡＭの要部断面図を示している。本実施の形態３では、最上の第３層配線１１Ｌ３の隣接間がプラズマＣＶＤ法による絶縁膜（第４絶縁膜）１６ｃにより埋め込まれている。絶縁膜１６ｃの形成方法（条件）および材料は、前記絶縁膜１６ａ，１６ｂと同じである。これにより、最上の配線層での絶縁膜１６ｃの剥離を抑制または防止できる。絶縁膜２１は、ＨＤＰ−ＣＶＤ法で形成されているが、プラズマＣＶＤ法で形成しても良い。
（実施の形態４）
本実施の形態４では、ダマシン配線構造を有する半導体集積回路装置への適用例を説明する。
図１８は、本実施の形態４の半導体集積回路装置の要部断面図を示している。配線層は、例えば４層構造とされている。その内、１層目から３層目の配線層には埋込配線２７Ｌ１〜２７Ｌ３がダマシン法により形成され、最上の４層目の配線層には第４層配線１１Ｌ４およびボンディングパッド１１ＢＰが前記実施の形態１等で説明した通常の配線形成により形成されている。最上の第４層配線（第２の配線）１１Ｌ４およびボンディングパッド１１ＢＰの形成方法（条件）、材料および配線レイアウト寸法（配線幅および隣接配線間隔）は、前記実施の形態１の第３層配線１１Ｌ３と同じである。ボンディングパッド１１ＢＰには、例えば金（Ａｕ）等からなるボンディングワイヤＢＷが接合されている。ダマシン配線構造を有する半導体集積回路装置でも、最上の配線層は、ボンディングワイヤＢＷとの接合上の信頼性の確保等の観点から、銅配線を使用せず、アルミニウム系の通常の配線で形成される場合がある。この場合も隣接配線間をＨＤＰ−ＣＶＤ法で形成される絶縁膜１５ｃで埋め込む場合に前記実施の形態１で説明したのと同様の絶縁膜１５ｃの剥離の問題が生じる場合がある。そこで、本実施の形態４でも、最上の第４層配線１１Ｌ４が前記絶縁膜２０により覆われている。これにより、前記実施の形態１と同様に最上の配線層のＨＤＰ−ＣＶＤ法による絶縁膜１５ｃの剥離を抑制または防止できる。なお、前記実施の形態１の第３層目の配線層のボンディングパッドの様子も図１８のボンディングパッド１１ＢＰと同じである。
上記以外の構成を説明すると次のとおりである。基板１ＳのｐウエルＰＷＬにはｎＭＩＳＱｎが形成され、ｎウエルＮＷＬにはｐＭＩＳＱｐが形成されている。絶縁膜２８ａ〜２８ｆは、例えば窒化シリコンからなり、絶縁膜２９ａ〜２９ｅは、例えば酸化シリコンまたは酸化シリコンよりも誘電率の低い絶縁材料からなる。絶縁膜２８ａ，２９ａには、配線溝（配線開口部）３０ａが形成されている。配線溝３０ａ内には、１層目の埋込配線２７Ｌ１がシングルダマシン法により形成されている。１層目の埋込配線２７Ｌ１の主配線材料は、例えばタングステンからなり、その外周（側面および底面）は、例えばチタンとその上の窒化チタンとの積層膜で形成されたバリアメタルで覆われている。絶縁膜２９ｃ，２８ｃには、配線溝（配線開口部）３０ｂが形成されている。また、絶縁膜２９ｂ，２８ｂには、配線溝３０ｂの底面から埋込配線２７Ｌ１の上面に達するスルーホール（配線開口部）３１ａが形成されている。この配線溝３０ｂおよびスルーホール３１ａ内には、２層目の埋込配線２７Ｌ２がデュアルダマシン法により形成されている。２層目の埋込配線２７Ｌ２の主配線材料は、例えば銅（Ｃｕ）からなり、その外周（側面および底面）は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）または窒化チタン等のような銅の拡散抑制用のバリアメタルで覆われている。さらに、絶縁膜２９ｅ，２８ｅには、配線溝（配線開口部）３０ｃが形成されている。また、絶縁膜２９ｄ，２８ｄには、配線溝３０ｃの底面から埋込配線２７Ｌ２の上面に達するスルーホール（配線開口部）３１ｂが形成されている。この配線溝３０ｃおよびスルーホール３１ｂ内には、３層目の埋込配線２７Ｌ３がデュアルダマシン法により形成されている。埋込配線２７Ｌ３の配線構造（主配線材料およびバリアメタル）は、上記埋込配線２７Ｌ２と同じである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１，４では、最上の配線層にプラズマＣＶＤ法による絶縁膜２０を堆積した場合について説明したが、これに限定されるものではなく、例えば最上の配線層のみならず、最上の配線層の直下の配線層であって反射防止膜を形成する必要性の無い配線層には、プラズマＣＶＤ法による絶縁膜２０を形成してからＨＤＰ−ＣＶＤ法による絶縁膜を形成する。
また、前記実施の形態３の変形例として、次のようにしても良い。例えば４層配線構造を有する場合であって、最上の４層目とその直下の３層目は反射防止膜を必要としない配線であり、それ以外の下層の配線層では反射防止膜を必要とする場合に、最上の４層目の配線層は、前記実施の形態３の図１７の最上の配線層と同じ構成にし、最上の配線層の直下の３層目の配線層は、前記実施の形態１の図１１の最上の配線層と同じ構成にする。これにより、最上の配線層およびその直下の配線層の絶縁膜の剥離を抑制および防止できる上、最上の配線層の直下の配線層の絶縁膜の埋込性を良好にできるので、耐湿性を向上させることができる。
また、プラズマＣＶＤ法およびＨＤＰ−ＣＶＤ法で用いるＣＶＤ装置として、ＥＣＲ（Electron Cyclotron Resonance）、ＩＣＰ（Inductively Coupled Plasma）コイルまたはヘリコン等の高密度プラズマ源を用いる構成のＣＶＤ装置を使用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばフラッシュメモリ、ＦＲＡＭ（Ferroelectric Random Access MemoryまたはＤＲＡＭ（Dynamic RAM）等のような他の半導体メモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいは半導体メモリ回路と論理回路とを同一の半導体基板に持つ半導体集積回路装置等にも適用できる。
本発明は、半導体集積回路装置の製造業に適用できる。
本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。 図１に続く半導体集積回路装置の製造工程中の要部断面図である。 図２に続く半導体集積回路装置の製造工程中の要部断面図である。 図３に続く半導体集積回路装置の製造工程中の要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部断面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部断面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部断面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 図１０に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の第１、第２層配線の要部平面図である。 本発明の一実施の形態である半導体集積回路装置の第３層配線の要部平面図である。 本発明の一実施の形態である半導体集積回路装置の製造方法で用いたＨＤＰ−ＣＶＤ装置の全体平面の一例の説明図である。 図１４のプロセスチャンバの一例の説明図である。 本発明の他の実施の形態である半導体集積回路装置の要部断面図である。 本発明のさらに他の実施の形態である半導体集積回路装置の要部断面図である。 本発明のさらに異なる実施の形態である半導体集積回路装置の要部断面図である。
符号の説明
１Ｗ ウエハ
１Ｓ 半導体基板
２ 溝型の分離部
３ａ〜３ｃ ｎ型の半導体領域
４ ゲート絶縁膜
５ ゲート電極
６ シリサイド層
７ サイドウォール
８ 絶縁膜
９ コンタクトホール
１０ａ〜１０ｃ プラグ
１１ａ〜１１ｃ 導体膜（第１、第２、第３導体膜）
１１Ｌ１ 第１層配線（第１の配線）
１１Ｌ２ 第２層配線（第１の配線）
１１Ｌ３ 第３層配線（第２の配線）
１１Ｌ４ 第４層配線（第２の配線）
１１ＢＰ ボンディングパッド
１２ａ 反射防止膜
１５ａ，１５ｂ 絶縁膜（第１絶縁膜）
１５ｃ 絶縁膜（第３絶縁膜）
１６ａ，１６ｂ 絶縁膜
１６ｃ 絶縁膜（第４絶縁膜）
１７ａ，１７ｂ スルーホール
２０ 絶縁膜（第２絶縁膜）
２１ 絶縁膜
２２ 絶縁膜
２５ ＨＤＰ−ＣＶＤ装置
２５ａ 搬入搬出部
２５ｂ ロードロックチャンバ部
２５ｃ トランスファチャンバ部
２５ｃ１ 搬送アーム
２５ｄ プロセスチャンバ部
２５ｄ１ 処理室
２５ｄ２ ウエハ載置台
２５ｄ３ ウエハポケット
２５ｄ４ エアアクチュエータ
２５ｄ５ ヒータ
２５ｄ６ シャワー電極
２５ｄ７ 隔壁板
２５ｄ８ ガス室
２５ｄ９ ガス供給管
２５ｄ１０ 冷却ファン
２５ｄ１１ 壁面ヒータ
２５ｄ１２ メインバルブ
２５ｄ１３ 自動圧力調整バルブ
２７Ｌ１〜２７Ｌ３ 埋込配線
２８ａ〜２８ｆ 絶縁膜
２９ａ〜２９ｅ 絶縁膜
３０ａ〜３０ｃ 配線溝
３１ａ，３１ｂ スルーホール
Ｑｄ 駆動用のｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｔ 転送用のｎチャネル型のＭＩＳ・ＦＥＴ
ＰＷＬ ｐウエル
ＲＰ１，ＲＰ２ フォトレジストパターン
ＢＷ ボンディングワイヤ

Claims (20)

  1. （ａ）ウエハ上に、第１導体膜、アルミニウムを含む第２導体膜、第３導体膜および反射防止膜の第１積層膜を堆積した後、前記第１積層膜をパターニングすることにより第１の配線を形成する工程、
    （ｂ）前記第１の配線よりも上層の配線層であって、最上の配線層または前記最上の配線層の直下の配線層において、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の第２積層膜を堆積した後、前記第２積層膜をパターニングすることにより第２の配線を形成する工程を有し、
    前記（ａ）工程後、前記第１の配線の隣接間は、高密度プラズマ化学気相成長法による第１絶縁膜により埋め込み、
    前記（ｂ）工程後、前記第２の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第２絶縁膜を堆積した後、高密度プラズマ化学気相成長法による第３絶縁膜を堆積することにより埋め込むことを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１記載の半導体集積回路装置の製造方法において、
    前記（ａ）、（ｂ）工程において、前記第１、第２積層膜のパターニング後、前記第１、第２積層膜のパターニングに用いたフォトレジスト膜をアッシング処理により除去した後、前記第２導体膜の不動態化処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。
  3. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第２の配線の配線レイアウト寸法は、前記第１の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置の製造方法。
  4. 請求項１記載の半導体集積回路装置の製造方法において、
    前記第１、第３導体膜が、チタンを含む導体膜であることを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１記載の半導体集積回路装置の製造方法において、
    前記反射防止膜が、酸窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
  6. 半導体集積回路装置を構成する全ての配線層を以下のように形成することを特徴とする半導体集積回路装置の製造方法：
    （ａ）ウエハ上に、第１導体膜、アルミニウムを含む第２導体膜、第３導体膜および反射防止膜の積層膜を堆積した後、前記積層膜をパターニングすることにより配線を形成する工程、
    （ｂ）前記（ａ）工程後、前記配線の隣接間を、高密度プラズマ化学気相成長法による絶縁膜により埋め込む工程。
  7. 請求項６記載の半導体集積回路装置の製造方法において、
    前記（ａ）工程において、前記積層膜のパターニング後、前記積層膜のパターニングに用いたフォトレジスト膜をアッシング処理により除去した後、前記第２導体膜の不動態化処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。
  8. 請求項６記載の半導体集積回路装置の製造方法において、
    前記配線層のうち、最上の配線層の配線の配線レイアウト寸法は、前記最上の配線層よりも下層の配線層の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置の製造方法。
  9. 請求項６記載の半導体集積回路装置の製造方法において、
    前記第１、第３導体膜が、チタンを含む導体膜であることを特徴とする半導体集積回路装置の製造方法。
  10. 請求項６記載の半導体集積回路装置の製造方法において、
    前記反射防止膜が、酸窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
  11. （ａ）ウエハ上に、第１導体膜、アルミニウムを含む第２導体膜、第３導体膜および反射防止膜の第１積層膜を堆積した後、前記第１積層膜をパターニングすることにより第１の配線を形成する工程、
    （ｂ）前記第１の配線よりも上層の配線層であって、最上の配線層または前記最上の配線層の直下の配線層において、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の第２積層膜を堆積した後、前記第２積層膜をパターニングすることにより第２の配線を形成する工程を有し、
    前記（ａ）工程後、前記第１の配線の隣接間は、高密度プラズマ化学気相成長法による第１絶縁膜により埋め込み、
    前記（ｂ）工程後、前記第２の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第４絶縁膜により埋め込むことを特徴とする半導体集積回路装置の製造方法。
  12. 請求項１１記載の半導体集積回路装置の製造方法において、
    前記（ａ）、（ｂ）工程において、前記第１、第２積層膜のパターニング後、前記第１、第２積層膜のパターニングに用いたフォトレジスト膜をアッシング処理により除去した後、前記第２導体膜の不動態化処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。
  13. 請求項１１記載の半導体集積回路装置の製造方法において、
    前記第２の配線の配線レイアウト寸法は、前記第１の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置の製造方法。
  14. 請求項１１記載の半導体集積回路装置の製造方法において、
    前記第１、第３導体膜が、チタンを含む導体膜であることを特徴とする半導体集積回路装置の製造方法。
  15. 請求項１１記載の半導体集積回路装置の製造方法において、
    前記反射防止膜が、酸窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
  16. （ａ）第１の配線、
    （ｂ）前記第１の配線よりも上層の最上の配線層またはその直下の配線層に形成された第２の配線を備え、
    前記第１の配線は、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の積層構造を有し、前記第１の配線上には反射防止膜が堆積されており、
    前記第１の配線の隣接間は、高密度プラズマ化学気相成長法による第１絶縁膜により埋め込まれており、
    前記第２の配線は、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の積層構造を有し、
    前記第２の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第２絶縁膜を介して高密度プラズマ化学気相成長法による第３絶縁膜により埋め込まれていることを特徴とする半導体集積回路装置。
  17. 請求項１６記載の半導体集積回路装置において、
    前記第２の配線の配線レイアウト寸法は、前記第１の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置。
  18. 請求項１６記載の半導体集積回路装置において、
    前記第１、第３導体膜が、チタンを含む導体膜であり、
    前記反射防止膜が、酸窒化シリコン膜であることを特徴とする半導体集積回路装置。
  19. 半導体集積回路装置を構成する全ての配線層の配線が、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の積層構造とされており、前記配線上には反射防止膜が堆積されており、前記配線の隣接間は、高密度プラズマ化学気相成長法による絶縁膜により埋め込まれていることを特徴とする半導体集積回路装置。
  20. （ａ）第１の配線、
    （ｂ）前記第１の配線よりも上層の最上の配線層に形成された第２の配線を備え、
    前記第１の配線は、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の積層構造を有し、前記第１の配線上には反射防止膜が堆積されており、
    前記第１の配線の隣接間は、高密度プラズマ化学気相成長法による第１絶縁膜により埋め込まれており、
    前記第２の配線は、第１導体膜、アルミニウムを含む第２導体膜および第３導体膜の積層構造を有し、前記第２の配線の配線レイアウト寸法は、前記第１の配線の配線レイアウト寸法よりも大きく、
    前記第２の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第２絶縁膜を介して高密度プラズマ化学気相成長法による第３絶縁膜により埋め込まれていることを特徴とする半導体集積回路装置。
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