JP2004288763A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】よりいっそうの微細化、多層化のため、ボイド発生を防ぐ配線層を有する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】半導体基板の主表面側にアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線２１１〜２１３を構成する半導体装置の製造方法において、多層配線の各配線が少なくとも所定の温度設定でのスパッタ成膜及びパターニング後の熱処理工程を経て形成されると共に、各配線間の離間領域を構成する絶縁膜１７２〜１７３及びパッシベーション膜２２は所定の温度設定より低いか同程度の温度設定による成膜処理を経て形成される。最終工程において少なくとも素子のチャネル部分の安定化、しきい値（Ｖｔｈ）の安定化に寄与するシンター処理を行う。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に微細化が要求されるアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線を有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の大規模集積化に伴い、ＬＳＩプロセスでは金属配線の微細化、多層化が進められる。金属配線の形成にはＡｌ系配線材料が有用であり、一般に純ＡｌまたはＣｕまたはＳｉを僅かに含有するＡｌ基合金が使用される。このようなＡｌ系配線材料は耐熱性に欠けるため、ＬＳＩプロセス中に受ける高温の熱履歴によりヒロックやボイドが発生し易い。
【０００３】
従来、例えばＡｌ系配線材料のスパッタ、パターニング形成後に再結晶化を防ぐため、また素子活性化のためにＨ_２雰囲気の熱処理、いわゆるシンター処理が行われる。シンター処理は基板温度４００〜４５０℃、２０〜４０分と長い時間行われると、Ａｌ系配線中に空孔、すなわちボイドが発生することが多い。また、配線間隔が狭いため、高密度プラズマによる絶縁膜（ＳｉＯ_２）の堆積を混在させた層間絶縁膜の形成も行われる。高密度プラズマの雰囲気は４８０℃くらいに達し、やはり、ボイドが発生する懸念がある。
【０００４】
【発明が解決しようとする課題】
Ａｌ系配線材料にボイドが発生すると、その発生箇所、大きさにもよるが、高抵抗箇所を作る問題がある。また、さらなる微細化が進められる場合、Ａｌ系配線材料の断線につながる信頼性不良を引き起こす恐れもある。
【０００５】
本発明は、上記のような事情を考慮してなされたもので、よりいっそうの微細化、多層化のため、ボイド発生を防ぐ配線層を有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板の主表面側にアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線を構成する半導体装置の製造方法において、前記多層配線の各配線が少なくとも所定の温度設定でのスパッタ成膜及びパターニング後の熱処理工程を経て形成されると共に、各配線間の離間領域を構成する絶縁膜は前記所定の温度設定より低いか同程度の温度設定による成膜処理を経て形成されることを特徴とする。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、多層配線各々のボイド発生を抑制するようなプロセスとなる。なお、好ましくは前記パターニング後の熱処理工程は、前記所定の温度設定中で最高温となる水素シンター処理を含むことを特徴とする。シンター処理により再結晶化したアルミニウムまたはアルミニウムを主成分とする合金は移動し難く、製造工程中にシンター処理以上の高温を受けないようにすれば、ボイドは発生しない。また、前記パターニング後の熱処理工程は、前記多層配線の各配線が前記絶縁膜の形成を伴って構成された最後に実施されることを特徴とする。余計な熱履歴をかけずに、製造プロセス最後に行って少なくともトランジスタ素子のしきい値の安定化に寄与する。
【０００８】
本発明に係る半導体装置は、半導体基板の主表面側に各々所定の温度設定でのスパッタ成膜を経て設けられたアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線と、前記多層配線の各離間領域に前記所定の温度設定より低いか同程度の温度設定による成膜処理でそれぞれ設けられた絶縁膜と、を具備したことを特徴とする。
【０００９】
また、本発明に係る半導体装置は、半導体基板の主表面側に各々所定の温度設定でのスパッタ成膜及び熱処理を経て設けられたアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線と、前記多層配線の各離間領域に前記所定の温度設定より低いか同程度の温度設定による成膜処理で設けられた絶縁膜と、を具備したことを特徴とする。
【００１０】
上記それぞれ本発明に係る半導体装置によれば、熱履歴による悪影響をほとんど受けない多層配線各々の構成が実現される。これにより、ボイドのほとんどない均一な配線構造となる。
【００１１】
【発明の実施の形態】
図１〜図５は、それぞれ本発明の一実施形態に係る半導体装置の製造方法の要部を示す断面図である。図１に示すように、Ｓｉ基板１１において、素子分離絶縁膜１２が形成され、素子領域１３のチャネル領域上に、ゲート絶縁膜１４を介してゲート電極１５のパターニング、スペーサを設け低濃度エクステンションを有するソース・ドレイン拡散領域１６の形成を経る。このようなＭＯＳトランジスタ素子等、他の図示しない集積回路形成のための素子が形成される。これらの素子上を覆うように第１の層間絶縁膜１７１を形成する。層間絶縁膜１７１は、例えばＳｉＨ_４（シラン）と酸素とをプラズマ反応させて形成されるプラズマシリコン酸化膜である。層間絶縁膜１７１はエッチバック技術またはＣＭＰ（化学的機械的研磨）技術等を経て平坦化される。
【００１２】
次に、フォトリソグラフィ工程を経て、層間絶縁膜１７１所定位置に基板上の拡散領域（１６も含む）に到達するコンタクトホール１８を形成する。少なくともコンタクトホール１８底部にバリアメタル１９１が被覆される。バリアメタル１９１は、例えばＴｉ／ＴｉＮ積層で、図ではコンタクトホール１８底部を含む内壁及び層間絶縁膜１７１上に薄く形成される。次に、コンタクトホール１８内を埋めるに十分なＷ（タングステン）２０１を全面にＣＶＤ（化学気相成長）技術を用いて形成し、その後、ＣＭＰ（化学的機械的研磨）技術を用いて層間絶縁膜１７１のレベルまで平坦化する。
【００１３】
次に、図２に示すように、例えばＣｕを０．２重量％程度含むＡｌ合金膜を１５０〜３２０℃程度のウェハステージ及び雰囲気でスパッタ形成する。図示しない反射防止膜の被覆を含みフォトリソグラフィ技術を用いてレジストパターンを形成する。レジストパターンに従ってエッチングをすることにより、第１層アルミニウム配線２１１を形成する。その後、Ｈ_２ガス雰囲気中で４２０℃程度のシンター処理を行う（シンター処理Ａ）。このシンター処理Ａの処理時間は従来に比べて短時間とし、余計な熱履歴をかけないことが重要である。
【００１４】
その後、層間絶縁膜１７１及びアルミニウム配線２１１上に第２の層間絶縁膜１７２を形成する。層間絶縁膜１７２は段差被覆性に優れた高密度プラズマによるシリコン酸化膜１７２ａとプラズマＴＥＯＳによるシリコン酸化膜１７２ｂで構成される。両者いずれも４００℃以下のＣＶＤで達成される。すなわち、形成済みの配線に余計な熱履歴をかけない配慮である。次に、ＣＭＰ技術を用いて平坦化することにより、アルミニウム配線２１１上の層間絶縁膜１７２が完成する。
【００１５】
次に、図３に示すように、第２層アルミニウム配線２１２の形成である。まず、層間絶縁膜１７２所定位置にアルミニウム配線２１１に到達するビアホールＶＩＡ１を形成する。少なくともビアホールＶＩＡ１底部にバリアメタル１９２が被覆される。バリアメタル１９２は、例えばＴｉ／ＴｉＮ積層で、図ではビアホールＶＩＡ１内壁及び層間絶縁膜１７２上に薄く形成される。次に、ビアホールＶＩＡ１内を埋めるＷ（タングステン）２０２を４００℃以下の温度でＣＶＤ形成し、ＣＭＰ技術を用いて層間絶縁膜１７２のレベルまで平坦化する。次に、Ａｌ合金膜のスパッタ形成、フォトリソグラフィ技術、エッチング技術を用いて第２層アルミニウム配線２１２を形成する。その後、Ｈ_２ガス雰囲気中でシンター処理を行う（シンター処理Ｂ）。このシンター処理Ｂの処理時間は上記シンター処理Ａと同等であるか、より低い温度、より短い時間の設定が望ましい。
【００１６】
次に、図４に示すように、これら層間絶縁膜１７２及びアルミニウム配線２１２上に第３の層間絶縁膜１７３を形成し、アルミニウム配線２１２所定箇所にビアホールＶＩＡ２の形成を経て第３層アルミニウム配線２１３を形成する。これらはいずれも前記図２、図３における説明と同様の製法で形成される。すなわち、層間絶縁膜１７３は、高密度プラズマによるシリコン酸化膜１７３ａとプラズマＴＥＯＳによるシリコン酸化膜１７３ｂで、その形成は両者いずれも４００℃以下のＣＶＤで達成される。ＣＭＰ工程による平坦化後、ビアホールＶＩＡ２の形成、バリアメタル１９３及び４００℃以下のＣＶＤによるＷ（タングステン）２０３の埋め込み、平坦化がなされる。そして、Ａｌ合金膜のスパッタ形成、フォトリソグラフィ技術、エッチング技術を用いて第３層アルミニウム配線２１２を形成する。その後のＨ_２ガス雰囲気中でシンター処理（シンター処理Ｃ）においても上記シンター処理Ａと同等であるか、より低い温度、より短い時間の設定が望ましい。これより、更なる配線層を積層するとしても、配線層形成直後のシンター処理は上記シンター処理Ａと同等であるか、より低い温度、より短い時間の設定が望ましい。
【００１７】
図５に示すように、複数層の配線層の形成を経て、例えば最上層のアルミニウム配線２１ｎ（ここではｎ＝３）を形成する。これらの配線層は上述したように、いずれもボイド発生を抑制し得る、熱履歴による悪影響をほとんど受けない多層配線各々の構成が実現される。これにより、各配線層においてボイドのほとんどない均一な配線構造となる。
このように、最上層のアルミニウム配線２１ｎまでパターニングした後、最上層の保護膜、いわゆるパッシベーション膜２２の形成に至る。パッシベーション膜２２は、例えばプラズマ酸化膜２２ａとプラズマ窒化膜２２ｂにより構成される。これらプラズマ酸化膜２２ａ及びプラズマ窒化膜２２ｂにおいても４００℃以下のＣＶＤ工程を経ることにより形成可能である。
【００１８】
上記パッシベーション膜２２のパターニング後、最終工程においてＨ_２雰囲気での４５０℃程度、２０分程度のシンター処理を行う。この最終的なシンター処理は、いままでのシンター処理Ａ〜Ｃ…より高温で長時間である。少なくとも素子のチャネル部分の安定化、しきい値（Ｖｔｈ）の安定化に寄与する。積層された各配線層に関しては、これまでのシンター処理Ａ〜Ｃ…を経たことによって安定化しており、この最終的なシンター処理による悪影響はほとんどない。
また、上記最終的なシンター処理の実施のみで、他のシンター処理Ａ〜Ｃ…を省略するということも考えられる。層間絶縁膜等の形成時において配線層に熱履歴が与えられると考えた場合であり、工程短縮が期待される。
【００１９】
以上説明したように、本発明に係る配線層の形成方法によれば、多層配線各々のボイド発生を抑制するようなプロセスとなる。また、最終工程におけるシンター処理は、余計な熱履歴をかけずに、製造プロセス最後に行って少なくともトランジスタ素子のしきい値の安定化に寄与する。この結果、よりいっそうの微細化、多層化のためのボイド発生を防ぐ配線層を有する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の要部を示す第１断面図。
【図２】図１に続く第２断面図。
【図３】図２に続く第３断面図。
【図４】図３に続く第４断面図。
【図５】図４に続く第５断面図。
【符号の説明】
１１…Ｓｉ基板、１２…素子分離絶縁膜、１３…素子領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…ソース・ドレイン拡散領域、１７１〜１７３…層間絶縁膜、１８…コンタクトホール、１９１〜１９３…バリアメタル、２０１〜２０３…Ｗ（タングステン）、２１１〜２１３，２１ｎ…アルミニウム配線、２２…パッシベーション膜、ＶＩＡ１，２…ビアホール。

Claims (5)

1. 半導体基板の主表面側にアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線を構成する半導体装置の製造方法において、前記多層配線の各配線が少なくとも所定の温度設定でのスパッタ成膜及びパターニング後の熱処理工程を経て形成されると共に、各配線間の離間領域を構成する絶縁膜は前記所定の温度設定より低いか同程度の温度設定による成膜処理を経て形成されることを特徴とする半導体装置の製造方法。
2. 前記パターニング後の熱処理工程は、前記所定の温度設定中で最高温となる水素シンター処理を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記パターニング後の熱処理工程は、前記多層配線の各配線が前記絶縁膜の形成を伴って構成された最後に実施されることを特徴とする請求項１記載の半導体装置の製造方法。
4. 半導体基板の主表面側に各々所定の温度設定でのスパッタ成膜を経て設けられたアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線と、
   前記多層配線の各離間領域に前記所定の温度設定より低いか同程度の温度設定による成膜処理でそれぞれ設けられた絶縁膜と、
   を具備したことを特徴とする半導体装置。
5. 半導体基板の主表面側に各々所定の温度設定でのスパッタ成膜及び熱処理を経て設けられたアルミニウムまたはアルミニウムを主成分とする合金からなる多層配線と、
   前記多層配線の各離間領域に前記所定の温度設定より低いか同程度の温度設定による成膜処理で設けられた絶縁膜と、
   を具備したことを特徴とする半導体装置。

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