CN110391266A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件，其包括：位于衬底上的栅极结构；源极接触和漏极接触，分别位于栅极结构的相对侧处，并连接到衬底；磁隧道结，连接到漏极接触；第一导线，连接到源极接触；以及第二导线，通过第一通路接触连接到第一导线。第二导线相对于第一导线远离衬底。第一导线和第二导线沿第一方向平行地延伸。第一导线和第二导线在与第一方向交叉的第二方向上具有宽度。第一导线的宽度和第二导线的宽度相同。第一通路接触沿与衬底的顶表面垂直的第三方向与源极接触对齐。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月20日在韩国知识产权局提交的韩国专利申请No.10-2018-0046175的优先权，其全部内容通过引用结合于本文中。
技术领域
发明构思涉及半导体器件，更具体地，涉及包括磁隧道结的磁存储器件。
背景技术
随着电子产品趋向于更高的处理速度和/或低功耗，结合在电子产品中的半导体存储器件越来越多地与更高的处理速度和低工作电压相关联。为此，已经开发了磁存储器件作为半导体存储器件。由于磁存储器件以高处理速度工作并具有非易失性特性，因此它们作为下一代半导体存储器件引起了相当大的关注。
通常，磁存储器件可以包括磁隧道结(MTJ)。磁隧道结可以包括两个磁结构和布置在它们之间的绝缘层。磁隧道结的电阻可以根据这两个磁结构的磁化方向而变化。例如，当这两个磁结构的磁化方向反向平行时，磁隧道结可以具有高电阻，当这两个磁结构的磁化方向平行时，磁隧道结可以具有低电阻。包括磁隧道结的磁存储器件可以使用磁隧道结的高电阻和低电阻之间的差来写入和读取数据。
随着电子工业的卓越进步，对磁存储器件的更高集成度和/或更低功耗的需求不断增加。因此，已经进行了许多研究以满足这些要求。
发明内容
发明构思的一些示例实施例提供了具有改善的电特性的半导体器件。
发明构思的一些示例实施例提供了易于制造的半导体器件。
根据发明构思的一些示例实施例，一种半导体器件可以包括：栅极结构，所述栅极结构位于衬底上；源极接触和漏极接触，所述源极接触和所述漏极接触分别位于所述栅极结构的相对侧；第一导线，所述第一导线连接到所述源极接触；以及第二导线，所述第二导线通过第一通路接触连接到所述第一导线。所述源极接触和所述漏极接触可以均连接到所述衬底。磁隧道结可以连接到所述漏极接触。所述第二导线可以相对于所述第一导线远离所述衬底。所述第一导线和所述第二导线可以沿第一方向彼此平行地延伸，所述第一方向平行于所述衬底的顶表面。所述第一导线和所述第二导线均可以在与所述第一方向交叉的第二方向上具有宽度，所述第一导线的宽度和所述第二导线的宽度是共同的宽度。所述第一通路接触沿与所述衬底的顶表面垂直的第三方向与所述源极接触对齐。
根据发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括第一有源区和第二有源区；成对的第一栅极结构，所述成对的第一栅极结构在所述第一有源区上方延伸；成对的第二栅极结构，所述成对的第二栅极结构在所述第二有源区上方延伸；第一源极接触，所述第一源极接触位于所述成对的第一栅极结构之间，所述第一源极接触连接到所述第一有源区；第二源极接触，所述第二源极接触位于所述成对的第二栅极结构之间；第一导线，所述第一导线在所述成对的第一栅极结构和所述成对的第二栅极结构上方延伸；以及第二导线，所述第二导线通过多个第一通路接触连接到所述第一导线。所述第二源极接触可以连接到所述第二有源区。所述第一导线可以连接到所述第一源极接触和所述第二源极接触。所述第二导线可以相对于所述第一导线远离所述衬底。所述第一导线和所述第二导线可以沿第一方向彼此平行地延伸，所述第一方向平行于所述衬底的顶表面。所述多个第一通路接触中的一个第一通路接触可以沿着与所述衬底的所述顶表面垂直的方向与所述第一源极接触对齐。所述多个第一通路接触中的另一第一通路接触可以沿着与所述衬底的所述顶表面垂直的方向与所述第二源极接触对齐。
附图说明
图1示出了显示出根据发明构思的一些示例实施例的半导体器件的单位存储单元的电路图。
图2示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。
图3A示出了沿图2中的线I-I'截取的截面图。
图3B示出了沿图2中的线II-II'截取的截面图。
图3C示出了沿图2中的线III-III'截取的截面图。
图4示出了显示出图2的第一导线、第二导线和第三导线的平面布置的俯视图。
图5A和图5B示出了显示出图2的数据存储结构的示例的截面图。
图6A、图7A、图8A和图9A示出了沿图2中的线I-I'截取的截面图，以显示出根据发明构思的一些示例实施例的制造半导体器件的方法。
图6B、图7B、图8B和图9B示出了沿图2中的线II-II'截取的截面图，以示出根据发明构思的一些示例实施例的制造半导体器件的方法。
图6C、图7C、图8C和图9C示出了沿图2中的线III-III'截取的截面图，以示出根据发明构思的一些示例实施例的制造半导体器件的方法。
具体实施方式
下面将参考附图详细描述发明构思的一些示例实施例。
图1示出了显示出根据发明构思的一些示例实施例的半导体器件的单位存储单元的电路图。
参照图1，单位存储单元MC可以包括存储元件ME和选择元件SE。存储元件ME和选择元件SE可以彼此串联电连接。存储元件ME可以电连接在选择元件SE与位线BL之间。选择元件SE可以连接在存储元件ME和源极线SL之间，并且可以由字线WL控制。选择元件SE可以包括例如双极晶体管或MOS场效应晶体管。
存储元件ME可以包括磁隧道结MTJ，磁隧道结MTJ由彼此间隔开的磁性层ML1和磁性层ML2以及磁性层ML1与磁性层ML2之间的隧道势垒TBL组成。磁性层ML1和磁性层ML2中的一个可以是参考层，该参考层在正常的使用环境下具有固定的磁化方向而不管外部磁场如何。磁性层ML1和磁性层ML2中的另一个可以是自由层，其磁化方向根据外部磁场自由地改变。磁隧道结MTJ可以具有电阻，电阻值在参考层和自由层的磁化方向彼此反向平行的情况下比在参考层和自由层的磁化方向彼此平行的情况下大得多。例如，可以通过改变自由层的磁化方向来控制磁隧道结MTJ的电阻。存储元件ME可以利用取决于参考层和自由层的磁化方向的电阻的差，该机制可以使单位存储单元MC在其中存储数据。
图2示出了显示出根据发明构思的一些示例实施例的半导体器件的俯视图。图3A示出了沿图2中的线I-I'截取的截面图。图3B示出了沿图2中的线II-II'截取的截面图。图3C示出了沿图2中的线III-III'截取的截面图。图4示出了显示出图2的第一导线120、第二导线130和第三导线140的平面布置的俯视图。图5A和图5B示出了显示出图2的数据存储结构DS的示例的截面图。
参照图2和图3A至图3C，可以提供包括多个有源区ACT的衬底100。有源区ACT可以通过设置在衬底100中的器件隔离层ST彼此间隔开。有源区ACT可以在第一方向D1和与第一方向D1交叉的第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的顶表面100U。每个有源区ACT可以沿着与衬底100的顶表面100U垂直的第三方向D3从衬底100突出。器件隔离层ST可以设置在衬底100中，并且可以覆盖有源区ACT的侧表面。衬底100可以是例如硅衬底、锗衬底或绝缘体上硅(SOI)衬底，或可以包括例如硅衬底、锗衬底或绝缘体上硅(SOI)衬底。器件隔离层ST可以包括例如氧化硅。
衬底100可以在其上设置有伸展跨越有源区ACT的多个栅极结构GS，使得至少在图2和图3A-图3C中示出的半导体器件包括在衬底100上的栅极结构GS。栅极结构GS可以在第一方向D1上彼此间隔开(例如，彼此隔离而不直接接触)，并且可以在第二方向D2上延伸。每个栅极结构GS可以包括顺序堆叠在衬底100上的栅极电介质图案GI、栅电极GE和栅极覆盖图案CAP。栅电极GE可以在第二方向D2上延伸并且跨越相应的有源区ACT。栅极电介质图案GI可以沿着栅电极GE的底表面在第二方向D2上延伸，并且栅极覆盖图案CAP可以沿着栅电极GE的顶表面在第二方向D2上延伸。每个栅极结构GS还可以包括位于栅电极GE的侧表面上的栅极间隔物GSP。栅极隔离物GSP可以沿着栅电极GE的侧表面在第二方向D2上延伸。栅电极GE可以包括掺杂半导体、金属和导电金属氮化物中的一种或更多种。栅极电介质图案GI可以包括氧化硅和氮氧化硅中的一种或更多种，或者可以包括介电常数大于氧化硅的介电常数的高k电介质层。栅极覆盖图案CAP和栅极间隔物GSP可以包括氧化硅、氮化硅和氮氧化硅中的一种或更多种。
每个有源区ACT可以在其中设有源极区S和漏极区D。漏极区D可以彼此间隔开(“彼此隔离而不直接接触”)，其中源极区S布置在漏极区D之间。源极区S可以设置在伸展跨越有源区ACT的一对栅极结构GS之间，漏极区D可以彼此间隔开，其中这一对栅极结构GS布置在漏极区D之间。例如，源极区S可以设置在一对栅极结构GS中的每个栅极结构GS的一侧，并且漏极区D可以设置在一对栅极结构GS中的每个栅极结构GS的另一侧。源极区S可以包括导电性与漏极区D的导电性相同的杂质。
每个有源区ACT可以在其上设置有源极接触110a和漏极接触110b，源极接触110a和漏极接触110b连接到衬底100。一对栅极结构GS可以在其间设置有连接到源极区S的源极接触110a。漏极接触110b可以彼此间隔开，并且对应地连接到漏极区D，其中一对栅极结构GS布置在漏极接触110b之间。因此，至少图2和图3A-图3C中示出的半导体器件包括分别在栅极结构GS的相对侧处的源极接触110a和漏极接触110b。至少如图3A-图3C所示，源极接触110a和漏极接触110b可以均连接到衬底100。源极接触110a和漏极接触110b可以包括掺杂半导体、金属和导电金属氮化物中的一种或更多种。源极接触110a和漏极接触110b可以包括例如钨。衬底100可以在其上设置有覆盖栅极结构GS、源极接触110a和漏极接触110b的第一层间电介质层112。源极接触110a和漏极接触110b的顶表面可以与第一层间电介质层112的顶表面基本上共面(例如，在制造公差和/或材料公差内共面)。源极接触110a和漏极接触110b的顶表面的高度可以与第一层间电介质层112的顶表面的高度基本相同(例如，在制造公差和/或材料公差内相同)。在本说明书中，术语“高度”可以是在第三方向D3上距衬底100的距离。第一层间电介质层112可以包括例如氧化硅和氮氧化硅中的一种或更多种。
第一导线120可以设置在第一层间电介质层112上。第一导线120可以在第一方向D1上延伸并且跨越栅极结构GS。第一导线120可以在第二方向D2上彼此间隔开。第一导线120可以位于距离衬底100相同的高度处。第一导线120可以包括连接到源极接触110a的第一源极线120a，并且还包括对应地连接到漏极接触110b的第一漏极线120b。第一漏极线120b可以在第一方向D1上彼此间隔开，并且每条第一漏极线120b可以在第二方向D2上与第一源极线120a间隔开。
例如，参照图4，有源区ACT可以包括在第一方向D1上彼此间隔开(彼此隔离而不直接接触)的第一有源区ACT1和第二有源区ACT2。至少如图4所示，栅极结构GS可以包括伸展跨越第一有源区ACT1(“在第一有源区ACT1上延伸”、“在第一有源区ACT1上方延伸”、“横跨第一有源区ACT1延伸”、其某些组合等)的第一栅极结构GS1(例如，如图4所示的一对第一栅极结构GS1)以及伸展跨越第二有源区ACT2(“在第二有源区ACT2上延伸”、“在第二有源区ACT2上方延伸”、“横跨第二有源区ACT2延伸”、其某些组合等)的第二栅极结构GS2(例如，如图4所示的一对第二栅极结构GS2)。在第一有源区ACT1上，源极接触110a可以设置在第一栅极结构GS1之间(例如，在一对第一栅极结构GS1之间，如图4所示)并连接到第一有源区ACT1；这种源极接触110a在这里可以称为“第一源极接触”。在第二有源区ACT2上，源极接触110a可以设置在第二栅极结构GS2之间(例如，在一对第二栅极结构GS2之间，如图4所示)并连接到第二有源区ACT2；这种源极接触110a在这里可以称为“第二源极接触”。如图4所示，第一导线120可以在至少一些(例如，一对)第一栅极结构GS1和至少一些(例如，一对)第二栅极结构GS2上方延伸，并且可以连接到“第一源极接触”和“第二源极接触”。返回参照图3B，第二导线130可以通过多个第一通路接触V1连接到第一导线120，并且第二通路接触V2可以沿第三方向D3与第一通路接触V1对应地对齐。
第一源极线120a可以在第一方向D1上延伸，并且可以跨越第一有源区ACT1和第二有源区ACT2。第一源极线120a可以跨越第一栅极结构GS1和第二栅极结构GS2。第一源极线120a可以连接到第一有源区ACT1上的源极接触110a和第二有源区ACT2上的源极接触110a。在第一有源区ACT1和第二有源区ACT2上的漏极接触110b可以连接到对应的第一漏极线120b。对应的第一漏极线120b可以在第一方向D1上彼此间隔开，并且每条对应的第一漏极线120b可以在第二方向D2上与第一源极线120a间隔开。
每条第一导线120可以在第一方向D1上具有长度120L并且在第二方向D2上具有宽度120W。第一源极线120a的宽度120W可以与每条第一漏极线120b的宽度120W相同。第一源极线120a的长度120L可以大于每条第一漏极线120b的长度120L。第一导线120可以包括金属和导电金属氮化物中的一种或更多种。第一导线120可以包括例如铜。
返回参照图2和图3A至图3C，第二导线130可以设置在第一导线120上方。第二导线130可以位于距离衬底100相同的高度处。第二导线130距离衬底100的高度可以大于第一导线120距离衬底100的高度。重申，至少如图3A-图3C所示，第二导线130可以相对于第一导线120远离衬底100。第二导线130可以在第一方向D1上延伸并跨越栅极结构GS。第二导线130可以在第二方向D2上彼此间隔开。第一通路接触V1可以设置在第一导线120和第二导线130之间，使得第二导线130通过第一通路接触V1连接到第一导线120。第一通路接触V1可以位于距离衬底100相同的高度处，并且位于第一导线120距离衬底100的高度和第二导线130距离衬底100的高度之间的高度处。每条第二导线130可以通过一个或更多个对应的第一通路接触V1连接到对应的一条第一导线120。至少如图3B所示，第一导线120和第二导线130可以沿第一方向(例如，D1)彼此平行地延伸。进一步至少如图3B所示，一个第一通路接触V1沿第三方向D3与“第一源极接触”对齐，另一个第一通路接触V1沿第三方向D3与“第二源极接触”对齐。另外，进一步至少如图3B所示，一个第二通路接触V2沿着第三方向D3与“第一源极接触”对齐，而另一个第二通路接触V2沿着第三方向D3与“第二源极接触”对齐。
第二导线130可以包括连接到第一导线120中的第一源极线120a的第二源极线130a，并且还包括对应地连接到第一导线120中的第一漏极线120b的第二漏极线130b。第二漏极线130b可以在第一方向D1上彼此间隔开，并且每条第二漏极线130b可以在第二方向D2上与第二源极线130a间隔开。第二源极线130a可以通过对应的第一通路接触V1连接到第一源极线120a。每条第二漏极线130b可以通过对应的一个第一通路接触V1连接到对应的一条第一漏极线120b。
例如，返回参照图4，第二源极线130a可沿第一源极线120a在第一方向D1上延伸。当在俯视图中观察时，第二源极线130a可以与第一源极线120a交叠。如图3B所示，第二源极线130a可以设置在第一源极线120a上方，并且可以与第一源极线120a平行地延伸。第二源极线130a可以在第一方向D1上延伸，并且可以跨越第一有源区ACT1和第二有源区ACT2。第二源极线130a可以跨越第一栅极结构GS1和第二栅极结构GS2。
第二源极线130a可以通过一对第一通路接触V1连接到第一源极线120a。当在俯视图中观察时，一对第一通路接触V1中的一个可以设置为与第一有源区ACT1上的源极接触110a交叠。当在俯视图中观察时，该对第一通路接触V1中的另一个可以设置为与第二有源区ACT2上的源极接触110a交叠。例如，如图3B所示，该对第一通路接触V1中的一个可以在第三方向D3上与第一有源区ACT1上的源极接触110a对齐，并且该对第一通路接触V1中的另一个可以在第三方向D3上与第二有源区ACT2上的源极接触110a对齐。第二源极线130a可以通过一对第一通路接触V1并联电连接到第一源极线120a。
每条第二漏极线130b可以沿着对应的一条第一漏极线120b在第一方向D1上延伸。当在俯视图中观察时，每条第二漏极线130b可以与对应的一条第一漏极线120b交叠。如图3A所示，每条第二漏极线130b可以设置在对应的一条第一漏极线120b上，并且可以平行于对应的第一漏极线120b延伸。每条第二漏极线130b可以通过对应的一个第一通路接触V1连接到对应的一条第一漏极线120b。在一些示例实施例中，当在俯视图中观察时，对应的第一通路接触V1可以设置为与对应的一个漏极接触110b交叠。例如，如图3A所示，对应于一个第二漏极线130b的第一通路接触V1可以在第三方向D3上与对应的一个漏极接触110b对齐。
每条第二导线130可以在第一方向D1上具有长度130L并且在第二方向D2上具有宽度130W。第二源极线130a的宽度130W可以与每条第二漏极线130b的宽度130W相同。第二源极线130a的长度130L可以大于每条第二漏极线130b的长度130L。在一些示例实施例中，第二源极线130a的宽度130W可以与第一源极线120a的宽度120W相同(即，宽度130W和宽度120W可以是共同的宽度)，并且第二源极线130a的长度130L可以与第一源极线120a的长度120L相同(即，长度130L和长度120L可以是共同的长度)。当在俯视图中观察时，第二源极线130a的尺寸和形状可与第一源极线120a基本相同(例如，在制造公差和/或材料公差内相同)。另外，每条第二漏极线130b的宽度130W可以与每条第一漏极线120b的宽度120W相同，并且每条第二漏极线130b的长度130L可以与每条第一漏极线120b的长度120L相同。例如，当在俯视图中观察时，每条第二漏极线130b的尺寸和形状可与每条第一漏极线120b的尺寸和形状基本相同(例如，在制造公差和/或材料公差内相同)。
返回参照图2和图3A至图3C，第二导线130可以包括金属和导电金属氮化物中的一种或更多种。第二导线130可以包括例如铜。第一通路接触V1可以包括(例如，至少部分地包括)与第二导线130的材料相同的材料，使得第一通路接触V1和第二导线130包括(例如，至少部分地包括)共同的材料。每个第一通路接触V1和与其对应的一条第二导线130可以结合，以构成单个主体。例如，每个第一通路接触V1和对应的第二导线130可以彼此接触而在它们之间没有边界。在一些示例实施例中，第二导线130和第一通路接触V1可以包括与第一导线120的材料相同的材料。
第三导线140可以设置在第二导线130上。第三导线140可以位于距离衬底100相同的高度处。第三导线140距离衬底100的高度可以比第二导线130距离衬底100的高度高。重申，至少如图3A-图3C所示，第三导线140可以相对于第二导线130远离衬底100。第二导线130距离衬底100的高度可以在第一导线120距离衬底100的高度和第三导线140距离衬底100的高度之间。第三导线140可以沿第一方向D1延伸并跨越栅极结构GS。第三导线140可以在第二方向D2上彼此间隔开。第二通路接触V2可以设置在第二导线130和第三导线140之间，使得第三导线140通过第二通路接触V2连接到第二导线130。第二通路接触V2可以位于距离衬底100相同的高度处，并且可以位于第二导线130距离衬底100的高度与第三导线140距离衬底100的高度之间的高度处。每条第三导线140可以通过一个或更多个对应的第二通路接触V2连接到对应的一条第二导线130。至少如图3B所示，第一导线120、第二导线130和第三导线140可以沿第一方向(例如，D1)彼此平行地延伸。
第三导线140可以包括连接到第二导线130的第二源极线130a的第三源极线140a，并且还包括对应地连接到第二导线130的第二漏极线130b的第三漏极线140b。第三漏极线140b可以在第一方向D1上彼此间隔开，并且每条第三漏极线140b可以在第二方向D2上与第三源极线140a间隔开。第三源极线140a可以通过对应的第二通路接触V2连接到第二源极线130a。每条第三漏极线140b可以通过对应的一个第二通路接触V2连接到对应的一条第二漏极线130b。
例如，返回参照图4，第三源极线140a可沿第二源极线130a在第一方向D1上延伸。当在俯视图中观察时，第三源极线140a可以与第二源极线130a交叠。如图3B所示，第三源极线140a可以设置在第二源极线130a上，并且可以平行于第一源极线120a和第二源极线130a延伸。第三源极线140a可以在第一方向D1上延伸，并且可以跨越第一有源区ACT1和第二有源区ACT2。第三源极线140a可以跨越第一栅极结构GS1和第二栅极结构GS2。
第三源极线140a可以通过一对第二通路接触V2连接到第二源极线130a。当在俯视图中观察时，一对第二通路接触V2中的一个第二通路接触V2可以设置为与第一有源区ACT1上的源极接触110a交叠。当在俯视图中观察时，该对第二通路接触V2中的另一个第二通路接触V2可以设置为与第二有源区ACT2上的源极接触110a交叠。例如，如图3B所示，一对第二通路接触V2中的一个第二通路接触V2可以在第三方向D3上与第一有源区ACT1上的源极接触110a对齐(“可以对准”)，并且该对第二通路接触V2中的另一个第二通路接触V2可以在第三方向D3上与第二有源区ACT2上的源极接触110a对齐。第三源极线140a可以通过一对第二通路接触V2并联电连接到第一源极线120a和第二源极线130a。
每条第三漏极线140可以沿着对应的一条第二漏极线130b在第一方向D1上延伸。当在俯视图中观察时，每条第三漏极线140b可以与对应的一条第二漏极线130b交叠。如图3A所示，每条第三漏极线140b可以设置在对应的一条第二漏极线130b上，并且可以平行于对应的第二漏极线130b延伸。每条第三漏极线140b可以通过对应的一个第二通路接触V2连接到对应的一条第二漏极线130b。在一些示例实施例中，当在俯视图中观察时，对应的第二通路接触V2可以设置为与对应的一个漏极接触110b交叠。例如，如图3A所示，对应于第三漏极线140b中的一条第三漏极线140b的第二通路接触V2可以在第三方向D3上与对应的一个漏极接触110b对齐。
当在俯视图中观察时，第二通路接触V2可以与对应的第一通路接触V1交叠。例如，如图3A至图3C所示，每个第二通路接触V2可以在第三方向D3上与对应的一个第一通路接触V1对齐。第一通路接触V1的每个第一通路接触V1可以在第一方向D1上具有第一宽度W1且在第二方向D2上具有第二宽度W2。第二通路接触V2中的每个第二通路接触V2可以在第一方向D1上具有第三宽度W3，并且第三宽度W3可以与第一宽度W1相同(例如，具有共同的大小)或者基本相同(例如，在制造公差和/或材料公差内相同)。重申，第一宽度W1和第三宽度W3可以是基本上共同的宽度(例如，在制造公差和/或材料公差内共同(“相同”)的宽度)。第二通路接触V2中的每个第二通路接触V2可以在第二方向D2上具有第四宽度W4，并且第四宽度W4可以与第二宽度W2相同或基本相同(例如，在制造公差和/或材料公差内相同)。当在俯视图中观察时，每个第二通路接触V2可以具有与每个第一通路接触V1的尺寸和形状相同的尺寸和形状。重申，至少如图2所示，当在俯视图中观察时(例如，如图2所示)，第二通路接触V2和第一通路接触V1可以具有共同的尺寸和形状。
每条第三导线140可以在第一方向D1上具有长度140L并且在第二方向D2上具有宽度140W。第三源极线140a的宽度140W可以与每条第三漏极线140b的宽度140W相同。第三源极线140a的长度140L可以大于每条第三漏极线140b的长度140L。在一些示例实施例中，第三源极线140a的宽度140W可以与第二源极线130a的宽度130W相同，并且第三源极线140a的长度140L可以与第二源极线130a的长度130L相同。当在俯视图中观察时，第三源极线140a的尺寸和形状可与第二源极线130a的尺寸和形状基本相同(例如，在制造公差和/或材料公差内相同)。另外，每条第三漏极线140b的宽度140W可以与每条第二漏极线130b的宽度130W相同，并且每条第三漏极线140b的长度140L可以与每条第二漏极线130b的长度130L相同。例如，当在俯视图中观察时，每条第三漏极线140b的尺寸和形状可与每条第二漏极线130b的尺寸和形状基本相同(例如，在制造公差和/或材料公差内相同)。
在一些示例实施例中，第一源极线120a的宽度120W、第二源极线130a的宽度130W和第三源极线140a的宽度140W可以是相同的，并且第一源极线120a的长度120L、第二源极线130a的长度130L和第三源极线140a的长度140L可以是相同的。当在俯视图中观察时，第一源极线120a、第二源极线130a和第三源极线140a可以彼此交叠，并且具有相同的尺寸和形状。另外，第一漏极线120b的宽度120W、第二漏极线130b的宽度130W和第三漏极线140b的宽度140W可以是相同的，并且第一漏极线120b的长度120L、第二漏极线130b的长度130L和第三漏极线140b的长度140L可以是相同的。当在俯视图中观察时，第一漏极线120b、第二漏极线130b和第三漏极线140b可以彼此交叠并且具有相同的尺寸和形状。
返回参照图2和图3A至图3C，第三导线140可包括金属和导电金属氮化物中的一种或更多种。第三导线140可以包括例如铜。第二通路接触V2可以包括与第三导线140的材料相同的材料，使得第二通路接触V2与第三导线140包括(例如，至少部分地包括)共同的材料。每个第二通路接触V2和与其对应的第三导线140可以结合，以构成单个主体。例如，每个第二通路接触V2和对应的第三导线140可以彼此接触而在它们之间没有边界。在一些示例实施例中，第三导线140和第二通路接触V2可以包括与第二导线130和第一通路接触V1的材料相同的材料。在一些示例实施例中，第一导线120、第二导线130和第三导线140可以包括与第一通路接触V1和第二通路接触V2相同的材料，使得第一通路接触V1、第二通路接触V2、第一导线120、第二导线130和第三导线140包括共同的材料。
第四导线150可以设置在第三导线140上。第四导线150距离衬底100的高度可以大于第三导线140距离衬底100的高度。第三通路接触V3可以设置在第三导线140与第四导线150之间。第三通路接触V3距离衬底的高度可以在第三导线140距离衬底100的高度和第四导线150距离衬底的高度之间。每条第四导线150可以通过对应的一个第三通路接触V3连接到对应的一条第三导线140。例如，第四导线150可以连接到第三导线140的第三漏极线140b。虽然未示出，但是附加的线和/或附加的接触可以连接到第三导线140的第三源极线140a。
第一层间电介质层112可以在其上设置有第二层间电介质层160，第二层间电介质层160覆盖第一导线120、第二导线130、第三导线140和第四导线150并且还覆盖第一通路接触V1、第二通路接触V2和第三通路接触V3。第四导线150的顶表面可以与第二层间电介质层160的顶表面共面。第四导线150的顶表面距离衬底100的高度可以与第二层间电介质层160的顶表面距离衬底100的高度基本相同(例如，在制造公差和/或材料公差内相同)。第二层间电介质层160可以在其上设置有覆盖第四导线150的顶表面的第三层间电介质层170。第二层间电介质层160和第三层间电介质层170可以包括例如氧化硅和氮氧化硅中的一种或更多种。
底部接触插塞BEC可以设置在第三层间电介质层170中。每个底部接触插塞BEC可以穿透第三层间电介质层170并且可以连接到对应的一条第四导线150。每个底部接触插塞BEC可以与对应的一条第四导线150的顶表面直接接触。底部接触插塞BEC可以包括掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属-半导体化合物(例如，金属硅化物)中的一种或更多种。在一些示例实施例中，底部接触插塞BEC的顶表面可与第三层间电介质层170的顶表面基本上共面(例如，在制造公差和/或材料公差内共面)。
数据存储结构DS可以设置在第三层间电介质层170上。当在俯视图中观察时，数据存储结构DS可以沿第一方向D1和第二方向D2二维地布置。数据存储结构DS可以对应地连接到底部接触插塞BEC。
每个数据存储结构DS可以连接到设置在每个有源区ACT上的晶体管TR的一个端子。晶体管TR可以包括栅极结构GS、源极区S和漏极区D中的一个，源极区S和漏极区D设置在一个栅极结构GS的相对侧处。每个数据存储结构DS可以通过其对应的底部接触插塞BEC、第四导线150、第三通路接触V3、第三漏极线140b、第二通路接触V2、第二漏极线130b、第一通路接触V1、第一漏极线120b和漏极接触110b连接到晶体管TR的漏极区D。因此，至少关于如图5A-5B所示，数据结构DS的每个元件(包括数据结构DS的磁隧道结MTJ)可以至少连接到漏极接触110b。第一源极线120a、第二源极线130a和第三源极线140a可以通过源极接触110a连接到晶体管TR的源极区S。每个数据存储结构DS及其连接的晶体管TR可以构成参照图1所讨论的单位存储单元MC。
当单条源极线连接到晶体管TR的源极区S时，单条源极线的电阻可以直接影响单位存储器单元MC的电阻。例如，当单条源极线具有相对大的电阻时，单位存储单元MC的电阻会增加。
根据一些示例实施例，第一源极线120a、第二源极线130a和第三源极线140a可以通过一对第一通路接触V1和一对第二通路接触V2彼此并联连接，因此，第一源极线120a、第二源极线130a和第三源极线140a的总电阻可以减小。由于第一源极线120a、第二源极线130a和第三源极线140a连接到晶体管TR的源极区S，所以单位存储单元MC的电阻会减小。
当在俯视图中观察时，第一源极线120a、第二源极线130a和第三源极线140a可以彼此交叠并且具有相同的尺寸和形状。当在俯视图中观察时，第一漏极线120b、第二漏极线130b和第三漏极线140b也可以彼此交叠并且也具有相同的尺寸和形状。在这种情况下，可以容易地执行制造工艺以形成第一导线120、第二导线130和第三导线140。
每个第一通路接触V1可以在第三方向D3上与源极接触110a或与漏极接触110b对齐，并且第二通路接触V2可以在第三方向D3上与对应的第一通路接触V1对齐。当在俯视图中观察时，第一通路接触V1和第二通路接触V2可以彼此交叠并且具有相同的尺寸和形状。在这种情况下，可以容易地执行制造工艺以形成第一通路接触V1和第二通路接触V2。
参照图5A和图5B，每个数据存储结构DS可以包括底部电极BE、磁隧道结MTJ和顶部电极TE。底部电极BE可以布置在磁隧道结MTJ和每个底部接触插塞BEC之间，顶部电极TE可以跨过磁隧道结MTJ与底部电极BE间隔开。磁隧道结MTJ可以布置在底部电极BE和顶部电极TE之间。底部电极BE和顶部电极TE可以包括例如金属或导电金属氮化物(例如，氮化钛或氮化钽)。
磁隧道结MTJ可以包括参考层ML1、自由层ML2以及在参考层ML1和自由层ML2之间的隧道势垒TBL。参考层ML1可以具有在一个方向上固定的磁化方向MD1，自由层ML2可以具有可以与参考层ML1的磁化方向MD1平行或反向平行地改变的磁化方向MD2。图5A和图5B均示出了自由层ML2布置在隧道势垒TBL和顶部电极TE之间的示例，但是发明构思不限于此。与图5A和图5B中所示的不同，自由层ML2可以布置在隧道势垒TBL和底部电极BE之间。参照图5A，参考层ML1的磁化方向MD1和自由层ML2的磁化方向MD2可以平行于隧道势垒TBL和自由层ML2之间的界面。在这种情况下，参考层ML1和自由层ML2均可以包括铁磁材料。参考层ML1还可以包括使铁磁材料的磁化方向固定的反铁磁材料。参照图5B，参考层ML1的磁化方向MD1和自由层ML2的磁化方向MD2可以垂直于隧道势垒TBL和自由层ML2之间的界面。在这种情况下，参考层ML1和自由层ML2均可以包括垂直磁性材料(例如，CoFeTb、CoFeGd或CoFeDy)、具有L10结构的垂直磁性材料、六方密堆积(HCP)晶格结构的CoPt和垂直磁化结构中的一种或更多种。具有L10结构的垂直磁性材料可以包括L10结构的FePt、L10结构的FePd、L10结构的CoPd和L10结构的CoPt中的一种或更多种。垂直磁化结构可以包括交替和重复堆叠的磁性层和非磁性层。例如，垂直磁化结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n中的一种或更多种(其中，n是堆叠数)。
返回参照图2和图3A至图3C，第三层间电介质层170可以在其上设置有覆盖数据存储结构DS的第四层间电介质层180。第四层间电介质层180可以包括例如氧化硅和氮氧化硅中的一种或更多种。位线BL可以设置在第四层间电介质层180上。位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。每个数据存储结构DS可以连接到相应的一条位线BL。每条位线BL可以连接到沿第一方向D1布置的数据存储结构DS。位线BL可以包括金属(例如，钨)。
图6A、图7A、图8A和图9A示出了沿图2中的线I-I'截取的截面图，以示出根据发明构思的一些示例实施例的制造半导体器件的方法。图6B、图7B、图8B和图9B示出了沿图2中的线II-II'截取的截面图，以示出根据发明构思的一些示例实施例的制造半导体器件的方法。图6C、图7C、图8C和图9C示出了沿图2中的线III-III'截取的截面图，以示出根据发明构思的一些示例实施例的制造半导体器件的方法。为了简要描述，将省略对参照图2、图3A至图3C、图4、图5A和图5B所讨论的半导体器件的重复说明。
参照图2和图6A至图6C，可以在衬底100中形成沟槽T，沟槽T可以限定多个有源区ACT。例如，沟槽T的形成可以包括：在衬底100上形成限定了形成多个有源区ACT的区域的掩模图案；以及使用掩模图案作为蚀刻掩模来蚀刻衬底100。可以在沟槽T中形成器件隔离层ST。例如，器件隔离层ST的形成可以包括：在衬底100上形成填充沟槽T的绝缘层；以及对绝缘层执行平坦化工艺直到暴露衬底100。平坦化工艺可以形成局部地在沟槽T中的器件隔离层ST。
可以在衬底100上形成多个栅极结构GS。多个栅极结构GS可以形成为跨越有源区ACT。栅极结构GS可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。每个栅极结构GS可以包括顺序地堆叠在衬底100上的栅极电介质图案GI、栅电极GE和栅极覆盖图案CAP。每个栅极结构GS还可以包括位于栅电极GE的侧表面上的栅极间隔物GSP。栅极结构GS的形成可以包括：在衬底100上顺序地形成栅极电介质层和栅电极层；在栅电极层上形成栅极覆盖图案CAP；以及使用栅极覆盖图案CAP作为蚀刻掩模来顺序地蚀刻栅电极层和栅极电介质层。可以蚀刻栅电极层和栅极电介质层以分别形成栅电极GE和栅极电介质图案GI。栅极结构GS的形成还可以包括：在衬底100上形成共形地覆盖栅极电介质图案GI、栅电极GE和栅极覆盖图案CAP的间隔物层；以及各向异性地蚀刻间隔物层以形成栅极间隔物GSP。
可以在每个有源区ACT中形成源极区S和漏极区D。源极区S和漏极区D可以形成在每个栅极结构GS的相对侧处。可以通过例如将杂质注入到每个栅极结构GS的相对侧处的有源区ACT中来形成源极区S和漏极区D。可以在衬底100上形成第一层间电介质层112，因此，栅极结构GS、源极区S和漏极区D可以被第一层间电介质层112覆盖。可以在第一层间电介质层112中形成源极接触110a和漏极接触110b，因此源极区S和漏极区D可以分别连接到源极接触110a和漏极接触110b。源极接触110a和漏极接触110b的形成可以包括：在第一层间电介质层112中形成暴露源极区S和漏极区D的接触孔；在第一层间电介质层112上形成填充接触孔的导电层；以及对导电层执行平坦化工艺，直到暴露出第一层间电介质层112的顶表面。平坦化工艺可以局部地在接触孔中形成源极接触110a和漏极接触110b。
返回参照图2和图7A至图7C，可以在第一层间电介质层112上形成第一导线120。第一导线120的形成可以包括例如在第一层间电介质层112上沉积金属层并图案化金属层，但是发明构思不限于此。第一导线120可以形成在距离衬底100相同的高度处。第一导线120可以包括连接到源极接触110a的第一源极线120a和连接到漏极接触110b的第一漏极线120b。
可以在第一层间电介质层112上形成下绝缘层162，以覆盖第一导线120。可以在下绝缘层162中形成第一线沟槽130T和第一通孔VH1。第一线沟槽130T可以形成在距离衬底100相同的高度处，并且形成在比第一导线120的高度高的高度处。每个第一线沟槽130T可以形成在对应的一条第一导线120上并沿着对应的一条第一导线120延伸。第一通孔VH1可以形成在距离衬底100相同的高度处，并且形成在第一导线120的高度与第一线沟槽130T的高度之间的高度处。每个第一通孔VH1可以从对应的一个第一线沟槽130T的底表面朝向衬底100延伸。每个第一通孔VH1可以在空间上连接到对应的第一线沟槽130T。每个第一通孔VH1可以暴露对应的一条第一导线120的顶表面。
参照图2和图8A至图8C，可以分别在第一线沟槽130T和第一通孔VH1中形成第二导线130和第一通路接触V1。例如，第二导线130和第一通路接触V1的形成可以包括：在下绝缘层162上形成填充第一线沟槽130T和第一通孔VH1的金属层；以及对金属层执行平坦化工艺，直到暴露下绝缘层162的顶表面。平坦化工艺可以分别局部地在第一线沟槽130T和第一通孔VH1中形成第二导线130和第一通路接触V1。第二导线130的顶表面可以具有与下绝缘层162的顶表面基本共面(例如，在制造公差和/或材料公差内共面)。第二导线130和第一通路接触V1可以同时形成并由相同的材料形成。
第二导线130可以包括连接到第一导线120的第一源极线120a的第二源极线130a，并且还包括连接到第一导线120的第一漏极线120b的第二漏极线130b。第二源极线130a可以通过对应的第一通路接触V1连接到第一源极线120a，第二漏极线130b可以通过对应的第一通路接触V1连接到第一漏极线120b。第二源极线130a可以通过一对第一通路接触V1连接到第一源极线120a。当在俯视图中观察时，一对第一通路接触V1中的每个可以设置为与对应的有源区ACT上的源极接触110a交叠。例如，一对第一通路接触V1中的每个可以在第三方向D3上与对应的有源区ACT上的源极接触110a对齐。当在俯视图中观察时，连接到第二漏极线130b的第一通路接触V1可以设置为与漏极接触110b交叠。例如，连接到第二漏极线130b的第一通路接触V1可以在第三方向D3上与漏极接触110b对齐。
可以在下绝缘层162上形成中间绝缘层164，中间绝缘层164可以覆盖第二导线130的顶表面。可以在中间绝缘层164中形成第二线沟槽140T和第二通孔VH2。第二线沟槽140T可以形成在距离衬底100相同的高度处，并且形成在比第二导线130的高度高的高度处。每个第二线沟槽140T可以形成在对应的一条第二导线130上并沿对应的一条第二导线130延伸。第二通孔VH2可以形成在距离衬底100相同的高度处，并且形成在第二导线130的高度与第二线沟槽140T的高度之间的高度处。每个第二通孔VH2可以从对应的一个第二线沟槽140T的底表面朝向衬底100延伸。每个第二通孔VH2可以在空间上连接到对应的第二线沟槽140T。每个第二通孔VH2可以暴露对应的一条第二导线130的顶表面。
参照图2和图9A至图9C，可以分别在第二线沟槽140T和第二通孔VH2中形成第三导线140和第二通路接触V2。例如，第三导线140和第二通路接触V2的形成可以包括：在中间绝缘层164上形成填充第二线沟槽140T和第二通孔VH2的金属层；以及对金属层执行平坦化工艺，直到暴露中间绝缘层164的顶表面。平坦化工艺可以分别局部地在第二线沟槽140T和第二通孔VH2中形成第三导线140和第二通路接触V2。第三导线140的顶表面可以与中间绝缘层164的顶表面基本上共面(例如，在制造公差和/或材料公差内共面)。第三导线140和第二通孔接触V2可以同时形成并且由相同的材料形成。
第三导线140可以包括连接到第二导线130的第二源极线130a的第三源极线140a，并且还可以包括连接到第二导线130的第二漏极线130b的第三漏极线140b。第三源极线140a可以通过对应的第二通路接触V2连接到第二源极线130a，第三漏极线140b可以通过对应的第二通路接触V2连接到第二漏极线130b。第三源极线140a可以通过一对第二通路接触V2连接到第二源极线130a。当在俯视图中观察时，一对第二通路接触V2中的每个可以形成为与对应的有源区ACT上的源极接触110a交叠。例如，一对第二通路接触V2中的每个可以在第三方向D3上与对应的有源区ACT上的源极接触110a对齐。当在俯视图中观察时，连接到第三漏极线140b的第二通路接触V2可以形成为与漏极接触110b交叠。例如，连接到第三漏极线140b的第二通路接触V2可以在第三方向D3上与漏极接触110b对齐。
当在俯视图中观察时，第二通路接触V2可以形成为与对应的第一通路接触V1交叠。例如，每个第二通路接触V2可以形成为在第三方向D3上与对应的一个第一通路接触V1对齐。当在俯视图中观察时，第一通路接触V1和第二通路接触V2可以具有相同的尺寸和形状。在这种情况下，可以使用一个光掩模来形成第一通路接触V1和第二通路接触V2。例如，用于形成第一通路接触V1的光刻工艺可以使用与用于形成第二通路接触V2的光刻工艺中使用的光掩模相同的光掩模。因此，可以容易地执行光刻工艺以形成第一通路接触V1和第二通路接触V2。
在一些示例实施例中，当在俯视图中观察时，第二导线130可以形成为与对应的第一导线120交叠并且具有与第一导线120的尺寸和形状相同的尺寸和形状。当在俯视图中观察时，第三导线140可以形成为与对应的第二导线130交叠并且具有与第二导线130的尺寸和形状相同的尺寸和形状。在这种情况下，可以使用一个光掩模来形成第一导线120、第二导线13和第三导线140。例如，可以通过使用与用于形成第二导线130的光刻工艺中使用的光掩模和与用于形成第三导线140的光刻工艺中使用的光掩模相同的光掩模来执行用于形成第一导线120的光刻工艺。因此，可以容易地执行光刻工艺以形成第一导线120、第二导线130和第三导线140。
中间绝缘层164可以在其上设置有覆盖第三导线140的顶表面的上绝缘层166。可以在上绝缘层166中形成第四导线150和第三通路接触V3。第四导线150可以形成在比第三导线140距离衬底100的高度高的高度处。第三通路接触V3可以形成在第三导线140距离衬底100的高度与第四导线150距离衬底100的高度之间的高度处。每条第四导线150可以通过对应的一个第三通路接触V3连接到对应的一条第三导线140。例如，第四导线150可以连接到第三导线140的第三漏极线140b。虽然未示出，但是可以在上绝缘层166中形成连接到第三导线140的第三源极线140a的附加的线和/或附加的接触。可以通过与用于形成例如第二导线130和第一通路接触V1(或第三导线140和第二通路接触V2)的制造方法基本相同的制造方法(例如，在制造公差和/或材料公差内相同的制造方法)形成第四导线150和第三通路接触V3。
下绝缘层162、中间绝缘层164和上绝缘层166可以包括相同的材料。例如，下绝缘层162、中间绝缘层164和上绝缘层166可以包括氧化硅和氮氧化硅中的一种或更多种。下绝缘层162、中间绝缘层164和上绝缘层166可以构成第二层间电介质层160。
返回参照图2和图3A至图3C，第二层间电介质层160可以在其上设置有覆盖第四导线150的第三层间电介质层170。底部接触插塞BEC可以形成在第三层间电介质层170中。例如，底部接触插塞BEC的形成可以包括：形成底部接触孔以穿透第三层间电介质层170；以及在对应的底部接触孔中形成底部接触插塞BEC。每个底部接触孔可以暴露对应的一条第四导线150的顶表面。底部接触插塞BEC的顶表面可以与第三层间电介质层170的顶表面基本共面(例如，在制造公差和/或材料公差内共面)。
可以在第三层间电介质层170上形成数据存储结构DS。数据存储结构DS可以对应地连接到底部接触插塞BEC。如参照图5A和5B所讨论的，每个数据存储结构DS可以包括顺序地堆叠在底部接触插塞BEC上的底部电极BE、磁隧道结MTJ和顶部电极TE。在这种情况下，数据存储结构DS的形成可以包括：在第三层间电介质层170上顺序地形成底部电极层和磁隧道结层；在磁隧道结层上形成导电掩模图案；以及使用导电掩模图案作为蚀刻掩模来顺序地蚀刻磁隧道结层和底部电极层。可以蚀刻磁隧道结层和底部电极层以分别形成磁隧道结MTJ和底部电极BE。在蚀刻工艺之后，导电掩模图案可以保留在磁隧道结MTJ上，并且导电掩模图案的剩余部分可以被定义为顶部电极TE。
可以在第三层间电介质层170上形成覆盖数据存储结构DS的第四层间电介质层180，并且可以在第四层间电介质层180上形成位线BL。每个数据存储结构DS可以连接到对应的一条位线BL。
根据一些示例实施例，由于第一源极线120a、第二源极线130a和第三源极线140a并联连接到晶体管TR的源极区S，所以单位存储单元MC的电阻可以减小。当在俯视图中观察时，第一源极线120a、第二源极线130a和第三源极线140a还可以彼此交叠并且还具有相同的尺寸和形状。当在俯视图中观察时，第一漏极线120b、第二漏极线130b和第三漏极线140b也可以彼此交叠并且也具有相同的尺寸和形状。在这种情况下，可以容易地执行制造工艺以形成第一导线120、第二导线130和第三导线140。当在俯视图中观察时，第一通路接触V1和第二通路接触V2可以彼此交叠并且具有相同的大小和形状。在这种情况下，可以容易地执行制造工艺以形成第一通路接触V1和第二通路接触V2。
因此，可以容易地制造具有改善的电特性的半导体器件。
根据一些示例实施例，多条导线可以并联连接到晶体管的源极区，因此可以减小包括晶体管和连接到晶体管的数据存储结构的单位存储单元的电阻。当在俯视图中观察时，多条导线可以彼此交叠并且具有相同的尺寸和形状。因此，可以容易地执行制造工艺以形成多条导线。
当多条导线包括距离衬底不同高度的第一导线、第二导线和第三导线时，第二导线可以通过第一通孔接触连接到第一导线，并且第三导线可以通过第二通路接触电连接到第二导线。当在俯视图中观察时，第一通路接触和第二通路接触可以彼此交叠并且具有相同的尺寸和形状。因此，可以容易地执行制造工艺以形成第一通路接触和第二通路接触。
因此，可以容易地制造具有改善的电特性的半导体器件。
前述描述提供了用于解释发明构思的示例实施例。因此，发明构思不限于上述实施例，并且本领域普通技术人员将理解，在不脱离发明构思的精神和基本特征的情况下，可以在本文中进行各种形式和细节的改变。

Claims (23)

1.一种半导体器件，所述半导体器件包括：
栅极结构，所述栅极结构位于衬底上；
源极接触和漏极接触，所述源极接触和所述漏极接触分别位于所述栅极结构的相对侧，所述源极接触和所述漏极接触均连接到所述衬底；
磁隧道结，所述磁隧道结连接到所述漏极接触；
第一导线，所述第一导线连接到所述源极接触；以及
第二导线，所述第二导线通过第一通路接触连接到所述第一导线，
其中，所述第二导线相对于所述第一导线远离所述衬底，
其中，所述第一导线和所述第二导线沿第一方向彼此平行地延伸，所述第一方向平行于所述衬底的顶表面，
其中，所述第一导线和所述第二导线均在与所述第一方向交叉的第二方向上具有宽度，所述第一导线的所述宽度和所述第二导线的所述宽度是共同的宽度，
其中，所述第一通路接触沿与所述衬底的所述顶表面垂直的第三方向与所述源极接触对齐。
2.根据权利要求1所述的半导体器件，其中，所述第一通路接触和所述第二导线包括共同的材料。
3.根据权利要求1所述的半导体器件，其中，
所述第一导线和所述第二导线均在所述第一方向上具有长度，
所述第一导线的所述长度和所述第二导线的所述长度是共同的长度。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第三导线，所述第三导线通过第二通路接触连接到所述第二导线，
其中，所述第三导线相对于所述第二导线远离所述衬底，
其中，所述第一导线、所述第二导线和所述第三导线沿所述第一方向彼此平行地延伸，
其中，所述第二通路接触沿所述第三方向与所述源极接触对齐。
5.根据权利要求4所述的半导体器件，其中，当从所述半导体器件的俯视图中观察时，所述第二通路接触和所述第一通路接触具有共同的尺寸和形状。
6.根据权利要求4所述的半导体器件，其中，
所述第一通路接触在所述第一方向上具有第一宽度并且在所述第二方向上具有第二宽度，
所述第二通路接触在所述第一方向上具有第三宽度并且在所述第二方向上具有第四宽度，
其中，所述第一宽度与所述第三宽度基本相同，
其中，所述第二宽度与所述第四宽度基本相同。
7.根据权利要求4所述的半导体器件，其中，
所述第三导线在所述第二方向上具有宽度，
所述第三导线的所述宽度与所述第一导线的所述宽度和所述第二导线的所述宽度相同。
8.根据权利要求7所述的半导体器件，其中
所述第一导线、所述第二导线、所述第三导线均在所述第一方向上具有长度，
所述第一导线的所述长度与所述第二导线的所述长度和所述第三导线的所述长度相同。
9.根据权利要求4所述的半导体器件，其中，所述第二通路接触和所述第三导线包括共同的材料。
10.根据权利要求4所述的半导体器件，其中，所述第一通路接触、所述第二通路接触、所述第一导线、所述第二导线和所述第三导线包括共同的材料。
11.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括第一有源区和第二有源区；
成对的第一栅极结构，所述成对的第一栅极结构在所述第一有源区上方延伸；
成对的第二栅极结构，所述成对的第二栅极结构在所述第二有源区上方延伸；
第一源极接触，所述第一源极接触位于所述成对的第一栅极结构之间，所述第一源极接触连接到所述第一有源区；
第二源极接触，所述第二源极接触位于所述成对的第二栅极结构之间，所述第二源极接触连接到所述第二有源区；
第一导线，所述第一导线在所述成对的第一栅极结构和所述成对的第二栅极结构上方延伸，所述第一导线连接到所述第一源极接触和所述第二源极接触；以及
第二导线，所述第二导线通过多个第一通路接触连接到所述第一导线，
其中，所述第二导线相对于所述第一导线远离所述衬底，
其中，所述第一导线和所述第二导线沿第一方向彼此平行地延伸，所述第一方向平行于所述衬底的顶表面，
其中，所述多个第一通路接触中的一个第一通路接触沿着与所述衬底的所述顶表面垂直的方向与所述第一源极接触对齐，
其中，所述多个第一通路接触中的另一第一通路接触沿着与所述衬底的所述顶表面垂直的所述方向与所述第二源极接触对齐。
12.根据权利要求11所述的半导体器件，其中，
所述成对的第一栅极结构和所述成对的第二栅极结构在所述第一方向上彼此隔离而不直接接触，并在与所述第一方向交叉的第二方向上延伸。
13.根据权利要求11所述的半导体器件，其中，所述多个第一通路接触位于所述第一导线与所述第二导线之间。
14.根据权利要求11所述的半导体器件，其中，所述多个第一通路接触和所述第二导线包括共同的材料。
15.根据权利要求11所述的半导体器件，所述半导体器件还包括：
第三导线，所述第三导线通过多个第二通路接触连接到所述第二导线，
其中，所述第三导线相对于所述第二导线远离所述衬底，
其中，所述第一导线、所述第二导线和所述第三导线沿所述第一方向彼此平行地延伸，
其中，所述多个第二通路接触沿与所述衬底的所述顶表面垂直的所述方向与所述多个第一通路接触相应地对齐。
16.根据权利要求15所述的半导体器件，其中，所述多个第二通路接触位于所述第二导线与所述第三导线之间。
17.根据权利要求16所述的半导体器件，其中，当在所述半导体器件的俯视图中观察时，所述多个第二通路接触中的每个第二通路接触和所述多个第一通路接触中的每个第一通路接触具有共同的尺寸和形状。
18.根据权利要求16所述的半导体器件，其中，
所述多个第一通路接触中的每个第一通路接触在所述第一方向上具有第一宽度并在与所述第一方向交叉的第二方向上具有第二宽度，所述第二方向平行于所述衬底的所述顶表面，
所述多个第二通路接触中的每个第二通路接触在所述第一方向上具有第三宽度并在所述第二方向上具有第四宽度，
其中，所述第一宽度与所述第三宽度基本相同，所述第二宽度与所述第四宽度基本相同。
19.根据权利要求15所述的半导体器件，其中，所述多个第二通路接触和所述第三导线包括共同的材料。
20.根据权利要求15所述的半导体器件，其中，
所述多个第二通路接触中的一个第二通路接触沿着与所述衬底的所述顶表面垂直的所述方向与所述第一源极接触对齐，
所述多个第二通路接触中的另一第二通路接触沿着与所述衬底的所述顶表面垂直的所述方向与所述第二源极接触对齐。
21.根据权利要求15所述的半导体器件，其中，
所述第一导线、所述第二导线和所述第三导线均在垂直于所述第一方向的第二方向上具有宽度，所述第二方向平行于所述衬底的所述顶表面，
所述第一导线的所述宽度与所述第二导线的所述宽度和所述第三导线的所述宽度相同。
22.根据权利要求11所述的半导体器件，其中，
所述第一导线和所述第二导线均在所述第一方向上具有长度并在与所述第一方向交叉的第二方向上具有宽度，所述第二方向平行于所述衬底的所述顶表面，
所述第一导线的所述宽度与所述第二导线的所述宽度相同。
23.根据权利要求22所述的半导体器件，其中，所述第一导线的所述长度与所述第二导线的所述长度相同。
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