CN109755269A - 可变电阻存储器件 - Google Patents

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李同规
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Abstract

一种可变电阻存储器件包括：在衬底上的金属互连层；层间绝缘层，其在金属互连层上并限定用于暴露金属互连层的一部分的接触孔；阻挡金属层，其包括在接触孔内的多个子阻挡金属层；插塞金属层，其在阻挡金属层上并掩埋接触孔；以及可变电阻结构，其在阻挡金属层和插塞金属层上。

Description

可变电阻存储器件
技术领域
发明构思涉及存储器件，更具体地，涉及包括可变电阻层的可变电阻存储器件。
背景技术
可变电阻存储器件利用可变电阻层的根据施加电压的电流传输特性。可变电阻存储器件可以包括衬底上的多个金属互连层。可变电阻层可以形成在该多个金属互连层上。在可变电阻存储器件中，会需要金属互连层电连接到可变电阻层而不损坏金属互连层或可变电阻层。
发明内容
发明构思提供了一种可变电阻存储器件，其中金属互连层可以可靠地电连接到可变电阻层并且对金属互连层或可变电阻层没有损坏。
根据发明构思的一方面，一种可变电阻存储器件包括：衬底；在衬底上的金属互连层；层间绝缘层，其在金属互连层上并限定用于暴露金属互连层的一部分的接触孔；阻挡金属层，其包括在接触孔内的多个子阻挡金属层；在阻挡金属层上的插塞金属层，并且插塞金属层掩埋接触孔；以及在阻挡金属层和插塞金属层上的可变电阻结构。
根据发明构思的另一方面，一种可变电阻存储器件包括：衬底；在衬底上的金属互连层；层间绝缘层，其在金属互连层上并限定用于暴露金属互连的一部分的接触孔；第一阻挡金属层，其在金属互连层上并且覆盖接触孔的底部且覆盖接触孔的内壁；在第一阻挡金属层上的第二阻挡金属层；在第二阻挡金属层上的插塞金属层；以及可变电阻结构。插塞金属层可以掩埋接触孔。第一阻挡金属层、第二阻挡金属层和插塞金属层可以形成具有第一宽度的接触插塞。可变电阻结构可以在第一阻挡金属层、第二阻挡金属层和插塞金属层上。可变电阻结构可以具有第二宽度。
根据发明构思的另一方面，一种可变电阻存储器件可以包括多个字线、多个源极线、金属互连层、接触插塞、多个位线和多个存储单元。所述多个字线可以沿第一方向彼此平行布置，并且可以彼此间隔开。所述多个源极线可以沿垂直于第一方向的第二方向彼此平行布置，并且可以彼此间隔开。所述多个位线可以布置在所述多个源极线上，可以沿第二方向彼此平行，并且可以彼此间隔开。所述多个存储单元可以连接在所述多个源极线与所述多个位线之间。所述多个存储单元的每个可以包括单元晶体管和包含可变电阻层的可变电阻结构。单元晶体管可以包括源极和漏极。所述多个存储单元中的对应一个存储单元内的单元晶体管的源极或漏极可以连接到金属互连层。可变电阻结构可以经由包括所述多个阻挡金属层的接触插塞连接到金属互连层。
附图说明
发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据发明构思的一些实施方式的可变电阻存储器件的电路图；
图2A和图2B是用于说明在图1的可变电阻存储器件中记录“1”和“0”数据的原理的概念图；
图3是图1的可变电阻存储器件中一个行中的存储单元的电路图；
图4是根据发明构思的一些实施方式的可变电阻存储器件的布局图；
图5A至图5D分别是沿图4的线I-I'、II-II'、III-III'和IV-IV'截取的主要元件的剖视图；
图6A和图6B是根据发明构思的一些实施方式的经由接触插塞将金属互连层连接到可变电阻存储器件的可变电阻结构的构造的剖视图；
图7A和图7B是根据发明构思的一些实施方式的经由接触插塞将金属互连层连接到可变电阻存储器件的可变电阻结构的构造的剖视图；
图8A至图8E是示出根据发明构思的一些实施方式的制造可变电阻存储器件的方法的剖视图；
图9是根据发明构思的用于形成可变电阻存储器件的阻挡金属层的团簇沉积设备的视图；
图10是图5A至图5D所示的可变电阻结构的一示例结构的剖视图；
图11是根据发明构思的一些实施方式的包括在可变电阻存储器件中的磁阻器件的剖视图；
图12和图13是根据发明构思的一些实施方式的用于说明读取写入到包括在可变电阻存储器件中的磁阻器件的数据的操作的视图；以及
图14是根据发明构思的一些实施方式的用于说明包括在可变电阻存储器件中的磁阻器件的写入操作的视图。
具体实施方式
在下文中，将参照附图详细描述发明构思的示例实施方式。以下实施方式可以仅用一个实施方式或者一个或更多个实施方式的组合来实现。因此，发明构思的技术精神不限于一个实施方式。
图1是根据发明构思的一些实施方式的可变电阻存储器件的电路图。
详细地，可变电阻存储器件100可以包括存储单元阵列10、字线驱动器区域20、以及写入驱动器和读出放大器区域30。存储单元阵列10可以包括布置成矩阵形式的多个存储单元C。存储单元C的每个可以包括单元晶体管TC和可变电阻层VR。
存储单元阵列10可以包括多个字线WL0、WL1、WL2、WL3、WL4和WL5(120)、多个源极线SL0、SL1、SL2和SL3(130)以及多个位线BL0至BL2(150)。在图1中，为了方便，字线WL0至WL5(120)的数量、源极线SL0至SL3(130)的数量以及位线BL0至BL2(150)的数量仅是示例，并且可以不同于图1所示的相应数量。图1所示的存储单元C可以电连接到字线WL0至WL5(120)当中的字线WL3、源极线SL0至SL3(130)当中的源极线SL0、以及位线BL0至BL2(150)当中的位线BL0。
可变电阻层VR可以包括具有变化的电阻值的材料层。可变电阻层VR可以具有与数据值对应的电阻值。例如，可变电阻层VR可以具有比期望的(和/或备选地预定的)参考电阻值低的电阻值，从而存储“0”数据。与此相反，可变电阻层VR可以具有比期望的(和/或备选地预定的)参考电阻值高的电阻值，从而存储数据“1”。这里，根据电阻值的“0”和“1”数据是示例并且可以颠倒。
根据一些实施方式，可变电阻层VR可以包括磁性物质。可变电阻层VR可以包括磁隧道结(MTJ)器件(或磁阻器件)。可变电阻层VR可以利用自旋转移矩(STT)现象执行存储功能，自旋转移矩(STT)现象中磁性物质的磁化方向通过输入电流而切换。在这种情况下，可变电阻存储器件100可以是磁性随机存取存储器(MRAM)。
根据一些实施方式，可变电阻层VR可以具有相变材料层，该相变材料层具有根据在源极线SL0至SL3(130)与位线BL0至BL2(150)之间流动的电流而变化的晶态或非晶态。在这种情况下，可变电阻存储器件100可以是相变RAM(PRAM)。在另外的实施方式中，可变电阻层VR可以具有拥有由于氧空位或氧移动而变化的电阻的材料层。在这种情况下，可变电阻存储器件100可以是电阻RAM(ReRAM)。
单元晶体管TC可以根据施加到字线WL0至WL5(120)的电压而导通或关断。单元晶体管TC可以被称为开关器件。例如，单元晶体管TC可以是金属氧化物半导体(MOS)晶体管。在图1中，当单元晶体管TC导通时，电流可以在位线BL0、可变电阻层VR和源极线SL0之间流动，并且数据可以被写入到可变电阻层VR/从可变电阻层VR被读取。
字线WL0至WL5(120)可以彼此平行布置，同时沿第一方向(X方向)彼此间隔开期望的(和/或备选地预定的)距离，并且可以分别沿第二方向(Y方向)延伸。字线WL0至WL5(120)的每个可以由字线驱动器区域20内的字线驱动器驱动。字线驱动器区域20可以在存储单元阵列10的第二方向(Y方向)上。
为了从字线WL0至WL5(120)当中选择一个WL3，字线驱动器可以将用于使单元晶体管TC导通的电压输出到对应的字线WL3。第二方向(Y方向)可以不同于第一方向(X方向)。例如，第二方向(Y方向)可以以直角与第一方向(X方向)相交。
源极线SL0至SL3(130)可以沿第二方向(Y方向)彼此平行布置，以彼此间隔开期望的(和/或备选地预定的)距离，并且可以沿第一方向(X方向)延伸。像在源极线SL0至SL3(130)中那样，位线BL0至BL2(150)可以沿第二方向(Y方向)彼此平行布置，以彼此间隔开期望的(和/或备选地预定的)距离，并且可以沿第一方向(X方向)彼此平行地延伸。
源极线SL0至SL3(130)可以连接到单元晶体管TC的源极或漏极。位线BL0至BL2(150)可以连接到可变电阻层VR的一端。可变电阻层VR可以连接到单元晶体管TC的源极或漏极。源极线SL0至SL3(130)和位线BL0至BL2(150)可以沿存储单元阵列10的第一方向连接到写入驱动器和读出放大器区域30。
用于驱动源极线SL0至SL3(130)的多个源极线驱动器以及用于驱动位线BL0至BL2(150)的多个位线驱动器可以布置在写入驱动器和读出放大器区域30中。此外，电连接到位线BL0至BL2的读出放大器可以布置在写入驱动器和读出放大器区域30中。
将基于可变电阻存储器件100是MRAM的情况来描述发明构思的各种实施方式。在MRAM中，电流需要沿两个方向流过MTJ器件，使得“0”和“1”数据可以被存储在MTJ器件(或磁阻器件)(其为MRAM中包括的存储器件)中。
也就是，记录“0”数据时流过MTJ器件的电流的方向需要与记录“1”数据时流过MTJ器件的电流的方向相反。为了形成在其中相反的电流流过MTJ器件的结构，MRAM中存在位线和源极线。存储单元的MTJ器件串联连接到位线与源极线之间的单元晶体管，并且位线与源极线之间的电位差可以改变，从而选择流过存储单元的MTJ器件的电流的方向。图1示出根据一些实施方式的存储单元阵列的电路图。然而，这仅是示例，并且实施方式不限于图1的电路图。
图2A和图2B是用于说明在图1的可变电阻存储器件中记录“1”和“0”数据的原理的概念图。
参照图2A，当“1”数据被记录在所选存储单元Cs上时，如果第四字线WL3和第一位线BL0(或第一源极线SL0)被选择，则所选存储单元Cs可以被唯一地确定。
当适当的导通电压被施加到第四字线WL3、高电压被施加到第一位线BL0并且低电压被施加到第一源极线SL0时，可以产生由箭头指示的电流路径，并且“1”数据可以被记录在所选存储单元Cs的单元存储器MC上。
这里，施加到第一位线BL0的高电压可以例如为1.2V，施加到第一源极线SL0的低电压可以例如为0V。然而，高电压和低电压的值为示例值，并且施加到第一位线BL0的高电压和施加到第一源极线SL0的低电压不限于上述值。
参照图2B，当“0”数据被记录在所选存储单元Cs上时，如果第四字线WL3和第一位线BL0(或第一源极线SL0)以相同的方式被选择，则所选存储单元Cs可以被唯一地确定。
当适当的导通电压被施加到第四字线WL3、低电压被施加到第一位线BL0并且高电压被施加到第一源极线SL0时，可以产生由箭头指示的电流路径，并且“0”数据可以被记录在所选存储单元Cs的单元存储器MC上。
这里，施加到第一位线BL0的低电压可以例如为0V，施加到第一源极线SL0的高电压可以例如为1.2V。然而，高电压和低电压的值为示例值，并且施加到第一位线BL0的低电压和施加到第一源极线SL0的高电压不限于上述值。施加到第一位线BL0和第一源极线SL0的电压可以改变，使得“0”数据可以被记录在所选存储单元Cs的单元存储器MC上。因此，根据当前实施方式，数据可以用约1.2V的低操作电压被记录在可变电阻层VR上。
图2A示出用于在所选存储单元Cs上记录“1”数据的电流流动，图2B示出用于在所选存储单元Cs上记录“0”数据的电流流动。然而，这些仅是示例，并且“0”数据可以由于图2A的电流流动而被记录在所选存储单元Cs上，并且“1”数据可以由于图2B的电流流动而被记录在所选存储单元Cs上。
图3是用于说明图1的可变电阻存储器件的一个行中的存储单元的电路图。
详细地，在图3中，多个存储单元C1、C2和C3连接在一个位线BL(150)与一个源极线SL(130)之间。多个存储单元C1、C2和C3的每个的单元晶体管TC可以连接到第二字线WL1、第四字线WL3和第六字线WL5。
位线BL(150)经由第一节点Nb连接到位线驱动器BLD和读出放大器SA。源极线SL(130)经由第二节点Ns连接到源极线驱动器SLD。位线驱动器BLD、读出放大器SA和源极线驱动器SLD可以布置在图1的写入驱动器和读出放大器区域30中。例如，位于第一节点Nb和第二节点Ns右侧的电路可以布置在写入驱动器和读出放大器区域30中。第一节点Nb和第二节点Ns的左侧可以对应于存储单元阵列10。
晶体管Tr2可以连接在位线BL(150)的第一节点Nb与位线驱动器BLD之间，并且可以由写入信号WR控制。当数据被记录在存储单元C1、C2和C3当中的一个存储单元上时，写入信号WR可以具有导通电平。
晶体管Tr1可以连接在位线BL(150)的第一节点Nb与读出放大器SA之间，并且可以由读取信号RD控制。当数据从存储单元C1、C2和C3当中的一个存储单元被读取时，读取信号RD可以具有导通电平。
晶体管Tr3可以连接在源极线SL(130)的第二节点Ns与源极线驱动器SLD之间，并且可以由使能信号EN控制。当写入信号WR和读取信号RD当中的一个具有导通电平时，使能信号EN可以具有导通电平。
输入数据Din可以被施加到BLD的输入端。反相输入数据Din'可以被输入到源极线驱动器SLD的输入端。例如，位线驱动器BLD可以例如当输入数据Din为“1”时输出高电压，并且可以例如当输入数据Din为“0”时输出低电压。
与此相反，源极线驱动器SLD可以例如当输入数据Din'为“1”时输出低电压，并且可以例如当输入数据Din'为“0”时输出高电压。在这种情况下，高电压可以例如为1.2V，低电压可以例如为0V。高电压和低电压可以为示例值，并且实施方式不限于以上示例。
参考电压Vref和位线BL(150)可以连接到读出放大器SA的输入端。当位线BL(150)的电压大于参考电压Vref时，读出放大器SA可以例如输出“1”作为输出数据Dout，当位线BL(150)的电压小于参考电压Vref时，读出放大器SA可以例如输出“0”作为输出数据Dout。这仅是示例。另一方面，当位线(150)的电压大于参考电压Vref时，读出放大器SA可以输出“0”，当位线BL(150)的电压小于参考电压Vref时，读出放大器SA也可以输出“1”。
参考电流Iref可以被施加到位线BL(150)。当读取信号RD具有导通电平时，参考电流Iref可以被施加到位线BL(150)。参考电流Iref流经经过所选存储单元C的电流路径，并且在读出放大器SA的输入端处的位线BL(150)的电压可以被确定为通过将电流路径上的整个电阻和参考电流Iref的乘积与源极线SL(130)的电压相加而获得的值。
例如，当所选存储单元C的单元存储器MC的电阻较高时，位线BL(150)的电压可以大于参考电压Vref，当存储单元C的单元存储器MC的电阻较低时，位线BL(150)的电压可以小于参考电压Vref。
图4是根据发明构思的一些实施方式的可变电阻存储器件的布局图。
详细地，图4的布局可以对应于图1的可变电阻存储器件100的存储单元阵列(见图1的10)。可变电阻存储器件100可以包括布置成矩阵形式的多个存储单元(见图1的C)。可变电阻存储器件100可以包括有源区域110、字线120、源极线130、可变电阻结构140和位线150。
有源区域110可以由衬底(未示出)上的隔离层(未示出)限定。例如，有源区域110可以沿着如由双箭头所指示的延伸方向E延伸，并且可以相对于第一方向(X方向)成倾斜角度。例如，有源区域110可以相对于第一方向(X方向)成对应于锐角的第一角度θ。例如，第一角度θ可以为约45°。此外，有源区域110可以相对于第二方向(Y方向)成倾斜角度。
有源区域110可以在其两端处具有第一区域A1和第二区域A2。第一区域A1的连接到源极线130的部分可以重叠源极线130。第一区域A1在晶体管方面可以是源极区域或漏极区域。第二区域A2的连接到位线150的部分可以重叠位线150。第二区域A2在晶体管方面可以是漏极区域或源极区域。有源区域110的第二区域A2可以经由可变电阻结构140连接到位线150。
如图所示，有源区域110可以沿第一方向(X方向)和第二方向(Y方向)彼此平行布置。沿在第二方向(Y方向)上延伸的一个字线120布置的第一有源区域110a的延伸方向Ea可以不同于沿与所述一个字线120相邻的字线120布置的第二有源区域110b的延伸方向Eb。
例如，第一有源区域110a的延伸方向Ea可以相对于第二有源区域110b的延伸方向Eb正交。在图4中，第一有源区域110a可以在源极线130下方并且在位线150上方。此外，在图4中，第二有源区域110b可以在位线150下方并且在源极线130上方。
有源区域110可以包括可为衬底的半导体材料层或分开地形成在衬底上的半导体材料层。例如，有源区域110可以被形成为通过沉积或外延生长而形成在衬底上的硅层。该硅层可以是单晶硅层或多晶硅层。
字线120可以沿第一方向(X方向)彼此平行地布置，以彼此间隔开期望的(和/或备选地预定的)距离同时沿第二方向(Y方向)延伸。字线120可以沿第二方向(Y方向)跨越有源区域110布置。例如，字线120可以跨越沿第二方向(Y方向)布置的有源区域110的每个的第一区域A1与第二区域A2之间的空间布置。
字线120可以包括掺杂半导体、金属、导电金属氮化物和金属-半导体化合物当中的至少一种材料。字线120的宽度可以为1F，并且字线120之间沿第一方向(X方向)的节距可以为2F。这里，F可以表示最小光刻特征尺寸。
源极线130可以沿第二方向(Y方向)彼此平行地布置，以彼此间隔开期望的(和/或备选地预定的)距离同时沿第一方向(X方向)延伸。源极线130的每个可以电连接到有源区域110的每个的第一区域A1，并且源极线130可以布置为重叠第一区域A1的一部分。例如，第一有源区域110a的布置在沿图4中的向下方向相邻的位线150之间的第一区域A1以及第二有源区域110b的布置在沿图4中的向上方向相邻的位线150之间的第一区域A1可以连接到源极线130的每个。每个第一有源区域110a的第一区域A1和每个第二有源区域110b的第一区域A1可以共同电连接到一个源极线130。
源极线130可以包括金属、导电金属氮化物、金属-半导体化合物和掺杂半导体当中的至少一种材料。源极线130的宽度可以为1F，并且源极线130之间沿第二方向(Y方向)的节距可以为4F。
可变电阻结构140可以沿第一方向(X方向)和第二方向(Y方向)布置，从而对应于有源区域110的第二区域A2。可变电阻结构140可以布置在位线150与有源区域110的第二区域A2之间，并且可以连接到有源区域110的第二区域A2以及位线150。现在将更详细地描述可变电阻结构140。
像在源极线130中那样，位线150可以沿第二方向(Y方向)彼此平行地布置，以彼此间隔开期望的(和/或备选地预定的)距离同时沿第一方向(X方向)延伸。位线150可以沿第二方向(Y方向)与源极线130交替地布置。位线150可以电连接到每个有源区域110的第二区域A2，并且可以布置为重叠第二区域A2的一部分。位线150可以经由可变电阻结构140电连接到每个有源区域110的第二区域A2。
第二有源区域110b的布置在沿图4中的向下方向相邻的源极线130之间的第二区域A2以及第一有源区域110a的布置在沿图4中的向上方向相邻的源极线130之间的第二区域A2可以连接到位线150中的每个。每个第一有源区域110a的第二区域A2和每个第二有源区域110b的第二区域A2可以经由对应的可变电阻结构140共同电连接到一个位线150。
位线150可以包括金属、导电金属氮化物、金属-半导体化合物和掺杂半导体当中的至少一种材料。位线150的宽度可以为1F，并且位线150之间沿第二方向(Y方向)的节距可以为4F。
图5A至图5D分别是沿图4的线I-I'、II-II'、III-III'和IV-IV'截取的主要元件的剖视图。
详细地，可变电阻存储器件100可以包括衬底101，隔离层103形成在衬底101上。相对于第一方向(X方向)成倾斜角度彼此平行延伸的有源区域110可以通过隔离层103被限定在衬底101上。隔离层103可以形成在形成于衬底101中的隔离沟槽T1内。
衬底101可以由半导体材料形成。在一些实施方式中，衬底101可以包括化合物半导体材料，例如，诸如锗(Ge)的半导体元素、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)和铟磷化物(InP)。在一些实施方式中，衬底101可以具有绝缘体上硅(SOI)结构。例如，衬底101可以包括掩埋氧化物层(BOL)。在一些实施方式中，衬底101可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
字线120可以沿第二方向(Y方向)在有源区域110上延伸。字线120可以以期望的(和/或备选地预定的)距离例如以2F的节距彼此平行地布置。
每个字线120可以具有埋入衬底101内的掩埋字线结构，以具有在比衬底101的顶表面101T低的水平处的顶表面。然而，发明构思不限于此。例如，每个字线120也可以形成为具有在比衬底101的顶表面101T高的水平处的顶表面。
字线120可以形成在形成于衬底101中的栅极沟槽T2内。栅极电介质层122可以形成在栅极沟槽T2中，从而使多个字线120与衬底101绝缘。掩埋绝缘层125可以在栅极沟槽T2内填充在字线120的上部中。在一些实施方式中，每个字线120可以包括掺杂半导体、金属、导电金属氮化物和金属-半导体化合物当中的至少一种材料。
在一些实施方式中，栅极电介质层122可以由选自由以下组成的组的至少一种形成：硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)、以及具有比硅氧化物层的介电常数高的介电常数的高k电介质膜。在一些实施方式中，掩埋绝缘层125可以包括硅氮化物、硅氧化物和硅氮氧化物当中的至少一种材料。
源极线130可以形成在衬底101的顶表面101T和隔离层103上。源极线130可以与有源区域110的第一区域(见图4的A1)相邻地电连接到有源区域110的第一区域A1。源极线130可以沿第二方向(Y方向)彼此平行地布置，以彼此间隔开期望的(和/或备选地预定的)距离同时沿第一方向(X方向)延伸。
金属硅化物层(未示出)可以形成在源极线130与有源区域110之间。金属硅化物层可以用于减小形成在有源区域110中的源极/漏极区域(例如有源区域110的第一区域(见图4的A1))与源极线130之间的接触电阻。然而，金属硅化物层可以被省略，并且如图所示，源极线130可以与有源区域110的第一区域A1直接接触。
在一些实施方式中，源极线130可以具有掩埋结构，该掩埋结构可以低于衬底101的顶表面101T。即使源极线130形成为具有掩埋结构，源极线130也跨越字线120。因此，源极线130可以形成在比字线120的顶表面高的位置处。
第一层间绝缘层161和第二层间绝缘层162可以形成在衬底101的顶表面101T和隔离层103上，从而覆盖源极线130。第一层间绝缘层161和第二层间绝缘层162可以由氧化物层、氮化物层或其组合形成。第一层间绝缘层161和第二层间绝缘层162包括两个层，但是在一些实施方式中可以包括更多绝缘层。第一层间绝缘层161的材料可以与第二层间绝缘层162的材料相同或不同。
第一金属互连层172和第二金属互连层176可以形成在衬底101的顶表面101T和隔离层103上的第一层间绝缘层161内，从而与另外的第一金属互连层172和第二金属互连层176绝缘。在图5A和图5D中，第一金属互连层172和第二金属互连层176包括两个层。然而，在一些实施方式中，第一金属互连层172和第二金属互连层176可以包括更多金属层。第一金属互连层172和第二金属互连层176可以包括铜层。
第一金属互连层172和第二金属互连层176可以经由第一至第三接触插塞170、174和178电连接到衬底101的有源区域110或可变电阻结构140。第一金属互连层172和第二金属互连层176可以连接到单元晶体管(见图1的TC)的源极或漏极。第一至第三接触插塞170、174和178可以穿过第一层间绝缘层161和第二层间绝缘层162，并且可以与有源区域110的第二区域(见图4的A2)接触。第一至第三接触插塞170、174和178可以具有圆柱形结构。
然而，第一至第三接触插塞170、174和178的结构不限于圆柱形结构。例如，第一至第三接触插塞170、174和178可以形成为具有各种多边形柱形状，诸如矩形柱形状、五边形柱形状或椭圆柱形状。此外，第一至第三接触插塞170、174和178可以随着接近向下方向而逐渐变薄，并且可以具有其中第一至第三接触插塞170、174和178的每个的上部的直径大于其下部的直径的结构。
金属硅化物层(未示出)可以形成在第一接触插塞170与有源区域110的第二区域A2之间。金属硅化物层可以用于减小在有源区域110的第二区域A2(例如有源区域110的源极/漏极区域)与第一接触插塞170之间的接触电阻。然而，金属硅化物层可以被省略，并且如图所示，第一接触插塞170也可以与有源区域110的第二区域A2直接接触。
可变电阻结构140可以布置在第三接触插塞178上。可变电阻结构140可以由于第三层间绝缘层163而彼此电绝缘。第三层间绝缘层163可以包括氧化物层、氮化物层或其组合。第三层间绝缘层163具有单层结构。然而，实施方式不限于此，第三层间绝缘层163可以具有由相同材料或不同材料形成的多层结构。每个可变电阻结构140可以经由第一至第三接触插塞170、174和178连接到对应有源区域110的第二区域A2。现在将更详细地描述第三接触插塞178和可变电阻结构140。
每个可变电阻结构140可以根据电阻状态存储数据。每个可变电阻结构140可以包括MTJ器件。例如，每个可变电阻结构140可以包括下电极142、上电极146、以及设置在下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括例如顺序堆叠的第一磁化层、隧道势垒层和第二磁化层。
位线150可以形成在可变电阻结构140上方。位线150可以沿第二方向(Y方向)彼此平行布置同时沿第一方向(X方向)延伸。位线150可以由于第四层间绝缘层165而彼此电绝缘。第四层间绝缘层165可以包括氧化物层、氮化物层或其组合。第四层间绝缘层165具有单层结构。然而，实施方式不限于此，第四层间绝缘层165也可以形成为具有由相同材料或不同材料形成的多层结构。
位线150可以经由第四接触插塞155电连接到对应的可变电阻结构140。位线150可以经由第四接触插塞155、可变电阻结构140以及第一至第三接触插塞170、174和178电连接到有源区域110的第二区域A2。
在一些实施方式中，位线150可以包括金属、导电金属氮化物、金属-半导体化合物和掺杂半导体当中的至少一种材料。例如，位线150可以包括由钽(Ta)、钛(Ti)、钽氮化物(TaN)、钛氮化物(TiN)或其组合形成的阻挡层以及形成在阻挡层上的金属层，例如铜(Cu)层。
图6A和图6B是根据发明构思的一些实施方式的用于经由接触插塞将金属互连层连接到可变电阻存储器件的可变电阻结构的构造的剖视图。
详细地，图6A和图6B示出图5A、图5C和图5D的可变电阻存储器件(见图4的100)的第二金属互连层176、第三接触插塞178和可变电阻结构140。除了当执行用于形成可变电阻结构140的图案化时第二层间绝缘层162的表面被蚀刻并形成凹部162r之外，图6B可以与图6A相同。
这里，第二金属互连层176被称为金属互连层176，第三接触插塞178被称为接触插塞178。图6A和图6B被提供用于说明金属互连层176经由接触插塞178连接到可变电阻存储器件(见图4的100)的可变电阻结构140。
在可变电阻存储器件(见图4的100)中，金属互连层176可以形成在衬底(见图5A至图5D的101)上的第一层间绝缘层161内。如上所述，金属互连层176可以包括Cu层。金属互连层176可以使用镶嵌工艺形成。
蚀刻停止层161p在一些实施方式中可以形成在第一层间绝缘层161上，或者可以被省略。当接触孔形成在第二层间绝缘层162中时，蚀刻停止层161p可以限制和/或防止对第一层间绝缘层161的蚀刻。蚀刻停止层161p可以形成为硅碳氮化物(SiCN)层。
第二层间绝缘层162可以形成在蚀刻停止层161p上，第二层间绝缘层162具有用于暴露金属互连层176的一部分的接触孔162CH。接触孔162CH可以通过选择性地蚀刻第二层间绝缘层162的一部分而形成。接触孔162CH可以通过使用光刻图案化第二层间绝缘层162而形成。接触孔162CH的第一宽度可以为W1。第一宽度W1可以为几十纳米。接触孔162CH的第一高度可以为H1。第一高度H1可以为几千纳米(例如3,000至9,000nm)。
包括多个子阻挡金属层178a和178b的阻挡金属层BM形成在接触孔162CH中。阻挡金属层BM可以包括第一子阻挡金属层178a和第二子阻挡金属层178b。第一子阻挡金属层178a可以与金属互连层176直接接触。
第一子阻挡金属层178a可以在接触孔162CH内形成在金属互连层176上。第一子阻挡金属层178a可以形成在接触孔162CH的底部和内壁上。第二子阻挡金属层178b可以形成在第一子阻挡金属层178a上和在下面将描述的插塞金属层178c下方。
第一子阻挡金属层178a可以包括非晶层。第二子阻挡金属层178b可以包括晶体层。第一子阻挡金属层178a可以是当执行化学机械抛光(CMP)工艺以形成具有几十纳米的宽度W1和几千纳米的高度H1的接触插塞178时用于限制和/或防止金属互连层176的洗脱(elution)的防洗脱层。第一子阻挡金属层178a可以是用于限制和/或防止金属互连层176(例如Cu层)的扩散的防扩散层。
第二子阻挡金属层178b可以是联接增强层，用于增强与插塞金属层178c的联接。由于第二子阻挡金属层178b，可以解决当执行CMP工艺从而形成具有几十纳米(例如30到90nm)的宽度W1和几千纳米的高度H1的接触插塞178时插塞金属层178c被去除或拉出的问题。
第二子阻挡金属层178b可以是用于限制和/或防止与金属互连层176的反应的防反应层。当插塞金属层178c(例如钨(W)层)被形成时，第二子阻挡金属层178b可以是用于限制和/或防止金属互连层176(例如Cu)与用于形成插塞金属层178c的源(例如氟(F)气体)之间的反应(Cu与F之间的反应)的防反应层。
第一子阻挡金属层178a可以包括钨氮化物(WN)层或钽氮化物(TaN)层。WN或TaN层对构成金属互连层176的Cu的移动具有优良的耐受性。第二子阻挡金属层178b可以包括钛氮化物(TiN)层。当构成插塞金属层178c的钨(W)在TiN层上生长时，W层的生长特性是优良的。在图6A和图6B中，阻挡金属层BM包括两个子阻挡金属层178a和178b。然而，在一些实施方式中，阻挡金属层BM可以包括三个或更多个层。
插塞金属层178c形成在阻挡金属层BM上，从而掩埋接触孔162CH。插塞金属层178c可以与可变电阻结构140直接接触。插塞金属层178c可以形成在第二子阻挡金属层178b上，从而掩埋接触孔162CH。插塞金属层178c可以包括W层。
阻挡金属层BM和插塞金属层178c可以构成(或形成)接触插塞178。因为接触插塞178形成在接触孔162CH内，所以第一宽度可以为W1。接触插塞178的高度可以为H1。如下面将描述地，接触插塞178可以通过在接触孔162CH内和在第二层间绝缘层162上形成阻挡金属材料层和插塞金属材料层然后通过执行CMP工艺而形成。
可变电阻结构140可以形成在阻挡金属层BM和插塞金属层178c上。如上所述，可变电阻结构140可以包括下电极142、上电极146、以及在下电极142与上电极146之间的可变电阻层144。如上所述，构成(或形成)可变电阻结构140的可变电阻层144可以包括MTJ器件。
可变电阻结构140的第二宽度可以为W2。可变电阻结构140的第二宽度W2可以大于接触插塞178的第一宽度W1。当可变电阻结构140的第二宽度W2大于接触插塞178的第一宽度W1时，可变电阻结构140可以被容易地形成而对接触插塞178没有损坏。
可变电阻结构140可以通过如下面将描述地在接触插塞178和第二层间绝缘层162上形成可变电阻结构材料层、然后通过使用光刻蚀刻可变电阻结构材料层而形成。因此，当几十纳米(例如30到90nm)的可变电阻结构的第二宽度W2大于接触插塞178的第一宽度W1时，可以减少对接触插塞178的损坏。此外，如图6B所示，第二层间绝缘层162的表面可以被蚀刻，使得可以形成凹部162r。
具有以上构造的可变电阻存储器件100可以包括第一子阻挡金属层178a和第二子阻挡金属层178b，从而经由接触插塞将金属互连层176容易地连接到可变电阻结构140。在当前实施方式中，为了方便，阻挡金属层BM被分成第一子阻挡金属层178a和第二子阻挡金属层178b。然而，第一子阻挡金属层178a和第二子阻挡金属层178b也可以分别被称为第一阻挡金属层178a和第二阻挡金属层178b。
图7A和图7B是根据发明构思的一些实施方式的用于经由接触插塞将金属互连层连接到可变电阻存储器件的可变电阻结构的构造的剖视图。
详细地，除了可变电阻结构140的第三宽度W3等于接触插塞178的第一宽度W1之外，图7A和图7B可以与图6A和图6B相同。因此，将省略或简要提供与图6A和图6B的描述相同的图7A和图7B的描述。
在可变电阻存储器件(见图4的100)中，金属互连层176形成在衬底(见图5A至图5D的101)上的第一层间绝缘层161内。接触插塞178可以在金属互连层176上形成在第二层间绝缘层162内，可以连接到金属互连层176，并且可以具有第一宽度W1和第一高度H1。第一宽度W1可以为几十纳米。第一高度H1可以为几千纳米。
具有第三宽度W3的可变电阻结构140可以形成在接触插塞178上。第三宽度W3可以等于第一宽度W1。当可变电阻结构140的第三宽度W3等于接触插塞178的第一宽度W1时，与图6A和图6B的可变电阻存储器件的集成度相比，可变电阻存储器件100的集成度可以增加。
图8A至图8E是示出根据发明构思的一些实施方式的制造可变电阻存储器件的方法的剖视图。
详细地，图8A至图8E示出图6A所示的经由接触插塞连接金属互连层和可变电阻结构的制造工艺。将省略或简要提供与图6A的描述相同的图8A至图8E的描述。
参照图8A，金属互连层176形成在衬底(见图5A至图5D的101)上的第一层间绝缘层161内。金属互连层176可以形成为Cu层。金属互连层176可以使用镶嵌工艺形成。蚀刻停止层161p在一些实施方式中可以形成在第一层间绝缘层161上，或者可以省略蚀刻停止层161p。
第二层间绝缘层162形成在蚀刻停止层161p上，第二层间绝缘层162具有用于暴露金属互连层176的一部分的接触孔162CH。第二层间绝缘层162可以通过在蚀刻停止层161p上形成层间绝缘材料层、然后通过使用光刻选择性地蚀刻层间绝缘材料层而形成。接触孔162CH可以具有第一宽度W1和第一高度H1。第一宽度W1可以为几十纳米。第一高度H1可以为几千纳米。
参照图8B，接触插塞材料层178p形成在接触孔162CH内和在第二层间绝缘层162上，接触插塞材料层178p包括顺序堆叠的第一阻挡金属材料层178pa、第二阻挡金属材料层178pb和插塞金属材料层178pc。第一阻挡金属材料层178pa和第二阻挡金属材料层178pb可以使用如下面将描述的团簇沉积设备(cluster deposition device)原位形成而没有振动制动(vibration brake)。因此，可以减小第一阻挡金属材料层178pa的接触电阻。
此外，第一阻挡金属材料层178pa、第二阻挡金属材料层178pb和插塞金属材料层178pc可以使用团簇沉积设备原位形成而没有真空制动。第一阻挡金属材料层178pa和第二阻挡金属材料层178pb的接触电阻可以被减小。
第一阻挡金属材料层178pa可以使用物理气相沉积(PVD)或原子层沉积(ALD)被形成。第二阻挡金属材料层178pb可以使用PVD或ALD形成。优选地，第二阻挡金属材料层178pb可以使用ALD形成。
第一阻挡金属材料层178pa可以包括WN层或TaN层。第二阻挡金属材料层178pb可以包括TiN层。插塞金属材料层178pc可以包括W层。
第一阻挡金属材料层178pa形成在接触孔162CH的底部和内壁上以及在金属互连层176上的第二层间绝缘层162上。第二阻挡金属材料层178pb形成在第一阻挡金属材料层178pa上。插塞金属材料层178pc形成为在第二阻挡金属材料层178pb上掩埋接触孔162CH。
参照图8C，使用第二层间绝缘层162作为蚀刻停止点对图8B所示的包括第一阻挡金属材料层178pa、第二阻挡金属材料层178pb和插塞金属材料层178pc的接触插塞材料层178p执行CMP。
然后，图8B的第一阻挡金属材料层178pa被形成为第一子阻挡金属层178a。图8B的第二阻挡金属材料层178pb被形成为第二子阻挡金属层178b。图8B的插塞金属材料层178pc可以被形成为插塞金属层178c。第一子阻挡金属层178a和第二子阻挡金属层178b是阻挡金属层BM。图8B的接触插塞材料层178p被形成为接触插塞178。阻挡金属层BM和插塞金属层178c是接触插塞178。
如上所述，第一子阻挡金属层178a可以是当执行CMP工艺以形成具有几十纳米的宽度W1和几千纳米的高度H1的接触插塞178时用于限制和/或防止金属互连层176的洗脱的防洗脱层。第一子阻挡金属层178a可以是用于限制和/或防止金属互连层176(例如Cu层)扩散的防扩散层。
如上所述，第二子阻挡金属层178b可以是联接增强层，用于增强与插塞金属材料层178pc的联接。由于第二子阻挡金属层178b，可以解决当执行CMP工艺以形成具有几十纳米(例如30到90nm)的宽度W1和几千纳米(例如3,000到9,000nm)的高度H1的接触插塞178时插塞金属层178c被去除或拉出的问题。
如上所述，第二子阻挡金属层178b可以是用于限制和/或防止与金属互连层176的反应的防反应层。第二子阻挡金属层178b可以是用于限制和/或防止当插塞金属层178c(例如W层)被形成时金属互连层176与用于形成插塞金属层的源(例如F气体)之间的反应的防反应层。
参照图8D和图8E，可变电阻结构材料层140p形成在接触插塞178和第二层间绝缘层162上，如图8D所示。可变电阻结构材料层140p可以包括下电极材料层142p、可变电阻材料层144p和上电极材料层146p。
如图8E所示，可变电阻结构140通过使用光刻选择性地蚀刻可变电阻结构材料层140p而形成。如上所述，当可变电阻结构140的第二宽度W2大于接触插塞178的第一宽度W1时，可变电阻结构140可以被容易地形成而对接触插塞178没有损坏。
图9是根据发明构思的用于形成可变电阻存储器件的阻挡金属层的团簇沉积设备的视图。
详细地，团簇沉积设备310可以包括预真空室(loadlock chamber)320、传送室330和各种类型的腔室。传送室330可以包括用于传送位于其中的晶片(或基板)的晶片传送装置。晶片传送装置可以包括机械臂335，并且机械臂335可以将晶片运送到处理室和预真空室320中/从预真空室320中运出。
团簇沉积设备310可以包括清洁室345。从预真空室320运出的晶片可以被传送到清洁室345。晶片可以在清洁室345中使用氩气(Ar)或氦气(He)清洁。
团簇沉积设备310可以包括除气室(degass chamber)342和346、以及冷却室344。除气室342和346可以通过向晶片供应氧而从晶片的表面去除异物。冷却室344可以降低在沉积工艺中升高的温度。
团簇沉积设备310可以包括沉积室352、354、356、358、360和362。在沉积室352、354、356、358、360和362中，薄层可以使用PVD、CVD或ALD形成在晶片上。
例如，沉积室360可以是在其中将沉积上述第一阻挡金属层的腔室。沉积室356可以是在其中将沉积第二阻挡金属层的腔室。沉积室352可以是在其中将沉积插塞金属层的腔室。沉积室362可以是在其中将形成金属互连层的腔室。以这种方式，在团簇沉积设备310中，各种类型的材料层可以在晶片(未示出)上原位形成而没有真空制动。
图10是图5A至图5D所示的可变电阻结构的一示例结构的剖视图。
详细地，可变电阻结构140可以包括下电极142、上电极146和可变电阻层144，可变电阻层144包括顺序地堆叠在下电极142与上电极146之间的第一磁化层144-1、隧道势垒层144-2和第二磁化层144-3。第一磁化层144-1和第二磁化层144-3中的一个可以包括钉扎层，其中的另一个可以包括自由层。然而，实施方式不限于此。
例如，第一磁化层144-1或第二磁化层144-3可以包括至少一个钉扎层和至少一个自由层。此外，在图10中，在第一磁化层144-1与第二磁化层144-3之间包括一个隧道势垒层144-2。然而，实施方式不限于此。下电极142与上电极146之间可以包括多个隧道势垒层。
钉扎层的磁化方向可以被固定，并且钉扎层具有垂直于钉扎层的表面的易磁化轴。具有垂直于自由层的表面的易磁化轴的自由层的磁化方向可以根据条件是可变的。
可变电阻结构140的磁隧道结的电阻值可以根据第一磁化层144-1和第二磁化层144-3的每个的磁化方向而变化。例如，当第一磁化层144-1和第二磁化层144-3的磁化方向彼此反平行时，可变电阻结构140可以具有相对高的电阻值并且可以存储“1”数据。当第一磁化层144-1和第二磁化层144-3的磁化方向彼此平行时，可变电阻结构140可以具有相对低的电阻值并且可以存储“0”数据。数据可以利用电阻值之间的差异被记录在可变电阻存储器件100上/从可变电阻存储器件100被读取。
在一些实施方式中，可变电阻结构140可以用于实现垂直磁化型MTJ器件。在一些实施方式中，可变电阻结构140的自由层的磁化方向可以通过自旋转移矩(STT)改变。在一些实施方式中，可变电阻结构140可以具有其中电流移动方向和易磁化轴基本上彼此垂直的水平MTJ结构。
下电极142和上电极146可以包括具有相对低的反应性的导电材料。在一些实施方式中，下电极142和上电极146可以包括导电金属氮化物。例如，下电极142和上电极146可以具有包括选自由Ti、Ta、钌(Ru)、TiN、TaN和W组成的组的至少一种材料的单层结构、或包括多种材料的多层结构。
隧道势垒层144-2可以具有比自旋扩散距离小的厚度。隧道势垒层144-2可以包括非磁性材料。在一些实施方式中，隧道势垒层144-2可以包括选自由镁(Mg)、Ti、铝(Al)、镁锌(MgZn)和镁硼(MgB)组成的组的至少一种材料的氧化物。在一些实施方式中，隧道势垒层144-2可以包括Ti氮化物或钒(V)氮化物。
在一些实施方式中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括选自由铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)和铂(Pt)组成的组的至少一种。在一些实施方式中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括Co-M1合金(其中M1是选自由Pt、Pd和Ni组成的组的至少一种金属)或Fe-M2合金(其中M2是选自由Pt、Pd和Ni组成的组的至少一种金属)。在一些实施方式中，第一磁化层144-1和第二磁化层144-3中的至少一个还可以包括选自由硼(B)、碳(C)、Cu、银(Ag)、金(Au)、Ru、Ta和铬(Cr)组成的组的至少一种材料。
在一些实施方式中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括垂直磁各向异性(PMA)材料。在一些实施方式中，第一磁化层144-1和第二磁化层144-3中的至少一个可以具有合成反铁磁(SAF)结构。SAF结构是其中Ru中间层插入到铁磁堆叠结构中的结构。例如，SAF结构可以具有CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n(其中m和n为自然数)的多层结构。根据发明构思的磁存储器件中可采用的SAF结构不限于以上示例，并且可以以各种方式修改。
根据一个或更多个实施方式，图5A至图5D示出的可变电阻结构140可以包括下电极142、上电极146、以及在下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括相变材料层。
随着相变材料层取决于在下电极142与上电极146之间流动的电流而改变为晶态或非晶态，电阻可以改变。在这种情况下，可变电阻存储器件100可以用在PRAM器件中。下电极142形成在相变材料层下方并加热相变材料层。因此，相变材料层中可以发生相转变。
下电极142可以包括金属或者诸如金属氮化物或金属硅氮化物的金属化合物。例如，下电极142可以包括诸如W、Al、Cu、Ta、Ti、钼(Mo)、铌(Nb)或锆(Zr)的金属、其金属氮化物或其金属硅氮化物。这些材料可以单独使用或彼此混合使用。
相变材料层可以形成在下电极142上，并且相变材料层的底表面可以具有与下电极142的顶表面基本上相同的形状和面积。相变材料层可以包括其中锗(Ge)、锑(Sb)和/或碲(Te)以期望的(和/或备选地预定的)比例组合的基于硫族化物的材料。
相变材料层可以包括Ge、Sb、Te和至少一种的杂质X。在相变材料层中，选自由III族、IV族、V族和VI族组成的组的一种或更多种杂质可以添加到Ge-Sb-Te系统中。在示例实施方式中，相变材料层的成分可以由XaGebSbcTe1-(a+b+c)表示。杂质X可以选自由B、C、氮(N)、氧(O)、Al、硅(Si)、磷(P)和硫(S)组成的组。杂质X可以从C、N和O当中选择。与此不同，杂质X可以是铋(Bi)。上电极146形成为与相变材料层接触。上电极146可以包括与用于形成下电极142的材料基本上相同或相似的材料。
根据一些实施方式，图5A至图5D所示的可变电阻结构140可以包括下电极142、上电极146、以及在下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括具有由于氧空位或氧移动而变化的电阻的材料。在这种情况下，可变电阻存储器件100可以用在ReRAM器件中。
可变电阻层144可以包括基于钙钛矿的材料或过渡金属氧化物。例如，基于钙钛矿的材料可以包括STO(SrTiO3)、BTO(BaTiO3)或PCMO(Pr1-XCaXMnO3)。过渡金属氧化物可以包括例如钛氧化物(TiOX)、锆氧化物(ZrOX)、铝氧化物(AlOX)、铪氧化物(HfOX)、钽氧化物(TaOX)、铌氧化物(NbOX)、钴氧化物(CoOX)、钨氧化物(WOX)、镧氧化物(LaOX)或锌氧化物(ZnOX)。这些材料可以单独使用，或者其中的两种或更多种材料可以组合。
可变电阻层144还可以具有其中堆叠包括上述材料的多个层的结构。例如，可变电阻层144可以具有其中堆叠第一铪氧化物(HfO2)层、第二铪氧化物(HfOX)层和锆氧化物(ZrOX)层的结构。可变电阻层144还可以具有其中堆叠钛铝氧化物(TiAlOX)层、钽氧化物(TaOX)层和铝氧化物(AlOX)层的结构。
在下文中，将描述根据发明构思的一个或更多个实施方式的可变电阻存储器件的可变电阻层是磁阻器件(或MTJ器件)的情况。
图11是根据发明构思的一些实施方式的包括在可变电阻存储器件中的磁阻器件的剖视图。
详细地，磁阻器件200可以包括自由层210、钉扎层230、以及插置在自由层210与钉扎层230之间的势垒层220。磁阻器件200可以对应于上述图3的单元存储器MC。
自由层210的磁化方向根据条件是可变的，并且自由层210具有垂直于自由层210的表面的易磁化轴。钉扎层230的磁化方向被固定，并且钉扎层230具有垂直于钉扎层230的表面的易磁化轴。磁阻器件200的电阻值根据自由层210的磁化方向而改变。
当自由层210的磁化方向和钉扎层230的磁化方向彼此平行时，磁阻器件200可以具有低电阻值并且可以存储“0”数据。当自由层210的磁化方向和钉扎层230的磁化方向彼此反平行时，磁阻器件200可以具有高电阻值并且可以存储“1”数据。
在图11中，钉扎层230和自由层210的位置不限于该示例，并且可以彼此转换。或者，根据自由层210的磁化方向，存储在磁阻器件200中的数据可以相反。
自由层210和钉扎层230的每个可以在与势垒层220的界面(即接触表面)处具有界面垂直磁各向异性(IPMA)。为此，自由层210和钉扎层230可以包括铁磁材料。例如，铁磁材料可以具有约106至107erg/cc的相对高的磁各向异性能Ku。由于高的磁各向异性能，自由层210和钉扎层230可以具有垂直于界面的易磁化轴。
自由层210是具有可变磁化方向的磁层。也就是，自由层210可以包括例如Co、Fe和Ni当中的至少一种的铁磁材料并且还可以包括诸如B、Cr、Pt和Pd的其它元素，该铁磁材料具有其中磁化方向沿垂直于自由层210的表面的方向自由改变的磁矩。自由层210可以由与用于形成钉扎层230的材料不同的材料形成，或者也可以由与用于形成钉扎层230的材料相同的材料形成。
钉扎层230(其为具有固定磁化方向的磁层)可以包括Co、Fe和Ni当中的至少一种铁磁材料，并且还可以包括诸如B、Cr、Pt和Pd的其它元素。当前实施方式中的钉扎层230被示为一个单层。然而，实施方式不限于此，钉扎层230可以具有多层结构。
在一些实施方式中，钉扎层230可以具有多层结构，其中由Co和Co合金中的至少一种形成的第一层以及由Pt、Ni和Pd当中的至少一种形成的第二层交替地堆叠，或者可以包括具有L10结构的CoPt层或FePt层、或者稀土元素和过渡金属的合金层。这里，稀土元素可以是铽(Tb)和钆(Gd)中的至少一种，过渡金属可以是Ni、Fe和Co当中的至少一种。可以使用稀土元素和过渡金属的各种组合的合金。它们当中，例如，CoFeB或CoFe可以用作用于形成钉扎层230的材料。
势垒层220插置在自由层210与钉扎层230之间，从而增大磁阻器件200的隧道磁阻比(TMR)。势垒层220可以具有约8到的厚度。势垒层220可以具有比自旋扩散距离小的厚度。势垒层220可以包括非磁性材料。势垒层220可以包括选自由镁(Mg)、钛(Ti)、铝(Al)、MgZn和MgB的氧化物、及Ti和V的氮化物组成的组的至少一种。例如，势垒层220可以具有多层结构。
在一些实施方式中，自由层210、势垒层220和钉扎层230可以具有相同的晶体结构。例如，自由层210、势垒层220和钉扎层230的每个可以具有体心立方(BCC)晶体结构。
图12和图13是用于说明根据发明构思的一些实施方式的读取写入到包括在可变电阻存储器件中的磁阻器件的数据的操作的视图。
详细地，图12和图13分别显示了根据写入到磁阻器件200的数据的磁化方向。磁阻器件200的电阻值根据自由层210的磁化方向而变化。当读取电流RC流过磁阻器件200时，根据磁阻器件200的电阻值的数据电压被输出。因为读取电流RC的强度远小于写入电流的强度，所以自由层210的磁化方向不被读取电流RC改变。
参照图12，磁阻器件200中自由层210的磁化方向和钉扎层230的磁化方向彼此平行。在这种情况下，磁阻器件200具有低电阻值。在这种情况下，当读取电流RC流过磁阻器件200时，可以读取“0”数据。
参照图13，在磁阻器件200中，自由层210的磁化方向和钉扎层230的磁化方向彼此反平行。磁阻器件200具有高电阻值。在这种情况下，当读取电流RC流过磁阻器件200时，可以读取“1”数据。
在图11至图13所示的磁阻器件200中，自由层210和钉扎层230是水平磁性器件。然而，根据另外的实施方式，自由层210和钉扎层230也可以是垂直磁性器件。
图14是用于说明根据发明构思的一些实施方式的包括在可变电阻存储器件中的磁阻器件的写入操作的视图。
详细地，自由层210的磁化方向可以根据流过磁阻器件200的写入电流WC1和WC2的方向来确定。例如，当第一写入电流WC1从自由层210被施加到钉扎层230时，具有与钉扎层230的自旋方向相同的自旋方向的自由电子向自由层210施加转矩。因此，自由层210平行于钉扎层230磁化。
当第二写入电流WC2从钉扎层230施加到自由层210时，具有与钉扎层230的自旋方向相反的自旋方向的电子返回自由层210，并向钉扎层230施加转矩。因此，自由层210反平行于钉扎层230磁化。也就是，磁阻器件200中的自由层210的磁化方向可以通过STT改变。
如上所述，在根据发明构思的技术精神的可变电阻存储器件中，金属互连层能使用包括多个阻挡金属层和插塞金属层的接触插塞被电连接到可变电阻结构。
多个阻挡金属层可以用于将金属互连层容易地连接到插塞金属层。换言之，形成在金属互连层上的第一阻挡金属层用作用于限制和/或防止金属互连层的洗脱的防洗脱层、或用于限制和/或防止金属互连层的扩散的防扩散层。形成在第一阻挡金属层上的第二阻挡金属层可以是用于增强与插塞金属层的联接的联接增强层、或用于限制和/或防止与金属互连层的反应的防反应层。
虽然已经参照发明构思的实施方式具体显示和描述了发明构思，但是将理解，可以在其中进行在形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月1日向韩国知识产权局提交的韩国专利申请第10-2017-0144753号的权益，其公开通过引用全文在此合并。

Claims (20)

1.一种可变电阻存储器件，包括：
衬底；
在所述衬底上的金属互连层；
在所述金属互连层上的层间绝缘层，所述层间绝缘层限定接触孔，所述接触孔用于暴露所述金属互连层的一部分；
在所述接触孔内包括多个子阻挡金属层的阻挡金属层；
在所述阻挡金属层上的插塞金属层，所述插塞金属层掩埋所述接触孔；以及
在所述阻挡金属层和所述插塞金属层上的可变电阻结构。
2.根据权利要求1所述的可变电阻存储器件，其中
所述多个子阻挡金属层包括第一子阻挡金属层和第二子阻挡金属层，
所述第一子阻挡金属层在所述接触孔中在所述金属互连层上，
所述第二子阻挡金属层在所述第一子阻挡金属层上，以及
所述第二子阻挡金属层在所述插塞金属层下方。
3.根据权利要求2所述的可变电阻存储器件，其中
所述第一子阻挡金属层覆盖所述接触孔的底部并且覆盖所述接触孔的内壁，以及
所述插塞金属层在所述第二子阻挡金属层上从而掩埋所述接触孔。
4.根据权利要求2所述的可变电阻存储器件，其中
所述第一子阻挡金属层包括非晶层，以及
所述第二子阻挡金属层包括晶体层。
5.根据权利要求2所述的可变电阻存储器件，其中
所述第一子阻挡金属层包括用于限制所述金属互连层的洗脱的防洗脱层或用于限制所述金属互连层的扩散的防扩散层。
6.根据权利要求2所述的可变电阻存储器件，其中
所述第二子阻挡金属层包括用于增强与所述插塞金属层的联接的联接增强层或用于限制与所述金属互连层的反应的防反应层。
7.根据权利要求2所述的可变电阻存储器件，其中
所述金属互连层包括铜层，
所述第一子阻挡金属层包括钨氮化物层或钽氮化物层，以及
所述第二子阻挡金属层包括钛氮化物层。
8.根据权利要求1所述的可变电阻存储器件，其中所述可变电阻结构包括磁隧道结器件或磁阻器件。
9.根据权利要求1所述的可变电阻存储器件，其中
所述阻挡金属层和所述插塞金属层形成接触插塞，以及
所述接触插塞被构造为将所述金属互连层电连接到所述可变电阻结构。
10.一种可变电阻存储器件，包括：
衬底；
在所述衬底上的金属互连层；
在所述金属互连层上的层间绝缘层，所述层间绝缘层限定接触孔，所述接触孔用于暴露所述金属互连层的一部分；
在所述金属互连层上的第一阻挡金属层，所述第一阻挡金属层覆盖所述接触孔的底部并且覆盖所述接触孔的内壁；
在所述第一阻挡金属层上的第二阻挡金属层；
在所述第二阻挡金属层上的插塞金属层，
所述插塞金属层掩埋所述接触孔，
所述插塞金属层、所述第一阻挡金属层和所述第二阻挡金属层形成具有第一宽度的接触插塞；以及
在所述第一阻挡金属层、所述第二阻挡金属层和所述插塞金属层上的可变电阻结构，
所述可变电阻结构具有第二宽度。
11.根据权利要求10所述的可变电阻存储器件，其中
所述可变电阻结构在所述层间绝缘层上，以及
所述可变电阻结构的所述第二宽度大于所述接触插塞的所述第一宽度。
12.根据权利要求10所述的可变电阻存储器件，其中所述可变电阻结构的所述第二宽度等于所述接触插塞的所述第一宽度。
13.根据权利要求10所述的可变电阻存储器件，其中
所述第一阻挡金属层包括非晶层，以及
所述第二阻挡金属层包括晶体层。
14.根据权利要求10所述的可变电阻存储器件，其中
所述第一阻挡金属层包括用于限制所述金属互连层的洗脱的防洗脱层或用于限制所述金属互连层的扩散的防扩散层。
15.根据权利要求10所述的可变电阻存储器件，其中所述第二阻挡金属层包括用于增强与所述插塞金属层的联接的联接增强层或用于限制与所述金属互连层的反应的防反应层。
16.根据权利要求10所述的可变电阻存储器件，其中
所述金属互连层包括铜层，
所述第一阻挡金属层包括钨氮化物层或钽氮化物层，以及
所述第二阻挡金属层包括钛氮化物层。
17.一种可变电阻存储器件，包括：
沿第一方向彼此平行布置的多个字线，所述多个字线彼此间隔开；
沿垂直于所述第一方向的第二方向彼此平行布置的多个源极线，所述多个源极线彼此间隔开；
金属互连层；
包括多个阻挡金属层的接触插塞；
在所述多个源极线上并且沿所述第二方向彼此平行的多个位线，所述多个位线彼此间隔开；以及
连接在所述多个源极线与所述多个位线之间的多个存储单元，
所述多个存储单元的每个包括单元晶体管和包含可变电阻层的可变电阻结构，
所述单元晶体管包括源极和漏极，
所述多个存储单元中的对应一个存储单元内的所述单元晶体管的所述源极或所述漏极连接到所述金属互连层，以及
所述可变电阻结构经由包括所述多个阻挡金属层的所述接触插塞连接到所述金属互连层。
18.根据权利要求17所述的可变电阻存储器件，还包括：
在所述多个阻挡金属层上的插塞金属层，其中
所述接触插塞直接接触所述金属互连层和所述多个阻挡金属层上的所述插塞金属层，以及
所述接触插塞直接接触所述可变电阻结构。
19.根据权利要求18所述的可变电阻存储器件，其中
所述多个阻挡金属层包括第一阻挡金属层和第二阻挡金属层，
所述第一阻挡金属层直接接触所述金属互连层，以及
所述第二阻挡金属层在所述第一阻挡金属层上与所述插塞金属层直接接触。
20.根据权利要求17所述的可变电阻存储器件，其中
所述可变电阻层包括磁隧道结器件或磁阻器件。
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