CN108665921A - 半导体器件 - Google Patents

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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

一种半导体器件包括含第一基板的第一半导体芯片。第一磁隧道结在第一基板上。第二半导体芯片包括第二基板。第二磁隧道结在第二基板上。第二半导体芯片放置在第一半导体芯片上以形成芯片堆叠。第一磁隧道结的磁化翻转所需的第一临界电流密度不同于第二磁隧道结的磁化翻转所需的第二临界电流密度。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括嵌入式磁存储元件的半导体器件。
背景技术
在当前的嵌入式半导体器件中，存储元件和逻辑元件通常一起集成在单个芯片上。这样的嵌入式半导体器件可以包括配置为存储用户数据的主存储元件以及配置为处理由用户请求的特定功能的功能电路。
在现代电子设备中，期望非易失类型的存储器件，因为即使没有电源它们也会保留用户数据。闪速存储器件已经作为非易失性器件变得受欢迎。然而，闪速存储器件与相对慢的操作速度相关联，这会不利地影响所得系统的性能。磁存储器件已经因解决和消除闪速存储器件的局限性的潜力而被研究。磁存储器件以相对更高的速度运行并提供非易失特性；因此，磁存储器件已经作为下一代存储器件吸引了相当多的关注。这随着消费类电子产品要求更高的速度、更低的功耗和不断增长的集成度而尤其如此。
发明内容
本发明构思的实施方式涉及包括具有提高的保留特性的非易失性存储单元的半导体器件。实施方式还涉及具有相对高的速度和相对低的功耗的随机存取存储单元。
根据本发明构思的示例性实施方式，一种半导体器件包括含第一基板的第一半导体芯片。第一磁隧道结在第一基板上。第二半导体芯片包括第二基板。第二磁隧道结在第二基板上。第二半导体芯片放置在第一半导体芯片上以形成芯片堆叠。第一磁隧道结的磁化翻转(magnetization reversal)所需的第一临界电流密度不同于第二磁隧道结的磁化翻转所需的第二临界电流密度。
根据本发明构思的示例性实施方式，一种半导体器件包括第一半导体芯片以及以芯片堆叠布置堆叠在第一半导体芯片上的第二半导体芯片。第一半导体芯片包括含第一区域和第二区域的第一基板、在第一区域处的第一存储结构、以及在第二区域处的第一逻辑结构。第二半导体芯片包括含第三区域和第四区域的第二基板、在第三区域处的第二存储结构、以及在第四区域处的第二逻辑结构。第一存储结构包括可作为非易失性存储(NVM)单元操作的第一存储单元，第二存储结构包括可作为随机存取存储(RAM)单元操作的第二存储单元。
根据本发明构思的示例性实施方式，一种半导体器件包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括在水平方向上延伸的第一基板和在第一基板上的第一磁隧道结，第二半导体芯片包括在水平方向上延伸的第二基板和在第二基板上的第二磁隧道结，第二半导体芯片放置在第一半导体芯片上以形成在相对于水平方向的垂直方向上延伸的芯片堆叠。第一磁隧道结具有第一磁隧道结的磁化翻转所需的第一临界电流密度。第二磁隧道结具有第二磁隧道结的磁化翻转所需的第二临界电流密度。磁化翻转所需的第一临界电流密度和第二临界电流密度是不同的。
附图说明
图1是示出根据本发明构思的示例性实施方式的半导体器件的简化框图。
图2A和2B是示出图1中所示的存储结构的单位存储单元的示意图。
图3A和3B是示出根据本发明构思的示例性实施方式的第一磁隧道结的概念图。
图4A是部分地显示根据本发明构思的示例性实施方式的在图1中所示的第一存储结构的剖视图。
图4B和4C是对应于图4A的部分A的放大图。
图5A是部分地显示根据本发明构思的示例性实施方式的在图1中所示的第二存储结构的剖视图。
图5B和5C是对应于图5A的部分B的放大图。
图6是示出根据本发明构思的示例性实施方式的半导体封装的剖视图。
图7是用于示出根据本发明构思的示例性实施方式的如图6中所示的芯片堆叠的与图6的部分M对应的放大剖视图。
图8至11是用于说明根据本发明构思的示例性实施方式的制造芯片堆叠的方法的剖视图。
图12是示出根据本发明构思的示例性实施方式的半导体封装的剖视图。
图13是用于示出根据本发明构思的示例性实施方式的在图12中所示的芯片堆叠的与图12的部分M对应的放大剖视图。
图14是显示根据本发明构思的示例性实施方式的半导体封装的剖视图。
图15是用于示出根据本发明构思的示例性实施方式的芯片堆叠的与图14的部分M对应的放大剖视图。
具体实施方式
在下文中，将结合附图详细描述根据本发明构思的示例性实施方式的半导体器件。
参照图1，半导体器件1可以包括构成芯片堆叠20的第一半导体芯片CH1和第二半导体芯片CH2。在一些实施方式中，第一半导体芯片CH1和第二半导体芯片CH2可以垂直地堆叠，因而彼此组合并且彼此电连接。在一些实施方式中，第一半导体芯片CH1和第二半导体芯片CH2可以在晶片上晶片、晶片上芯片或芯片上芯片键合(bonding)工艺中彼此连接。在一些实施方式中，第一半导体芯片CH1和第二半导体芯片CH2可以包括不同类型的半导体芯片。例如，在一些实施方式中，第一半导体芯片CH1可以包括含嵌入式可变电阻存储单元的逻辑芯片，第二半导体芯片CH2可以包括含具有非易失性存储单元特性的可变电阻存储元件的存储芯片。或者，在另外的实施方式中，第一半导体芯片CH1和第二半导体芯片CH2可以包括相对于彼此执行不同的功能并且每个可以含嵌入式可变电阻存储单元的逻辑芯片。采用不同类型半导体芯片的其它组合的芯片堆叠同样适用于本发明构思。
在一些实施方式中，具体参照图1的实施方式，第一半导体芯片CH1可以包括设置在第一基板上的第一存储结构MS1和第一逻辑结构LS1，第二半导体芯片CH2可以包括设置在第二基板上的第二存储结构MS2和第二逻辑结构LS2。存储结构MS1和MS2的每个可以包括存储单元阵列。例如，存储单元阵列可以包括多个二维布置的存储单元或三维布置的存储单元、电连接到所述多个存储单元的多个字线、电连接到所述多个存储单元的多个位线、以及电连接到所述多个存储单元的多个源极线。存储单元的每个可以包括存储元件和选择元件。在一些实施方式中，存储元件可以包括可响应于施加的电脉冲在两个电阻状态之间切换或以其它方式转换的可变电阻元件。选择元件可以被配置为选择性地控制经过存储元件的电荷的流动。例如，选择元件可以包括PMOS晶体管和NMOS晶体管中的至少一个。
逻辑结构LS1和LS2的每个可以包括用于执行预定逻辑操作的逻辑电路和/或用于驱动存储单元的外围电路。逻辑电路可以包括用于执行例如布尔逻辑功能(例如反相器、与、或、与非、或非等)或数据存储功能(例如触发器)的逻辑单元。在各种各样的实施方式中，外围电路可以包括行解码器、列选择电路、读取/写入电路和/或用于驱动(例如读取、写入或擦除操作)存储单元的控制逻辑。例如，在一些实施方式中，逻辑结构LS1和LS2的每个可以包括构成逻辑电路和/或外围电路的CMOS晶体管、电阻器、电容器和/或布线结构。
图2A和2B是用于说明图1中所示的存储结构的单位存储单元的示意图。在下文中，第一存储结构MS1的单位存储单元可以被称为第一存储单元MC1，第二存储结构MS2的单位存储单元可以被称为第二存储单元MC2。
参照图2A，第一存储单元MC1可以包括第一存储元件ME1和第一选择晶体管SE1。第一存储元件ME1可以具有薄膜结构。在一些实施方式中，元件的电阻可以通过施加经过第一存储元件ME1的电流而被改变，从而导致元件的磁化方向的改变。这被本领域技术人员称为自旋转移现象。第一存储元件ME1可以具有配置为表现出磁阻特性的薄膜结构，并且可以包括至少一种铁磁材料和/或至少一种反铁磁材料。例如，第一存储元件ME1可以包括含第一磁隧道结MTJ1的磁存储元件。
在一些实施方式中，第一磁隧道结MTJ1可以包括钉扎(pinned)层PL、自由层FL和插置在其间的隧道势垒层TBL。钉扎层PL可以具有固定在第一方向上的磁化方向。自由层FL可以具有能够取向为与钉扎层PL的磁化方向平行或反平行的磁化方向。第一磁隧道结MTJ1可以具有响应于钉扎层PL和自由层FL的磁化方向而改变的电阻。例如，在一些实施方式中，当钉扎层PL和自由层FL具有平行的磁化方向时，第一磁隧道结MTJ1可以具有低电阻状态，因而可以被认为写入对应于第一数据的“0”数据元素。相反，当钉扎层PL和自由层FL具有反平行的磁化方向时，第一磁隧道结MTJ1可以具有高电阻状态，因而可以被认为写入对应于第二数据的“1”数据元素。
第一选择晶体管SE1可以具有连接到与其对应的第一字线WL1的栅电极、电连接到第一导电线CL1的第一端子、以及通过第一磁隧道结MTJ1串联电连接到第二导电线CL2的第二端子。例如，在一些实施方式中，第一导电线CL1可以对应于电连接到第一选择晶体管SE1的源极的源极线，第二导电线CL2可以对应于电连接到第一选择晶体管SE1的漏极的位线。或者，在另外的实施方式中，第一导电线CL1可以对应于位线，第二导电线CL2可以对应于源极线。经位线施加的写入电压能将数据写入到第一存储元件ME1，经位线施加的读取电压可以读取存储在第一存储元件ME1中的数据。
图2A显示自由层FL连接到第二导电线CL2并且钉扎层PL连接到第一选择晶体管SE1，然而，本发明构思的实施方式不限于此。例如，在另外的实施方式中，钉扎层PL可以连接到第二导电线CL2并且自由层FL可以连接到第一选择晶体管SE1。
图3A和3B是用于说明根据本发明构思的示例性实施方式的第一磁隧道结的概念图。第一磁隧道结MTJ1可以具有取决于相邻的钉扎层PL和自由层FL的磁化方向的电阻特性。例如，当钉扎层PL和自由层PL具有反平行的磁化方向时，第一磁隧道结MTJ1的电阻可以大得多。因此，当钉扎层PL和自由层FL具有平行的磁化方向时，第一磁隧道结MTJ1的电阻可以小得多。结果，第一磁隧道结MTJ1的电阻可以通过赋予自由层FL的磁化方向的变化而被调节。该物理现象可以在根据本发明构思的示例性实施方式的磁存储器件中结合数据的存储和检索被利用。
参照图3A，钉扎层PL和自由层FL可以包括配置为创建面内磁化结构的磁层，钉扎层PL和自由层FL在面内磁化结构中具有基本上平行于隧道势垒层TBL的顶表面或主表面的磁化方向。在这种情况下，钉扎层PL可以包括具有反铁磁材料的层和具有铁磁材料的层。在一些实施方式中，具有反铁磁材料的层可以包括PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr中的一种或更多种或其组合。在另外的实施方式中，具有反铁磁材料的层可以包括从贵金属中选择的至少一种。贵金属可以包括钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)或银(Ag)或其组合。具有铁磁材料的层可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12中的一种或更多种或其组合。
自由层FL可以包括具有可改变的磁化方向的材料。自由层FL可以包括铁磁材料。例如，自由层FL可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12中的一种或更多种或其组合。
自由层FL本身可以包括多个层。例如，自由层FL可以包括具有多种铁磁材料的层以及位于所述层之间的具有非磁性材料的层。在这种情况下，具有多种铁磁材料的层和具有非磁性材料的层可以构成合成反铁磁层。合成反铁磁层可以帮助减小临界电流密度并提高所得磁存储器件的热稳定性。
隧道势垒层TBL可以包括镁(Mg)的氧化物、钛(Ti)的氧化物、铝(Al)的氧化物、镁-锌(MgZn)的氧化物、镁-硼(MgB)的氧化物、钛(Ti)的氮化物和钒(V)的氮化物中的一种或更多种或其组合。例如，隧道势垒层TBL可以是镁氧化物(MgO)的单个层或单层。或者，隧道势垒层TBL可以包括多个层。在一些实施方式中，化学气相沉积(CVD)工艺可以用于形成隧道势垒层TBL。
参照图3B，钉扎层PL和自由层FL可以具有垂直磁化结构，钉扎层PL和自由层FL在垂直磁化结构中具有与隧道势垒层TBL的顶表面或主表面基本上垂直或正交的磁化方向。在这种情况下，钉扎层PL和自由层FL的每个可以包括具有L10晶体结构的材料和非晶RE-TM(稀土过渡金属)合金中的一种或更多种。例如，钉扎层PL和自由层FL的每个可以包括具有L10晶体结构的诸如Fe50Pt50、Fe50Pd50、Co50Pt50、Co50Pd50、Fe50Ni50等的至少一种材料或其组合。或者，钉扎层PL和自由层FL的每个可以包括具有范围从约10at％到45at％的铂(Pt)含量和密排六方格子的Co3Pt有序合金或钴-铂(CoPt)无序合金。或者，钉扎层PL和自由层FL的每个可以包括非晶RE-TM合金中的至少一种，非晶RE-TM合金包含从铁(Fe)、钴(Co)和镍(Ni)中选择的至少一种以及诸如铽(Tb)、镝(Dy)和钆(Gd)的稀土金属中的至少一种。
钉扎层PL和自由层FL可以包括具有界面垂直磁各向异性的材料。界面垂直磁各向异性可以指具有固有面内磁化特性的磁层由于来自与邻近于该磁层的另一层的界面的影响而具有垂直磁化方向的现象。这里，术语“固有面内磁化特性”可以意为当没有外部影响时，磁层具有平行于其最宽表面(或其纵长方向)的磁化方向。例如，当基板在其上配置有具有固有面内磁化特性的磁层并且不施加外部磁影响时，该磁层可以具有基本上平行于隧道势垒层TBL的顶表面的磁化方向。
钉扎层PL和自由层FL的每个可以包括例如钴(Co)、铁(Fe)和镍(Ni)中的一种或更多种或其组合。此外，钉扎层PL和自由层FL的每个还可以包括含硼(B)、锌(Zn)、铝(Al)、钛(Ti)、钌(Ru)、钽(Ta)、硅(Si)、银(Ag)、金(Au)、铜(Cu)、碳(C)和/或氮(N)的非磁性材料中的至少一种或其组合。例如，钉扎层PL和自由层FL的每个可以包括CoFe或NiFe，并且还可以包括硼(B)。此外，为了减小饱和磁化度，钉扎层PL和自由层FL的每个还可以包括钛(Ti)、铝(Al)、镁(Mg)、钽(Ta)和硅(Si)中的一种或更多种或其组合。
回到图2B，第二存储单元MC2可以具有与第一存储单元MC1的结构相同或相似的结构。第二存储单元MC2可以包括作为存储元件的第二磁隧道结MTJ2和作为选择元件的第二选择晶体管SE2。第二选择晶体管SE2可以具有连接到与其对应的第二字线WL2的栅电极、电连接到第三导电线CL3的第一端子、以及通过第二磁隧道结MTJ2串联电连接到第四导电线CL4的第二端子。在一些实施方式中，第三导电线CL3和第四导电线CL4中的一个可以对应于源极线，第三导电线CL3和第四导电线CL4中的另一个可以对应于位线。第二磁隧道结MTJ2可以包括钉扎层PLa、自由层Fla和插置在其间的隧道势垒层TBLa。第二磁隧道结MTJ2的钉扎层PLa、自由层FLa和隧道势垒层TBLa可以分别包括与第一磁隧道结MTJ1的钉扎层PL、自由层FL和隧道势垒层TBL的材料相同或相似的材料。例如，在一些实施方式中，第二磁隧道结MTJ2可以被配置为通过施加的电脉冲可从其两个电阻状态中的一个切换到另一个的可变电阻元件。
根据本发明构思，在一些实施方式中，第一存储单元MC1和第二存储单元MC2中的一个可以作为非易失性存储(NVM)单元操作，第一存储单元MC1和第二存储单元MC2中的另一个可以作为随机存取存储(RAM)单元操作。例如，在第一配置中，第一存储单元MC1可以当电力从系统去除时作为保持其状态的NVM单元操作，第二存储单元MC2可以当电力从系统去除时作为丢失其状态的RAM单元操作。
详细地，所需施加的临界电流、所需施加的临界电压、或者临界电流或电压的至关重要的施加持续时间可以在第一磁隧道结MTJ1从低电阻状态切换到高电阻状态(或者从高电阻状态到低电阻状态)时比在第二磁隧道结MTJ2从低电阻状态切换到高电阻状态(或者从高电阻状态到低电阻状态)时更大。就是说，磁化翻转所需的临界电流密度对于第一磁隧道结MTJ1可以比对于第二磁隧道结MTJ2更大。因此，与第一磁隧道结MTJ1相比，第二磁隧道结MTJ2可以具有相对更容易的切换特性，并且第一磁隧道结MTJ1可以具有比第二磁隧道结MTJ2的保留特性优越的保留特性。在下文中，将描述第一存储单元MC1作为NVM(非易失性存储)单元操作并且第二存储单元MC2作为RAM(随机存取存储)单元操作的示例。
图4A是部分地示出图1的第一存储结构的剖视图。图4B和4C是对应于图4A的部分A的放大图。图5A是部分地示出图1的第二存储结构的剖视图。图5B和5C是对应于图5A的部分B的放大图。
参照图4A，第一基板100可以包括诸如例如硅基板、锗基板或硅锗基板的半导体基板、或者其它合适的基板材料。第一基板100可以在其中配置有与第一存储单元(参见图2A的MC1)的选择元件对应的第一选择晶体管SE1。
第一基板100可以在其上配置有覆盖第一选择晶体管SE1或者以其它方式在第一选择晶体管SE1上的第一层间电介质层110。第一导电图案112和第一单元接触114可以被提供在第一层间电介质层110中。第一导电图案112的每个可以通过其下面的第一单元接触114电连接到第一选择晶体管SE1。在一些实施方式中，第一导电图案112可以在水平方向上具有二维布置的岛形状。第一导电图案112可以具有在与第一层间电介质层110的顶表面的高度基本相同的高度处的顶表面。
第二层间电介质层120可以设置在第一层间电介质层110上。第二导电图案122和第一单元通路124可以被提供在第二层间电介质层120中。第一单元通路124的每个可以连接彼此垂直地间隔开的第一导电图案112和第二导电图案122。第二导电图案122可以具有在与第二层间电介质层120的顶表面的高度基本相同的高度处的顶表面。第一层间电介质层110和第二层间电介质层120的每个可以包括单层或多层，并且可以包括硅氧化物、硅氮化物和/或硅氮氧化物、其组合、或其它合适的电介质材料。第一导电图案112和第二导电图案122以及第一单元接触114和第一单元通路124可以包括金属(例如钨或铜)或导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)或其它合适的导电材料。虽然未示出，但是蚀刻停止层可以插置在第一层间电介质层110与第二层间电介质层120之间。蚀刻停止层可以包括例如硅氮化物或硅碳氮化物、或者其它合适的蚀刻停止材料。此外，第一下导电线(未示出)可以设置在第一层间电介质层110中或第二层间电介质层120中。第一下导电线(未示出)可以包括与第一导电图案112或第二导电图案122的材料相同的材料。第一下导电线(未示出)可以对应于参照图2A讨论的第一导电线CL1。
第三层间电介质层130可以设置在第二层间电介质层120上。第三层间电介质层130可以具有第一底电极接触BEC1、第一存储元件ME1和第一上导电线140。在一些实施方式中，第三层间电介质层130可以包括顺序地堆叠在第二层间电介质层120上的第一模制绝缘层132、第一保护绝缘层134和第二模制绝缘层136。
第一底电极接触BEC1可以设置在第一模制绝缘层132中。在一些实施方式中，第一底电极接触BEC1可以每个联接到第二导电图案122中的对应的一个。第一底电极接触BEC1的每个可以包括金属(例如钨、铝、钛或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)和金属-半导体化合物(例如金属硅化物)中的一种或更多种、或其它合适的电极接触材料。
第一模制绝缘层132可以在其上配置有联接到第一底电极接触BEC1的第一存储元件ME1。在一些实施方式中，第一存储元件ME1的每个可以包括第一底电极BE1、第一磁隧道结MTJ1和第一顶电极TE1。在一些实施方式中，第一底电极BE1可以设置在第一底电极接触BEC1与第一磁隧道结MTJ1之间，第一顶电极TE1可以设置在第一磁隧道结MTJ1与第一上导电线140之间。第一底电极BE1可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)和稀土金属(例如钌、铂等)中的一种或更多种、或其它合适的电极材料。第一顶电极TE1可以包括金属(例如钨、钛、钽或铝)和导电的金属氮化物(例如钛氮化物或钽氮化物)中的一种或更多种、或其它合适的电极材料。第一磁隧道结MTJ1可以包括钉扎层PL、自由层FL和插置在其间的隧道势垒层TBL。这里参照图2A、3A和3B讨论了钉扎层PL、自由层FL和隧道势垒层TBL的构成材料，并且将省略其详细描述。第一存储元件ME1的每个可以通过其下面的第一底电极接触BEC1电连接到第二导电图案122。第一模制绝缘层132可以在此处第一模制绝缘层132不重叠第一存储元件ME1的部分处具有在朝第一基板100的方向上凹入的顶表面。
第一上导电线140可以设置在第一存储元件ME1的顶表面上。在一些实施方式中，第一上导电线140可以直接联接到第一存储元件ME1中在其下面的一个。然而，本发明构思的实施方式不限于此。第一上导电线140可以包括金属(例如钨或铜)或导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)、或其它合适的导电材料。第一上导电线140可以对应于参照图2A讨论的第二导电线CL2。例如，在一些实施方式中，第一下导电线(未示出)可以作为源极线操作，第一上导电线140可以作为位线操作。
第一模制绝缘层132可以在其上配置有覆盖第一存储元件ME1的侧壁和第一上导电线140的侧壁的第二模制绝缘层136。第一导电线140可以具有在与第二模制绝缘层136的顶表面的高度基本相同的高度处的顶表面。就是说，第二模制绝缘层136的顶表面可以与第一上导电线140的顶表面共平面。在一些实施方式中，第一保护绝缘层134可以位于第二模制绝缘层136与第一存储元件ME1的侧壁之间以及第一模制绝缘层132与第二模制绝缘层136之间。第一模制绝缘层132和第二模制绝缘层136可以包括例如硅氧化物，第一保护绝缘层134可以包括例如硅氮化物。虽然未示出，但是蚀刻停止层(未示出)可以插置在第二层间电介质层120与第三层间电介质层130之间。
第二存储结构(参见图1的MS2)可以具有与第一存储结构(参见图1的MS1)的结构相似的结构。参照图5A，第二存储结构MS2可以包括顺序地堆叠在第二基板200上的层间电介质层210、220和230，并且还可以包括提供在层间电介质层210、220和230中的第三导电图案212、第四导电图案222、第二单元接触214、第二单元通路224、第二存储元件ME2和第二上导电线240。第二基板200可以是与第一基板100相同的半导体基板，并且可以在其中配置有与第二存储单元(参见图2B的MC2)的选择元件对应的第二选择晶体管SE2。
层间电介质层210、220和230可以包括顺序地堆叠在第二基板200上的第四层间电介质层210、第五层间电介质层220和第六层间电介质层230。第三导电图案212可以设置在第四层间电介质层210中，第四导电图案222可以设置在第五层间电介质层220中。第三导电图案212可以具有在与第四层间电介质层210的顶表面的高度基本相同的高度处的顶表面，第四导电图案222可以具有在与第五层间电介质层220的顶表面的高度基本相同的高度处的顶表面。第二单元接触214可以设置在第四层间电介质层210中，并且可以每个将第三导电图案212电连接到其对应的第二选择晶体管SE2。第二单元通路224可以设置在第五层间电介质层220中，并且可以每个连接彼此垂直地间隔开的一对第三导电图案212和第四导电图案222。第四层间电介质层210和第五层间电介质层220的每个可以由单层或多层组成，并且可以包括硅氧化物、硅氮化物和/或硅氮氧化物。第三导电图案212和第四导电图案222可以包括与第一存储结构MS1的第一导电图案112和第二导电图案122的材料相同的材料，第二单元接触214和第二单元通路224可以包括与第一存储结构MS1的第一单元接触114和第一单元通路124的材料相同的材料。例如，第三导电图案212、第四导电图案222、第二单元接触214和第二单元通路224可以每个包括金属(例如钨或铜)或导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)。虽然未示出，但是蚀刻停止层可以插置在第四层间电介质层210与第五层间电介质层220之间。蚀刻停止层可以包括例如硅氮化物或硅碳氮化物。此外，第二下导电线(未示出)可以设置在第四层间电介质层210中或第五层间电介质层220中。第二下导电线(未示出)可以包括与第三导电图案212或第四导电图案222的材料相同的材料。第二下导电线(未示出)可以对应于参照图2B讨论的第三导电线CL3。
第二存储元件ME2和第二上导电线240可以位于第六层间电介质层230中。第二存储元件ME2可以布置为具有岛形状。在一些实施方式中，第二存储元件ME2的每个可以包括第二底电极BE2、第二磁隧道结MTJ2和第二顶电极TE2。第二底电极BE2和第二顶电极TE2可以分别包括与第一存储元件ME1的第一底电极BE1和第一顶电极TE1的材料相同的材料。第二磁隧道结MTJ2可以包括钉扎层PLa、自由层Fla和插置在其间的隧道势垒层TBLa。第二磁隧道结MTJ2的钉扎层PLa、隧道势垒层TBLa和自由层FLa可以分别包括与第一磁隧道结MTJ1的钉扎层PL、隧道势垒层TBL和自由层FL的材料相同或相似的材料。
第二上导电线240可以设置在第二存储元件ME2的顶表面上，并且可以每个直接联接到第二存储元件ME2中在其下面的一个。第二上导电线240可以对应于参照图2B讨论的第四导电线CL4。例如，第二下导电线(未示出)可以作为源极线操作，第二上导电线240可以作为位线操作。
第六层间电介质层230可以包括顺序堆叠的第三模制绝缘层232、第二保护绝缘层234和第四模制绝缘层236。第二底电极接触BEC2可以穿透第三模制绝缘层232，然后将第二存储元件ME2连接到第四导电图案222。第二底电极接触BEC2可以包括与第一底电极接触BEC1的材料相同的材料。与图5A中所示的实施方式相比，第三模制绝缘层232可以在此处第三模制绝缘层232不重叠第二存储元件ME2的部分上具有朝第二基板200凹入的顶表面。第三模制绝缘层232可以在其上配置有覆盖第二存储元件ME2的侧壁和第二上导电线240的侧壁的第四模制绝缘层236。第二导电线240可以具有在与第四模制绝缘层236的顶表面的高度基本相同的高度处的顶表面。第二保护绝缘层234可以位于第四模制绝缘层236与第二存储元件ME2的侧壁之间以及第三模制绝缘层232与第四模制绝缘层236之间。第三模制绝缘层232和第四模制绝缘层236可以包括例如硅氧化物，第二保护绝缘层234可以包括例如硅氮化物。虽然未示出，但是蚀刻停止层(未示出)可以位于第五层间电介质层220与第六层间电介质层230之间。
如这里所讨论地，在一些实施方式中，第一存储单元MC1可以被配置为作为NVM单元操作，第二存储单元MC2可以被配置为作为RAM单元操作。第一磁隧道结MTJ1可以以高保留特性为特征从而使第一存储单元MC1作为NVM单元操作，第二磁隧道结MTJ2可以以低切换电流为特征从而使第二存储单元MC2作为RAM单元操作。磁隧道结通常可以在其切换特性与保留特性之间具有权衡关系。为了实现冲突特性(conflicting characteristics)，第一磁隧道结MTJ1和第二磁隧道结MTJ2中的一个可以被配置为包括薄层，所述薄层的结构和/或材料不同于第一磁隧道结MTJ1和第二磁隧道结MTJ2中的另一个中包括的薄层的结构和/或材料。例如，第一磁隧道结MTJ1可以被配置为具有相对较大的磁化翻转所必要的临界电流密度，第二磁隧道结MTJ2可以被配置为具有相对较小的磁化翻转所必要的临界电流密度。作为实现上述不同特征的途径，第一存储元件ME1和第二存储元件ME2的自由层FL和FLa可以分别被控制为具有不同的特性。例如，它们可以被控制为具有不同的各自的体积或者不同的各自的材料，其每个可以影响所得存储元件中磁化翻转所必要的临界电流密度。该特征将在此参照图4B、4C、5B和5C被详细描述。
在一些实施方式中，第一磁隧道结MTJ1的自由层FL可以具有比第二磁隧道结MTJ2的自由层FLa的体积更大的体积。例如，如图4B和5B中所示，第一磁隧道结MTJ1可以具有比第二磁隧道结MTJ2的第二宽度W2(或第二直径)更大的第一宽度W1(或第一直径)。在本说明书中，第一磁隧道结MTJ1的第一宽度W1可以被定义为插置在两个磁层PL与FL之间的隧道势垒层TBL在水平方向上的最小宽度(即自由层FL的最大宽度)，第二磁隧道结MTJ2的第二宽度W2可以被定义为插置在两个磁层PLa与FLa之间的隧道势垒层TBLa在水平方向上的最小宽度(即自由层FLa的最大宽度)。在这种情况下，第一磁隧道结MTJ1和第二磁隧道结MTJ2的自由层FL和FLa可以分别具有相同的厚度，即t1＝t2，和/或可以包括相同的材料。或者，第一磁隧道结MTJ1的自由层FL可以具有比第二磁隧道结MTJ2的自由层FLa的第二厚度t2更大的第一厚度t1。在这种情况下，磁隧道结MTJ1和MTJ2可以具有相同的宽度，即W1＝W2，和/或自由层FL和FLa可以包括相同的材料。
在另外的实施方式中，第一磁隧道结MTJ1的自由层FL可以包括其饱和磁化强度大于第二磁隧道结MTJ2的自由层FLa的饱和磁化强度的材料。例如，当自由层FL和FLa的每个包括钴(Co)、铁(Fe)和硼(B)时，硼的含量(例如原子浓度)在自由层FL中可以比在自由层FLa中更大。在自由层FL包括CoaFebBc并且自由层FLa包括CoxFeyBz的情况下，c可以大于z(即c>z)。在这种情况下，a和b分别可以但不限于等于x和y(即a＝x，b＝y)。或者，自由层FL可以由CoFeB和NiCoFeB的双层组成，而自由层FLa可以由CoFeB的单层组成。当自由层FL包括其饱和磁化强度大于自由层FLa的饱和磁化强度的材料时，磁隧道结MTJ1和MTJ2可以具有相同的宽度(即W1＝W2)和/或自由层FL和FLa可以具有相同的厚度(即t1＝t2)；然而，本发明构思的实施方式不限于此。
在另外的实施方式中，如图4C和5C中所示，第一磁隧道结MTJ1还可以包括在自由层FL与第一顶电极TE1之间的低氧化物(sub-oxide)层SO，第二磁隧道结MTJ2还可以包括在自由层FLa与第二顶电极TE2之间的低氧化物层SOa。在一些实施方式中，低氧化物层SO和SOa可以包括相同的金属氧化物材料。例如，低氧化物层SO和SOa可以包括钽氧化物、钛氧化物、钨氧化物、铪氧化物、锆氧化物、钪氧化物、铌氧化物和钒氧化物中的一种或更多种或其组合。在本实施方式中，第一磁隧道结MTJ1的低氧化物层SO可以具有比第二磁隧道结MTJ2的低氧化物层SOa的第四厚度t4更大的第三厚度t3。自由层的界面垂直磁各向异性可以随着低氧化物层的逐渐增大的厚度而增大，从而改善磁隧道结的保留特性。
根据本发明构思的实施方式，构成芯片堆叠的半导体芯片的存储单元可以每个包括具有不同切换特性的磁隧道结。因此，半导体器件可以被提供为具有拥有增强的保留特性的非易失性存储单元和拥有增强的高速度和低功耗特性的随机存取存储单元两者。
参照图6，芯片堆叠20可以安装在封装基板10上。例如，封装基板10可以是印刷电路板(PCB)。封装基板10可以包括电路图案(未示出)。电路图案中的一个或更多个可以电连接到封装基板10的底表面上的第一外连接焊盘2。第一外连接焊盘2可以与对应的外连接端子4诸如焊料凸块或焊料球粘合，封装基板10通过外连接端子4电连接到外部设备。电路图案中的一个或更多个可以电连接到封装基板10的顶表面上的第二外连接焊盘6。
芯片堆叠20可以具有面对封装基板10的第一表面20a以及与第一表面20a相反的第二表面20b。芯片堆叠20可以包括垂直堆叠的第一半导体芯片CH1和第二半导体芯片CH2。芯片堆叠20可以由以晶片上晶片方式彼此物理地和电地连接的第一半导体芯片CH1和第二半导体芯片CH2构成。例如，第一晶片和第二晶片可以以晶片级连结在一起，然后被切割成用于芯片堆叠20的芯片。在一些实施方式中，第一半导体芯片CH1可以如在此结合图1的实施方式描述地包括第一存储结构MS1和第一逻辑结构LS1，第二半导体芯片CH2可以如在此结合图1的实施方式描述地包括第二存储结构MS2和第二逻辑结构LS2。
芯片堆叠20可以通过粘合层15粘合到封装基板10。粘合层15可以插置在芯片堆叠20的第一表面20a与封装基板10的顶表面之间。在一些实施方式中，粘合层15可以包括环氧树脂、硅基绝缘层、胶带或其组合。键合焊盘8可以设置在芯片堆叠20的第二表面20b上。键合焊盘8可以电连接到第一半导体芯片CH1和第二半导体芯片CH2的集成电路。引线7可以将芯片堆叠20的键合焊盘8电连接到封装基板10的相对应的第二外连接焊盘6。在一些实施方式中，芯片堆叠20可以通过引线7与外部控制器或其它电子系统(未示出)通信。芯片堆叠20可以通过引线7被配置有来自控制器的记录数据、电压信号、包括地址信号的控制信号、命令信号等。
封装基板10可以在其上配置有覆盖芯片堆叠20和引线7的模制层(未示出)。模制层(未示出)可以保护芯片堆叠20和引线7不受外部环境干扰。在一些实施方式中，模制层(未示出)可以包括环氧树脂模塑料(EMC)。
图7是用于示出图6中所示的芯片堆叠的与图6的部分M对应的放大剖视图。为了描述的简明，这里将省略对别处描述的元件的重复说明。
参照图1、6和7，第一半导体芯片CH1可以包括第一基板100、在第一基板100上的第一电路层160、以及在第一电路层160上的第一连接层170。第一基板100可以具有其上设置第一电路层160的第一表面100a以及与第一表面100a相反的第二表面100b。第一基板100的第二表面100b可以与这里参照图6讨论的芯片堆叠20的第一表面20a相同。
第一基板100可以包括彼此不同的第一区域R1和第二区域R2。第一基板100可以具有与其上提供第一存储结构MS1的第一区域R1对应的部分，并且还具有与其上提供第一逻辑结构LS1的第二区域R2对应的另外的部分。换言之，在一些实施方式中，第一区域R1上的第一电路层160可以构成第一存储结构MS1，第二区域R2上的第一电路层160可以构成第一逻辑结构LS1。第一基板100的第一表面100a可以在其上配置有覆盖第一存储结构MS1和第一逻辑结构LS1的层间电介质层110、120、130和150。层间电介质层110、120、130和150可以包括顺序堆叠的第一层间电介质层至第三层间电介质层110、120和130以及在第三层间电介质层130上的第一上层间电介质层150。第一上层间电介质层150可以由单层或多层组成，并且可以包括硅氧化物、硅氮化物和/或硅氮氧化物、或其组合。
第一区域R1的第一基板100可以配置有构成第一存储结构MS1的第一选择晶体管SE1、第一存储元件ME1、第一导电图案112和第二导电图案122、第一单元接触114、第一单元通路124、第一下导电线116和第一上导电线140。这里参照图4A至4C讨论了构造，因而将省略其详细描述。
第二区域R2的第一基板100可以在其上配置有构成第一逻辑结构LS1的第一逻辑晶体管TR1和第一布线结构。第一逻辑晶体管TR1可以构成用于执行预定逻辑操作的逻辑电路或用于驱动存储单元的外围电路。第一逻辑晶体管TR1的每个可以包括栅电极和设置在栅电极的相反侧的杂质区域。杂质区域可以是杂质在此掺杂于第二区域R2的第一基板100中的区域。此外，第一逻辑晶体管TR1可以邻近于形成在第二区域R2的第一基板100中的器件隔离层。第一逻辑晶体管TR1被示为具有平面栅极结构，但本发明构思的实施方式不限于此。在备选实施方式中，第一逻辑晶体管TR1可以具有与Fin-FET器件的栅极结构对应的栅极结构。第一选择晶体管SE1可以具有与第一逻辑晶体管TR1的结构基本相同或相似的结构。
第一布线结构可以包括第一金属线MI1、第一外围通路VA1和第一外围接触CT1。层间电介质层110、120、130和150的每个可以在其中配置有至少一个第一金属线MI1。第一外围通路VA1可以将垂直相邻的第一金属线MI1彼此连接。第一外围接触CT1可以将第一层间电介质层110中的第一金属线MI1电连接到第一逻辑晶体管TR1的杂质区域中的一个。第一金属线MI1可以包括与第一导电图案112和第二导电图案122的材料或第一下导电线116和第一上导电线140的材料相同的材料，第一外围通路VA1可以包括与第一单元通路124的材料相同的材料。同样地，第一外围接触CT1可以包括与第一单元接触114的材料相同的材料。例如，第一金属线MI1、第一外围通路VA1和第一外围接触CT1可以每个包括金属(例如钨或铜)或导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)、或其它合适的导电材料。
第一连接层170可以包括第一基底绝缘层172、第一金属焊盘174和第一接合绝缘层176。第一基底绝缘层172可以设置在第一上层间电介质层150上。第一基底绝缘层172可以包括硅氧化物或低k电介质(例如SiCOH、SiOF等)。第一金属焊盘174可以设置在第一基底绝缘层172中。第一基底绝缘层172可以围绕第一金属焊盘174。此外，第一金属焊盘174可以穿透第一基底绝缘层172，并且可以连接到第一金属线MI1中的至少一个。例如，第一金属焊盘174可以直接连接到位于第一上层间电介质层150中的第一金属线MI1。因此，第一金属焊盘174可以通过第一金属线MI1、第一外围通路VA1和第一外围接触CT1电连接到逻辑电路或外围电路(即第一逻辑晶体管TR1)。第一金属焊盘174可以包括铜、钨、铝、银或其合金、或其它合适的焊盘材料。
第一接合绝缘层176可以位于第一基底绝缘层172上。第一接合绝缘层176可以覆盖第一基底绝缘层172的顶表面并暴露第一金属焊盘174。在一些实施方式中，第一接合绝缘层176可以包括SiN、SiCN、SiOCN或SiC、或其组合。第一接合绝缘层176可以用于防止或最小化第一金属焊盘174中包含的金属成分的扩散。
第二半导体芯片CH2可以具有与第一半导体芯片CH1的结构相似的结构。例如，第二半导体芯片CH2可以包括第二基板200、在第二基板200上的第二电路层260、以及在第二电路层260上的第二连接层270。第二基板200可以具有其上设置第二电路层260的第三表面200a、以及与第三表面200a相反的第四表面200b。第二基板200的第四表面200b可以与参照图6讨论的芯片堆叠20的第二表面20b相同。第二基板200可以包括彼此不同的第三区域R3和第四区域R4。第二基板200可以具有与其上提供第二存储结构MS2的第三区域R3对应的部分，并且还具有与其上提供第二逻辑结构LS2的第四区域R4对应的另外的部分。换言之，第三区域R3上的第二电路层260可以构成第二存储结构MS2，第四区域R4上的第二电路层260可以构成图1的实施方式的第二逻辑结构LS2。
第二基板200的第三表面200a可以在其上配置有覆盖第二存储结构MS2和第二逻辑结构LS2的层间电介质层210、220、230和250。层间电介质层210、220、230和250可以包括顺序堆叠的第四层间电介质层至第六层间电介质层210、220和230、以及在第六层间电介质层230上的第二上层间电介质层250。第二上层间电介质层250可以由单层或多层组成，并且可以包括硅氧化物、硅氮化物和/或硅氮氧化物、或其它合适的电介质材料。
第三区域R3的第二基板200可以配置有构成第二存储结构MS2的第二选择晶体管SE2、第二存储元件ME2、第三导电图案212和第四导电图案222、第二单元接触214、第二单元通路224、第二下导电线216和第二上导电线240。这里已经结合图5A至5C讨论了以上元件的构造，因而这里将不重复对这些相似元件的详细描述。
第四区域R4的第二基板200可以在其上配置有构成第二逻辑结构LS2的第二逻辑晶体管TR2和第二布线结构。第二逻辑晶体管TR2可以构成用于执行预定逻辑操作的逻辑电路或用于驱动存储单元的外围电路。第二选择晶体管TR2可以具有与第一逻辑晶体管TR1的结构基本相同或相似的结构。第二逻辑晶体管TR2的每个可以包括栅电极和设置在栅电极的相反侧的杂质区域。杂质区域可以是杂质在此掺杂于第四区域R4的第二基板200中的区域。此外，第二逻辑晶体管TR2可以邻近于形成在第四区域R4的第二基板200中的器件隔离层。第二选择晶体管SE2可以具有与第二逻辑晶体管TR2的结构基本相同或相似的结构。
第二布线结构可以包括第二金属线MI2、第二外围通路VA2和第二外围接触CT2。层间电介质层210、220、230和250的每个可以在其中配置有至少一个第二金属线MI2。第二外围通路VA2可以将垂直相邻的第二金属线MI2彼此连接。第二外围接触CT2可以将第四层间电介质层210中的第二金属线MI2电连接到第二逻辑晶体管TR2的杂质区域中的一个。第二金属线MI2可以包括与第三导电图案212和第四导电图案222的材料或第二下导电线216和第二上导电线240的材料相同的材料，第二外围通路VA2可以包括与第二单元通路224的材料相同的材料。同样地，第二外围接触CT2可以包括与第二单元接触214的材料相同的材料。例如，第二金属线MI2、第二外围通路VA2和第二外围接触CT2可以每个包括金属(例如钨或铜)或导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)。
第二连接层270可以包括第二基底绝缘层272、第二金属焊盘274和第二接合绝缘层276。第二基底绝缘层272可以设置在第二上层间电介质层250上。第二基底绝缘层272可以包括硅氧化物或低k电介质(例如SiCOH、SiOF等)、或其它合适的绝缘材料。第二金属焊盘274可以设置在第二基底绝缘层272中。第二基底绝缘层272可以围绕第二金属焊盘274。此外，第二金属焊盘274可以穿透第二基底绝缘层272，然后可以连接到第二金属线MI2中的至少一个。例如，第二金属焊盘274可以直接连接到设置在第二上层间电介质层250中的第二金属线MI2。因此，第二金属焊盘274可以通过第二金属线MI2、第二外围通路VA2和第二外围接触CT2电连接到逻辑电路或外围电路(即第二逻辑晶体管TR2)。在一些实施方式中，第二金属焊盘274可以包括铜、钨、铝、银或其合金。
第二接合绝缘层276可以设置在第二基底绝缘层272上。第二接合绝缘层276可以覆盖第二基底绝缘层272的顶表面并暴露第二金属焊盘274。第二接合绝缘层276可以包括SiN、SiCN、SiOCN或SiC、或其它合适的绝缘材料。在一些实施方式中，第二接合绝缘层276可以用于防止或最小化第二金属焊盘274中包含的金属成分的扩散。
第二半导体芯片CH2还可以包括穿透第二基板200的至少一个穿通通路280。穿通通路280可以穿透第二基板200的第三表面200a和第四表面200b的全部。此外，穿通通路280还可以穿透层间电介质层210、220、230和250中的一个或更多个(例如第四层间电介质层210)，并且可以连接到第二金属线MI2中的至少一个。在一些实施方式中，穿通通路280可以包括诸如铜(Cu)或钨(W)的金属材料、或其它合适的导电材料。第二金属焊盘274可以通过第二金属线MI2和第二外围通路VA2传输由外部设备(未示出)经穿通通路280施加的输入/输出(I/O)信号。
第一半导体芯片CH1可以在其上配置有成倒置的面对面位置的第二半导体芯片CH2，使得第一基板100的第一表面100a可以面对第二基板200的第三表面200a。在该构造中，第一连接层170可以面对第二连接层270。此外，第一连接层170和第二连接层270可以彼此物理地和电地连接，使得第一半导体芯片CH1和第二半导体芯片CH2可以彼此电连接。第一金属焊盘174和第二金属焊盘274可以彼此对准并彼此联接。因此，第一半导体芯片CH1和第二半导体芯片CH2可以彼此电连接以实现芯片CH1、CH2之间的电连接。此外，第一接合绝缘层176和第二接合绝缘层276可以彼此直接接触并彼此联接。结果，第一半导体芯片CH1和第二半导体芯片CH2可以彼此直接电连接而无需诸如焊料球或焊料凸块的连接元件。
现在将描述根据本发明构思的示例性实施方式的制造芯片堆叠的方法。图8至11是用于说明根据本发明构思的示例性实施方式的制造芯片堆叠的方法的剖视图。为了描述的简明，将不重复对重复元件的描述。
参照图8，多个晶体管TR1和SE1可以在包括第一区域R1和第二区域R2的第一基板100上形成。例如，第一选择晶体管SE1可以在第一区域R1上形成，第一逻辑晶体管TR1可以在第二区域R2上形成。在本说明书中，第一基板100的第一表面100a可以是有源表面，与第一表面100a相反的第二表面100b可以是无源表面。
第一层间电介质层110可以在第一基板100的第一表面100a上形成，从而可以覆盖多个晶体管TR1和SE1。第一导电图案112、第一下导电线116和第一单元接触114可以在第一区域R1的第一层间电介质层110中形成，并且第一金属线MI1和第一外围接触CT1可以在第二区域R2的第一层间电介质层110中形成。在一些实施方式中，可以采用镶嵌工艺以在第一层间电介质层110中形成第一导电图案112、第一下导电线116、第一金属线MI1、第一单元接触114和第一外围接触CT1。
第二层间电介质层120可以在第一层间电介质层110上形成；第二导电图案122、第一单元通路124、第一金属线MI1和第一外围通路VA1可以在第二层间电介质层120中形成。在一些实施方式中，可以采用镶嵌工艺以在第二层间电介质层120中形成第二导电图案122、第一金属线MI1、第一单元通路124和第一外围通路VA1。
第一模制绝缘层132可以在第一区域R1和第二区域R2的第二层间电介质层120上形成，第一底电极接触BEC1可以在第一区域R1的第一模制绝缘层132中形成。第一底电极接触BEC1可以电连接到第二导电图案122。例如，第一底电极接触BEC1可以通过穿透第一模制绝缘层132以形成经由其暴露第二导电图案122的第一底电极接触孔、然后用导电材料填充第一底电极接触孔而获得。
第一底电极层BEL1、第一磁隧道结层MTJL1和第一顶电极层TEL1可以在第一基板100的第一表面100a上顺序地形成。例如，第一磁隧道结层MTJL1可以包括顺序地堆叠在第一底电极层BEL1上的钉扎层、隧道势垒层和自由层。第一底电极层BEL1、钉扎层、隧道势垒层、自由层和第一顶电极层TEL1可以分别由与这里参照图2A、3A、3B和4A讨论的第一底电极BE1、钉扎层PL、隧道势垒层TBL、自由层FL和第一顶电极TE1的材料相同的材料形成。
参照图9，第一底电极层BEL1、第一磁隧道结层MTJL1和第一顶电极层TEL1可以被图案化以在第一底电极接触BEC1上形成第一存储元件ME1。第一存储元件ME1的每个可以包括顺序地堆叠在第一底电极接触BEC1上的第一底电极BE1、第一磁隧道结MTJ1和第一顶电极TE1。第一存储元件ME1的形成可以包括在第一顶电极层TEL1上形成掩模图案(未示出)并执行掩模图案用作蚀刻掩模的蚀刻工艺。蚀刻工艺可以包括例如离子束蚀刻工艺。在第一存储元件ME1的形成期间，为了实现第一磁隧道结MTJ1的期望特性，第一磁隧道结层MTJL1可以在其尺寸、材料和/或图案化条件方面被调节。
第一保护绝缘层134可以在第一模制绝缘层132上形成，从而覆盖第一存储元件ME1的顶表面和侧壁。第一保护绝缘层134可以形成为防止第一磁隧道结MTJ1的侧壁在后续工艺期间被氧化。在一些实施方式中，第一保护绝缘层134可以由硅氮化物形成。
参照图10，第二模制绝缘层136可以被形成以填充第一存储元件ME1之间的空间并覆盖第一保护绝缘层134。联接到第一顶电极TE1的第一上导电线140可以在第一区域R1的第二模制绝缘层136中形成，并且第一金属线MI1和第一外围通路VA1可以在第二区域R2的第二模制绝缘层136中形成。第二模制绝缘层136中的第一外围通路VA1可以穿透第一保护绝缘层134和第一模制绝缘层132，然后可以联接到第二层间电介质层120中的第一金属线MI1。第一上层间电介质层150可以在第二模制绝缘层136上形成，并且第一金属线MI1和第一外围通路VA1可以在第一上层间电介质层150中形成。因此，第一电路层160可以被形成。
第一连接层170可以在第一电路层160上形成。第一连接层170可以包括设置在第一上层间电介质层150上的第一基底绝缘层172、设置在第一基底绝缘层172中的第一金属焊盘174、以及覆盖第一基底绝缘层172的顶表面并暴露第一金属焊盘174的第一接合绝缘层176。在一些实施方式中，第一连接层170的形成可以包括在第一上层间电介质层150上顺序地形成第一基底绝缘层172和第一接合绝缘层176、穿透第一接合绝缘层176和第一基底绝缘层172以形成暴露第一上层间电介质层150中的第一金属线MI1的开口、以及在开口中形成第一金属焊盘174。第一连接层170的形成可以完成第一半导体芯片CH1的形成。
参照图11，第二半导体芯片CH2可以被提供。第二半导体芯片CH2可以包括含第三区域R3和第四区域R4的第二基板200、形成在第二基板200上的第二电路层260、以及形成在第二电路层260上的第二连接层270。在本说明书中，第二基板200的第三表面200a可以是有源表面，与第三表面200a相反的第四表面200b可以是无源表面。第二电路层260和第二连接层270可以分别类似于第一电路层160和第一连接层170地被构造，并且可以分别类似于第一电路层160和第一连接层170地被形成。以上参照图7详细说明了第二电路层260和第二连接层270，因而将省略其重复描述。
第一半导体芯片CH1和第二半导体芯片CH2可以以这样的方式被堆叠使得第一基板100的第一表面100a面对第二基板200的第三表面200a。就是说，第二半导体芯片CH2可以被倒置然后设置在第一半导体芯片CH1上，使得基板表面100a、200a彼此面对。第一连接层170和第二连接层270可以类似地彼此面对。在该步骤中，第一金属焊盘174和第二金属焊盘274可以彼此对准并彼此联接。此后，接合工艺(例如退火工艺)可以在高温和/或高压下被执行，使得第一连接层170和第二连接层270可以彼此牢固地联接。换言之，第一接合绝缘层176和第二接合绝缘层276可以彼此直接接触，因此第一半导体芯片CH1和第二半导体芯片CH2可以通过其间的直接连接而强有力地粘合。
穿通孔TH可以形成为穿透第二基板200。穿通孔TH可以穿透第二基板200的第三表面200a和第四表面200b的全部。此外，穿通孔TH也可以穿透第四层间电介质层210，因而第二金属线MI2可以通过穿通孔TH被暴露。
参照回图7，穿通孔TH可以用金属材料(例如铜(Cu)或钨(W)或其它合适的导电材料)填充以形成穿通通路280。键合焊盘8可以在穿通通路280上形成。因此，第二基板200的第四表面200b可以在其上配置有电连接到穿通通路280的键合焊盘8。以该方式，第一芯片堆叠20可以被形成。
图12是示出根据本发明构思的示例性实施方式的半导体封装的剖视图。图13是用于说明图12中所示的芯片堆叠的与图12的部分M对应的放大剖视图。在以下实施方式中，将进行省略以避免对这里参照图6和7讨论的半导体封装和芯片堆叠的相似技术特征的重复描述，并且将详细描述其间的差异。
参照图12和13，芯片堆叠20可以安装在封装基板10上。芯片堆叠20可以包括垂直堆叠的第一半导体芯片CH1和第二半导体芯片CH2。在一些实施方式中，芯片堆叠20可以包括在晶片上晶片制造工艺中彼此物理地和电地连接的第一半导体芯片CH1和第二半导体芯片CH2。在本实施方式中，芯片堆叠20可以安装在封装基板10上，从而使第二半导体芯片CH2靠近封装基板10定位。例如，与图6和7中所示的那些不同，芯片堆叠20可以通过连接端子9电连接到封装基板10。连接端子9可以包括导电材料并具有焊料球或焊料凸块形状。芯片堆叠20的第一表面20a(即第二基板200的第四表面200b)可以在其上配置有每个联接到穿通通路280的键合焊盘8。键合焊盘8可以通过连接端子9电连接到封装基板10的第二外连接焊盘6。其它构造可以与参照图6和7讨论的那些相同或相似。
图14是显示根据本发明构思的示例性实施方式的半导体封装的剖视图。图15是用于说明根据本发明构思的示例性实施方式的芯片堆叠的与图14的部分M对应的放大剖视图。在以下实施方式中，将进行省略以避免关于以上参照图6和7讨论的半导体封装和芯片堆叠的重复技术特征的描述，并且将详细描述其间的差异。
参照图14和15，芯片堆叠20可以安装在封装基板10上。芯片堆叠20可以包括垂直堆叠的第一半导体芯片CH1和第二半导体芯片CH2。第一半导体芯片CH1和第二半导体芯片CH2可以每个包括至少一个穿通通路(即分别为180和280)，并且可以在晶片上芯片或芯片上芯片制造工艺中彼此电连接。在晶片上芯片工艺中，单独的第二芯片可以被切割并与仍处于晶片布置的第一芯片对准和联接。在此之后，单独的芯片堆叠可以被切割。在芯片上芯片制造工艺中，单独的第一芯片和第二芯片可以均被切割、彼此对准和联接从而形成芯片堆叠。例如，第一半导体芯片CH1和第二半导体芯片CH2可以通过第一连接端子9a彼此电连接。芯片堆叠20可以通过第二连接端子9b电连接到封装基板10。第一连接端子9a和第二连接端子9b可以包括导电材料并具有焊料球或焊料凸块形状。第一键合焊盘8a可以设置在第一连接端子9a与第一半导体芯片CH1之间以及第一连接端子9a与第二半导体芯片CH2之间。第二键合焊盘8b可以设置在芯片堆叠20的第一表面20a(即第一基板100的第二表面100b)上。第二键合焊盘8b可以通过第二连接端子9b电连接到封装基板10的第二外连接焊盘6。与图6和7中所绘的构造不同，在本构造中，第一钝化层190可以设置在第一电路层160上，第二钝化层290可以设置在第二电路层260上。第一钝化层190和第二钝化层290可以包括例如硅氮化物或其它合适的钝化材料。第一钝化层190可以在其中配置有将第一键合焊盘8a连接到第一上层间电介质层150中的第一金属线MI1的第一外围通路VA1。其它构造可以与参照图6和7讨论的那些相同或相似。
虽然已经结合本发明的在附图中示出的实施方式描述了本发明构思，但本领域技术人员将理解，可以进行各种各样的改变和修改而不背离本发明构思的技术精神和本质特征。对本领域技术人员将明显的是，可以对其进行各种各样的替换、修改和改变而不背离本发明构思的范围和精神。
本申请要求享有2017年3月27日提交的韩国专利申请第10-2017-0038650号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
第一半导体芯片，其包括第一基板和在所述第一基板上的第一磁隧道结，以及
第二半导体芯片，其包括第二基板和在所述第二基板上的第二磁隧道结，所述第二半导体芯片在所述第一半导体芯片上以形成芯片堆叠，
其中所述第一磁隧道结的磁化翻转所需的第一临界电流密度不同于所述第二磁隧道结的磁化翻转所需的第二临界电流密度。
2.根据权利要求1所述的半导体器件，其中，
所述第一磁隧道结包括顺序地堆叠在所述第一基板上的第一钉扎层、第一隧道势垒层和第一自由层，
所述第二磁隧道结包括顺序地堆叠在所述第二基板上的第二钉扎层、第二隧道势垒层和第二自由层，以及
所述第一临界电流密度大于所述第二临界电流密度。
3.根据权利要求2所述的半导体器件，其中，
所述第一磁隧道结包括所述第一半导体芯片的第一存储单元，以及
所述第二磁隧道结包括所述第二半导体芯片的第二存储单元，
其中所述第一存储单元作为非易失性存储单元操作，所述第二存储单元作为随机存取存储单元操作。
4.根据权利要求2所述的半导体器件，其中所述第一磁隧道结的所述第一自由层具有比所述第二磁隧道结的所述第二自由层的体积更大的体积。
5.根据权利要求4所述的半导体器件，其中所述第一自由层具有比所述第二自由层的第二宽度更大的第一宽度。
6.根据权利要求4所述的半导体器件，其中所述第一自由层具有比所述第二自由层的第二厚度更大的第一厚度。
7.根据权利要求2所述的半导体器件，其中所述第一自由层包括具有比所述第二自由层的材料的饱和磁化强度更大的饱和磁化强度的材料。
8.根据权利要求2所述的半导体器件，其中
所述第一磁隧道结还包括在所述第一自由层上的第一低氧化物层，以及所述第二磁隧道结还包括在所述第二自由层上的第二低氧化物层，
其中所述第一低氧化物层具有比所述第二低氧化物层的第四厚度更大的第三厚度。
9.根据权利要求1所述的半导体器件，其中
所述第一基板包括其中放置所述第一磁隧道结的第一区域和不同于所述第一区域的第二区域，以及
所述第二基板包括其中设置所述第二磁隧道结的第三区域和不同于所述第三区域的第四区域，
其中所述第一半导体芯片还包括：
第一选择晶体管，其在所述第一区域处并且电连接到所述第一磁隧道结；
第一逻辑晶体管，其在所述第二区域处；以及
第一布线结构，其在所述第二区域处并且电连接到所述第一逻辑晶体管，以及
其中所述第二半导体芯片还包括：
第二选择晶体管，其在所述第三区域处并且电连接到所述第二磁隧道结；
第二逻辑晶体管，其在所述第四区域处；以及
第二布线结构，其在所述第四区域处并且电连接到所述第二逻辑晶体管。
10.根据权利要求9所述的半导体器件，其中
所述第一半导体芯片还包括第一连接层，所述第一连接层包括电连接到所述第一布线结构的第一金属焊盘，以及
所述第二半导体芯片还包括第二连接层，所述第二连接层包括电连接到所述第二布线结构的第二金属焊盘，
其中所述第一连接层和所述第二连接层彼此面对并且所述第一金属焊盘和所述第二金属焊盘彼此接触，使得所述第一半导体芯片和所述第二半导体芯片彼此电连接。
11.一种半导体器件，包括：
第一半导体芯片；以及
第二半导体芯片，其以芯片堆叠布置堆叠在所述第一半导体芯片上，
其中所述第一半导体芯片包括：
包括第一区域和第二区域的第一基板；
在所述第一区域处的第一存储结构；以及
在所述第二区域处的第一逻辑结构，
其中所述第二半导体芯片包括：
包括第三区域和第四区域的第二基板；
在所述第三区域处的第二存储结构；以及
在所述第四区域处的第二逻辑结构，
其中所述第一存储结构包括可作为非易失性存储单元操作的第一存储单元，所述第二存储结构包括可作为随机存取存储单元操作的第二存储单元。
12.根据权利要求11所述的半导体器件，其中
所述第一存储单元包括第一磁隧道结，所述第一磁隧道结具有顺序地堆叠在所述第一区域处的第一钉扎层、第一隧道势垒层和第一自由层，以及
所述第二存储单元包括第二磁隧道结，所述第二磁隧道结具有顺序地堆叠在所述第三区域处的第二钉扎层、第二隧道势垒层和第二自由层，
其中所述第一磁隧道结的磁化翻转所需的第一临界电流密度大于所述第二磁隧道结的磁化翻转所需的第二临界电流密度。
13.根据权利要求12所述的半导体器件，其中
所述第一自由层具有比所述第二自由层的第二宽度更大的第一宽度，或者
所述第一自由层具有比所述第二自由层的第二厚度更大的第一厚度。
14.根据权利要求12所述的半导体器件，其中所述第一自由层包括其饱和磁化强度大于所述第二自由层的材料的饱和磁化强度的材料。
15.根据权利要求12所述的半导体器件，其中
所述第一磁隧道结还包括在所述第一自由层上的第一低氧化物层，以及所述第二磁隧道结还包括在所述第二自由层上的第二低氧化物层，
其中所述第一低氧化物层具有比所述第二低氧化物层的第四厚度更大的第三厚度。
16.一种半导体器件，包括：
第一半导体芯片，其包括在水平方向上延伸的第一基板和在所述第一基板上的第一磁隧道结，以及
第二半导体芯片，其包括在所述水平方向上延伸的第二基板和在所述第二基板上的第二磁隧道结，所述第二半导体芯片放置在所述第一半导体芯片上以形成在相对于所述水平方向的垂直方向上延伸的芯片堆叠，
其中所述第一磁隧道结具有所述第一磁隧道结的磁化翻转所需的第一临界电流密度，
其中所述第二磁隧道结具有所述第二磁隧道结的磁化翻转所需的第二临界电流密度，以及
其中磁化翻转所需的所述第一临界电流密度和所述第二临界电流密度是不同的。
17.根据权利要求16所述的半导体器件，其中
所述第一磁隧道结包括顺序地堆叠在所述第一基板上的第一钉扎层、第一隧道势垒层和第一自由层，
所述第二磁隧道结包括顺序地堆叠在所述第二基板上的第二钉扎层、第二隧道势垒层和第二自由层，以及
所述第一临界电流密度大于所述第二临界电流密度。
18.根据权利要求17所述的半导体器件，其中所述第一自由层具有比所述第二自由层的体积更大的体积。
19.根据权利要求17所述的半导体器件，其中所述第一自由层包括具有比所述第二自由层的材料的饱和磁化强度更大的饱和磁化强度的材料。
20.根据权利要求16所述的半导体器件，其中
所述第一磁隧道结包括所述第一半导体芯片的第一存储单元，以及
所述第二磁隧道结包括所述第二半导体芯片的第二存储单元，
其中所述第一存储单元作为非易失性存储单元操作，所述第二存储单元作为随机存取存储单元操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023019519A1 (zh) * 2021-08-19 2023-02-23 华为技术有限公司 磁性器件及其制作方法、磁性存储器、电子设备

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109285825B (zh) * 2017-07-21 2021-02-05 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11380369B2 (en) * 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
CN110494979B (zh) 2019-06-27 2021-01-29 长江存储科技有限责任公司 新型3d nand存储器件及形成其的方法
EP3764759A1 (en) * 2019-07-10 2021-01-13 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Opposing planar electrically conductive surfaces connected for establishing a two-dimensional electric connection area between component carrier stacks
CN110770903B (zh) 2019-08-23 2021-01-29 长江存储科技有限责任公司 竖直存储器件
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
CN110676244B (zh) * 2019-10-15 2020-06-16 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
JP7350096B2 (ja) 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
CN110998844A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
JP7350095B2 (ja) 2019-11-05 2023-09-25 長江存儲科技有限責任公司 結合された３次元メモリデバイスおよびそれを形成するための方法
US11527473B2 (en) * 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
US11239204B2 (en) * 2019-11-25 2022-02-01 Sandisk Technologies Llc Bonded assembly containing laterally bonded bonding pads and methods of forming the same
US11362108B2 (en) * 2020-01-30 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same
KR20210105047A (ko) 2020-02-18 2021-08-26 삼성전자주식회사 임베디드 소자 및 그 제조 방법
US11817389B2 (en) * 2020-03-24 2023-11-14 International Business Machines Corporation Multi-metal interconnects for semiconductor device structures
KR20210152147A (ko) * 2020-06-08 2021-12-15 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
US11903218B2 (en) 2020-06-26 2024-02-13 Sandisk Technologies Llc Bonded memory devices and methods of making the same
US11538817B2 (en) * 2020-06-26 2022-12-27 Sandisk Technologies Llc Bonded memory devices and methods of making the same
CN114068613A (zh) * 2020-08-05 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
US11817442B2 (en) * 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11869874B2 (en) * 2020-12-14 2024-01-09 Advanced Micro Devices, Inc. Stacked die circuit routing system and method
EP4201164A4 (en) 2021-06-30 2024-02-14 Yangtze Memory Tech Co Ltd THREE-DIMENSIONAL STORAGE DEVICES AND METHOD FOR FORMING SAME
CN113711356A (zh) * 2021-06-30 2021-11-26 长江存储科技有限责任公司 三维存储器器件及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1456959A (zh) * 2002-05-10 2003-11-19 三星电子株式会社 半导体存储器件的倒装芯片接口电路及倒装芯片接口方法
US7552409B2 (en) * 2005-06-07 2009-06-23 Synopsys, Inc. Engineering change order process optimization
US20120043630A1 (en) * 2010-08-19 2012-02-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US20140368319A1 (en) * 2013-06-14 2014-12-18 Canon Kabushiki Kaisha Semiconductor device and chip identifier setting method
CN105390481A (zh) * 2014-08-27 2016-03-09 瑞萨电子株式会社 半导体器件
CN105632545A (zh) * 2015-03-27 2016-06-01 上海磁宇信息科技有限公司 一种3d内存芯片
CN106203183A (zh) * 2016-07-25 2016-12-07 天津大学 一种基于电磁频谱水印的ip核保护方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772116B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
KR101022580B1 (ko) 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
KR101683814B1 (ko) 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
KR20120079397A (ko) 2011-01-04 2012-07-12 삼성전자주식회사 적층형 반도체 장치 및 이의 제조 방법
WO2014142978A1 (en) 2013-03-15 2014-09-18 Intel Corporation Logic chip including embedded magnetic tunnel junctions
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9484530B2 (en) 2014-11-11 2016-11-01 Globalfoundries Singapore Pte. Ltd. Integrated circuit structures with spin torque transfer magnetic random access memory having increased memory cell density and methods for fabricating the same
US9472595B1 (en) 2015-03-24 2016-10-18 Avalanche Technology, Inc. Perpendicular MRAM with magnet

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1456959A (zh) * 2002-05-10 2003-11-19 三星电子株式会社 半导体存储器件的倒装芯片接口电路及倒装芯片接口方法
US7552409B2 (en) * 2005-06-07 2009-06-23 Synopsys, Inc. Engineering change order process optimization
US20120043630A1 (en) * 2010-08-19 2012-02-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US20140368319A1 (en) * 2013-06-14 2014-12-18 Canon Kabushiki Kaisha Semiconductor device and chip identifier setting method
CN105390481A (zh) * 2014-08-27 2016-03-09 瑞萨电子株式会社 半导体器件
CN105632545A (zh) * 2015-03-27 2016-06-01 上海磁宇信息科技有限公司 一种3d内存芯片
CN106203183A (zh) * 2016-07-25 2016-12-07 天津大学 一种基于电磁频谱水印的ip核保护方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023019519A1 (zh) * 2021-08-19 2023-02-23 华为技术有限公司 磁性器件及其制作方法、磁性存储器、电子设备

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Publication number Publication date
KR20180110267A (ko) 2018-10-10
US10388629B2 (en) 2019-08-20
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