CN110349969A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN110349969A
CN110349969A CN201811479062.XA CN201811479062A CN110349969A CN 110349969 A CN110349969 A CN 110349969A CN 201811479062 A CN201811479062 A CN 201811479062A CN 110349969 A CN110349969 A CN 110349969A
Authority
CN
China
Prior art keywords
layer
pattern
source
well structure
source contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811479062.XA
Other languages
English (en)
Other versions
CN110349969B (zh
Inventor
崔康植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110349969A publication Critical patent/CN110349969A/zh
Application granted granted Critical
Publication of CN110349969B publication Critical patent/CN110349969B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

半导体器件及其制造方法。一种半导体器件和制造方法，该半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；以及源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁。所述半导体器件还包括沟道图案，所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸，以与所述源极接触结构的面向所述阱结构的第一表面接触。

Description

半导体器件及其制造方法
技术领域
本公开可总体涉及半导体器件及其制造方法，并且更具体地涉及一种三维半导体器件及其制造方法。
背景技术
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可串联连接在选择晶体管之间以构成存储串。为了实现半导体器件的高集成度，已经提出一种三维半导体器件。存储单元晶体管和选择晶体管的栅极图案可层叠在彼此之上以形成三维半导体器件。为了实现这种三维半导体器件，已经开发出用于改进半导体器件的操作可靠性的各种技术。
发明内容
根据一实施方式，一种半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁；以及沟道图案。所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸以与所述源极接触结构的面向所述阱结构的第一表面接触。
根据另一实施方式，一种半导体器件包括：阱结构，所述阱结构包含第一导电类型的掺杂剂；层叠结构，所述层叠结构被设置在所述阱结构上方并与所述阱结构间隔开；支承件，所述支承件在所述层叠结构与所述阱结构之间提供支承；狭缝，所述狭缝穿透所述层叠结构，所述狭缝将所述层叠结构分离成第一栅极层叠结构和第二栅极层叠结构；间隔物绝缘层，所述间隔物绝缘层形成在所述狭缝的侧壁上以覆盖所述第一栅极层叠结构和所述第二栅极层叠结构的侧壁；源极接触结构，所述源极接触结构包括第一源极接触图案和第二源极接触图案，所述第一源极接触图案形成在所述间隔物绝缘层上、比所述间隔物绝缘层朝向所述阱结构突出地更远并且包含第二导电类型的掺杂剂，所述第二源极接触图案填充在所述第一源极接触图案之间的狭缝中并且比所述第一源极接触图案朝向所述阱结构突出地更远；以及沟道图案，所述沟道图案沿着所述支承件的侧壁、沿着所述层叠结构的底表面并且沿着所述第一源极接触图案的面向所述阱结构的底表面延伸，所述沟道图案被所述第二源极接触图案分离。
根据一实施方式，一种制造半导体器件的方法包括以下步骤：形成包括水平空间和孔的开口区域，其中，所述水平空间被限定在阱结构与层叠结构之间，并且由设置在所述层叠结构下方的支承件保持，并且其中，所述孔延伸以从所述水平空间穿透所述层叠结构；形成沿着所述开口区域的表面和所述支承件的表面延伸的多层存储器层；在所述多层存储器层上形成沟道层；形成填充所述多层存储器层内部的所述开口区域的间隙填充绝缘层；形成穿透所述层叠结构的狭缝；在所述狭缝的侧壁上形成间隔物绝缘层；在所述间隔物绝缘层之间形成第一穿通部，其中，所述第一穿通部穿透所述多层存储器层并使所述沟道层暴露；以及在所述间隔物绝缘层上形成第一源极接触图案以与通过所述第一穿通部暴露的沟道层接触。
附图说明
在下文中参照附图描述示例实施方式。附图表示有限数量的可能实施方式。因此，所提供的附图和描述不应被解释为排除与所提出的权利要求一致的其它可能的实施方式。描述所呈现的实施方式以向本领域技术人员传达本教导。
在附图中，为了清楚例示，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在整个附图中，相似的附图标记指代相似的元件。
图1A和图1B示出了例示根据本公开的实施方式的半导体器件的立体图。
图2A和图2B分别示出了例示图1A中所示的区域A和图1B中所示的区域B的放大的截面图。
图3A和图3B示出了例示源极接触结构的修改例的截面图。
图4示出了例示根据本公开的一实施方式的沟道图案的结构和沟道图案中的电流流动的立体图。
图5A和图5B示出了例示支承件、沟道图案的柱状部和源极接触结构的布图的平面图。
图6A至图6N示出了例示根据本公开的一实施方式的半导体器件的制造方法中所包括的工序的截面图。
图7A至图7G示出了例示在图6N所示的工序之后继续进行的后续工序的一个实施方式的截面图。
图8A至图8C示出了例示在图6N所示的工序之后继续的后续工序的一实施方式的截面图。
图9A和图9B示出了例示在图6N所示的工序之后继续的后续工序的一实施方式的截面图。
图10示出了例示根据本公开的一实施方式的存储器系统的配置的框图。
图11示出了例示根据本公开的一实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可以以各种方式改变，并且可通过具有各个方面的不同实施方式来实现。在下文中，通过有限数量的可能实施方式的方式来描述本公开，使得本领域技术人员能够容易地理解和实践本教导。
尽管本文中使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，这些术语并不意味着暗指元件的数目或顺序。例如，在不脱离本公开的教导的情况下，第一元件和第二元件可被称为第二元件和第一元件。
当一个元件被称为“联接”或“连接”到另一元件时，所述一个元件可直接联接或直接连接到另一元件，或者在“联接”或“连接”的元件之间可存在中间元件。相反，当一元件被称为“直接联接”或“直接连接”到另一元件时，在“直接联接”或“直接连接”的元件之间不存在中间元件。用于说明元件之间的关系的诸如“在…之间”、“直接在…之间”、“与…相邻”或“与…直接相邻”之类的其它表述应该以相同的方式来解释。
本文中使用的术语仅用于描述具体实施方式的目的，而不意图是限制性的。在本公开中，除非上下文另有明确说明，否则单数形式也意图包括复数形式。还将理解的是，术语“包括”、“包含”、“具有”等当在本说明书中使用时表示所述特征、数目、步骤、操作、元件、组件和/或其组合的存在，但是不排除一个或更多个其它特征、数目、步骤、操作、元件、组件和/或其组合的存在或添加。
所呈现的实施方式涉及具有改进的操作可靠性的三维半导体器件以及这种半导体器件的制造方法。
图1A和图1B示出了例示根据本公开的实施方式的半导体器件的立体图。
参照图1A和图1B，半导体器件中的每一个可包括：阱结构WE，其包含第一导电类型的掺杂剂；栅极层叠结构GST1和GST2，其设置在阱结构WE上方；沟道图案CH，其从栅极层叠结构GST1和GST2的内部延伸到阱结构WE与栅极层叠结构GST1和GST2之间的空间；源栅图案GP，其以彼此间隔开的方式设置在栅极层叠结构GST1和GST2中的每一个的下方；阱接触结构WCL，其连接到阱结构WE；狭缝SI，其将栅极层叠结构GST1和GST2彼此分离；以及源极接触结构SCL，其设置在狭缝SI中以连接到沟道图案CH。
狭缝SI可将包括水平导电图案CP1至CPk和层间绝缘层ILD的层叠结构分离成多个栅极层叠结构，水平导电图案CP1至CPk和层间绝缘层ILD在第一方向I上交替层叠。尽管图1A和图1B例示了第一栅极层叠结构GST1和第二栅极层叠结构GST2，通过狭缝SI分离的栅极层叠结构的数目可以是两个或更多个。
栅极层叠结构GST1和GST2在第一方向I上与阱结构WE间隔开。栅极层叠结构GST1和GST2中的每一个可包括在第一方向I上交替层叠的水平导电图案CP1至CPk和层间绝缘层ILD。栅极层叠结构GST1和GST2中的每一个可被划分成侧部区域P1和中心区域P2。侧部区域P1是与狭缝SI和源极接触结构SCL相邻的区域。中心区域P2是设置在侧部区域P1之间并且从侧部区域P1延伸的区域。
层间绝缘层ILD可由诸如氧化物之类的绝缘材料形成。层间绝缘层ILD可分别设置在沿第一方向I彼此相邻的水平导电图案CP1至CPk之间。
水平导电图案CP1至CPk和源栅图案GP与用作晶体管的栅电极的栅线SSL、WL1至WLn以及DSL对应。水平导电图案CP1至CPk可由与源栅图案GP的材料不同的导电材料形成。
源栅图案GP可由通过考虑蚀刻速率而选择的材料形成，以在执行半导体器件的制造过程的同时用作蚀刻停止层。例如，源栅图案GP可由掺杂硅层形成。源栅图案GP可包含n型掺杂剂。源栅图案GP可在制造过程中形成得足够厚以用作蚀刻停止层。例如，源栅图案GP中的每一个可在第一方向I上形成为比水平导电图案CP1至CPk中的每一个更厚。
水平导电图案CP1至CPk可由与源栅图案GP的材料不同的导电材料形成。水平导电图案CP1至CPk可由相同的导电材料形成。水平导电图案CP1至CPk可由具有比源栅图案GP的电阻低的电阻的导电材料形成。例如，水平导电图案CP1至CPk中的每一个可包括金属层和金属硅化物层中的至少一个。水平导电图案CP1至CPk可包含具有低电阻的钨。
源栅图案GP设置在栅极层叠结构GST1和GST2与阱结构WE之间，以与阱结构WE间隔开。源栅图案GP在与第一方向I交叉的第二方向II上彼此间隔开。源栅图案GP用作源极选择线SSL。源栅图案GP分别与栅极层叠结构GST1和GST2的侧部区域P1交叠，而不与栅极层叠结构GST1和GST2的中心区域P2交叠。当源栅图案GP中的每一个由掺杂硅层形成时，掺杂硅层可用作蚀刻停止层，但是增加了源极选择线SSL的电阻。根据本公开的实施方式，源栅图案GP中的每一个不与栅极层叠结构GST1或GST2的中心区域P2交叠，而是仅与栅极层叠结构GST1或GST2的每个侧部区域P1交叠。因此，在本公开的实施方式中，可减少由源栅图案GP引起的源极选择线SSL的电阻的增加。
水平导电图案CP1至CPk当中的最靠近源栅图案GP设置的第一水平导电图案CP1用作与源极选择晶体管的栅电极连接的源极选择线SSL。第一水平导电图案CP1和与该第一水平导电图案CP1的底部交叠的一对源栅图案GP可彼此电连接，以构成一条源极选择线SSL。
为了将第一水平导电图案CP1和源栅图案GP彼此电连接，接触插塞(未示出)可分别连接到第一水平导电图案CP1和源栅图案GP，并且可使用金属线共同连接。另选地，第一水平导电图案CP1和源栅图案GP可通过第一水平导电图案CP1与源栅图案GP之间的电容耦合来操作。也就是说，尽管电压被施加到第一水平导电图案CP1和源栅图案GP中的任何一个，可使用耦合现象将该电压施加到第一水平导电图案CP1和源栅图案GP中的另一个。
水平导电图案CP1至CPk当中的设置得离源栅图案GP最远的最上层水平导电图案CPk可被用作与漏极选择晶体管的栅电极连接的漏极选择线DSL。漏极选择线DSL和源极选择线SSL之间的水平导电图案CP2至CPk-1可被用作与存储单元晶体管的栅电极连接的字线WL1至WLn。
尽管图1A和图1B例示了第一水平导电图案CP1被用作源极选择线SSL并且最上层水平导电图案CPk被用作漏极选择线DSL的情况，但是本公开不限于这些实施方式。例如，水平导电图案CP1至CPk当中的从第一水平导电图案CP1起沿向上方向连续设置的一个或更多个水平导电图案可被用作源极选择线SSL，并且水平导电图案CP1至CPk当中的从最上层水平导电图案CPk起沿向下方向连续设置的一个或更多个水平导电图案可被用作漏极选择线DSL。字线WL1至WLn层叠在源极选择线SSL与漏极选择线DSL之间并且彼此间隔开。
源极选择线SSL和字线WL1至WLn可设置在彼此相邻的狭缝SI之间。还可在彼此相邻的狭缝SI之间设置选择分离狭缝SID。选择分离狭缝SID延伸以穿透用作漏极选择线DSL的水平导电图案(例如，CPk)。选择分离狭缝SID被选择分离绝缘层SS填充。在彼此相邻的狭缝SI之间设置在同一层中的漏极选择线DSL通过选择分离绝缘层SS彼此分离。可控制选择分离狭缝SID和选择分离绝缘层SS的深度，以便不穿透源极选择线SSL和字线WL1至WLn。
沟道图案CH中的每一个可包括柱状部PP和连接部LP。柱状部PP穿透栅极层叠结构GST1或GST2的中心区域P2，而连接部LP设置在栅极层叠结构GST1或GST2下方以连接柱状部PP。柱状部PP被水平导电图案CP1至CPk和层间绝缘层ILD包围。连接部LP延伸到阱结构WE与栅极层叠结构GST1或GST2之间的空间。连接部LP沿着栅极层叠结构GST1或GST2的底表面延伸，沿着源栅图案GP的表面延伸，并且沿着阱结构WE的上表面延伸。柱状部PP和连接部LP可一体地形成。参照图4更详细地描述包括柱状部PP和连接部LP的集成沟道图案CH。
沟道图案CH中的每一个可被多层存储器图案ML包围。多层存储器图案ML沿着每个沟道图案CH的外表面延伸。每个沟道图案CH的柱状部PP可包括包围封盖图案CAP的上端。多层存储器图案ML的设置在沟道图案CH与漏极选择线DSL之间的部分以及多层存储器图案ML的设置在沟道图案CH与源极选择线SSL之间的部分可用作栅极绝缘层。稍后参照图2A、图2B、图3A和图3B更详细地描述多层存储器图案ML的结构。沟道图案CH可被形成为分别包围绝缘图案FI。稍后将参照图4更详细地描述绝缘图案FI和沟道图案CH的结构。
沟道图案CH中的每一个可包括源极接触表面。源极接触表面是与源极接触结构SCL接触的表面。为了增加源极接触表面的面积，根据本公开的实施方式的源极接触表面沿着每个源极接触结构SCL的部分底表面延伸。稍后参照图2A、图2B、图3A和图3B更详细地描述源极接触结构SCL与沟道图案CH之间的接触表面。
沟道图案CH中的每一个可包括与阱接触结构WCL接触的阱接触表面。源极接触表面和阱接触表面可按照绝缘图案FI插置于其间的方式彼此间隔开。
狭缝SI、源极接触结构SCL和阱接触结构WCL沿着与第一方向I和第二方向II交叉的第三方向III延伸。
源极接触结构SCL中的每一个在彼此相邻的栅极层叠结构GST1和GST2之间沿第一方向I延伸，以面向栅极层叠结构GST1和GST2的侧壁。源极接触结构SCL中的每一个设置在彼此相邻的栅极层叠结构GST1和GST2之间的狭缝SI中。
间隔物绝缘层IS设置在狭缝SI的侧壁上。间隔物绝缘层IS分别设置在源极接触结构SCL与栅极层叠结构GST1之间以及源极接触结构SCL与栅极层叠结构GST2之间，并且可设置在狭缝SI的侧壁上。间隔物绝缘层IS可覆盖源栅图案GP的侧壁。源极接触结构SCL可通过间隔物绝缘层IS与栅极层叠结构GST1和GST2以及源栅图案GP绝缘。每个沟道图案CH的连接部LP可在间隔物绝缘层IS下方延伸以与间隔物绝缘层IS交叠。
源极接触结构SCL形成在间隔物绝缘层IS上，并且可比间隔物绝缘层IS和源栅图案GP朝向阱结构WE突出地更远。可利用多个材料层来配置源极接触结构SCL，稍后将参照图2A、图2B、图3A和图3B更详细地描述源极接触结构SCL的配置。
每个沟道图案CH的连接部LP可包括源结JN。源结JN是作为沟道图案CH中的与源极接触结构SCL相邻的区域的掺杂剂分布区域。分布在源结JN中的掺杂剂是从源极接触结构SCL扩散的掺杂剂，并且可包含n型掺杂剂。源结JN与源极选择线SSL之间的距离可通过源栅图案GP缩短，因此，与源极选择线SSL连接的源极选择晶体管的导通电流可增加。
阱结构WE设置在源栅图案GP下方，并且可延伸以与栅极层叠结构GST1和GST2交叠。阱结构WE可包括含有第一导电类型的掺杂剂的至少一个掺杂半导体层。例如，阱结构WE可由这样的结构形成：其中包含具有第一浓度的第一导电类型的掺杂剂的第一掺杂硅层DIA和包含具有第二浓度的第一导电类型的掺杂剂的第二掺杂硅层DIB层叠。第一掺杂硅层DIA可包含具有比第二浓度高的第一浓度的第一导电类型的掺杂剂。第一导电类型的掺杂剂可以是p型掺杂剂。尽管未在图中示出，但是驱动电路可形成在阱结构WE下方的基板上以与阱结构WE交叠。
阱接触结构WCL设置在源极接触结构SCL与阱结构WE之间。阱接触结构WCL与沟道图案CH和阱结构WE接触。沟道图案CH可经由阱接触结构WCL电连接到阱结构WE。阱接触结构WCL可由导电材料形成。例如，阱接触结构WCL可由硅层形成。阱接触结构WCL中的每一个可通过穿透连接部LP的沿着阱结构WE的上表面延伸的部分来与阱结构WE和连接部LP直接接触。
还可在阱接触结构WCL与源极接触结构SCL之间设置阱源间绝缘层SWI。阱源间绝缘层SWI中的每一个在第三方向III上延伸。
还可在层间绝缘层ILD与水平导电图案CP1至CPk之间的界面以及多层存储器图案ML与水平导电图案CP1至CPk之间的界面中的每一个处形成第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可在间隔物绝缘层IS与源栅图案GP之间以及间隔物绝缘层IS与层间绝缘层ILD之间延伸。第二阻挡绝缘层BI2可以由具有比构成多层存储器图案ML的第一阻挡绝缘层的介电常数高的介电常数的绝缘层形成。稍后参照图2A、图2B、图3A和图3B更详细地描述第一阻挡绝缘层。第二阻挡绝缘层BI2可由铝氧化物形成。尽管在附图中未示出，但是还可以在水平导电图案CP1至CPk与第二阻挡绝缘层BI2之间的界面处形成用于防止水平导电图案CP1至CPk中的每一个与第二阻挡绝缘层BI2之间的直接接触的屏障层(barrier layer)。屏障层可包含钛氮化物、钨氮化物、钽氮化物等。
在制造半导体器件的过程中，可形成用于保护阱结构WE和源栅图案GP的保护层PA1至PA4，并且可保留保护层PA1至PA4中的至少一个。第一保护层PA1可保留在阱结构WE与多层存储器图案ML之间。第二保护层PA2可保留在源栅图案GP中的每一个的底表面与多层存储器图案ML之间。第三保护层PA3可保留在源栅图案GP中的每一个的侧壁与多层存储器图案ML之间。第四保护层PA4可保留在源栅图案GP的侧壁与第二阻挡绝缘层BI2之间。
如图1A所示，阱接触结构WCL可被形成为沿第一方向I延伸的垂直部，以与沟道图案CH的侧壁和阱结构WE的侧壁接触。另选地，如图1B所示，阱接触结构WCL可包括沿第一方向I延伸的垂直部和平行于阱结构WE的上表面延伸的水平部。如图1B所示，阱接触结构WCL与阱结构WE之间的接触表面或阱接触结构WCL与沟道图案CH之间的接触表面可通过阱接触结构WCL的水平部加宽。参照图2A、图2B、图3A和图3B更详细地描述阱接触结构WCL的垂直部和水平部。
根据图1A和图1B中所示的实施方式，保留了比源极选择线SSL的第一水平导电图案CP1更靠近源结JN设置的源栅图案GP。源栅图案GP可用作源极选择晶体管的栅电极。由于源栅图案GP靠近源结JN设置，所以可增加源极选择晶体管的导通电流。
根据图1A和图1B中所示的实施方式，可在柱状部PP和源极选择线SSL的交叉处限定源极选择晶体管，可在柱状部PP和字线WL1至WLn的交叉处限定存储单元晶体管，并且可在柱状部PP和漏极选择线DSL的交叉处限定漏极选择晶体管。存储单元晶体管可沿着第一方向I至第三方向III三维地布置，以构成三维半导体器件。源极选择晶体管可包括环栅(gate all around，GAA)结构和平面结构。源极选择晶体管的GAA结构由柱状部PP中的每一个和用作源极选择线SSL的水平导电图案(例如，CP1)限定。源极选择晶体管的平面结构由源栅图案GP和连接部LP限定。漏极选择晶体管和存储单元晶体管可通过包围柱状部PP的水平导电图案CP2至CPk形成为GAA结构。
每个沟道图案CH的连接部LP包括与包含第一导电类型的掺杂剂的阱结构WE电连接的部分。阱结构WE通过阱接触结构WCL电连接到连接部LP。每个沟道图案CH的连接部LP包括与包含第二导电类型的掺杂剂的源极接触结构SCL电连接的部分。源极接触结构SCL和阱接触结构WCL在结构上通过阱源间绝缘层SWI彼此区分开。因此，可在编程操作和读取操作中将电流流动控制为朝向源极接触结构SCL，并且可在擦除操作中通过阱结构WE供应空穴。因此，对于本公开的实施方式，可改进半导体器件的操作特性。
图2A和图2B分别例示了图1A中所示的区域A和图1B中所示的区域B的放大截面图。图3A和图3B例示了源极接触结构的修改例的截面图。图3A中所示的源极接触结构可被应用于图1A中所示的半导体存储装置，并且图3B中所示的源极接触结构可被应用于图1B中所示的半导体存储装置。
参照图2A、图2B、图3A和图3B，沟道图案CH可包括面向彼此相对的方向的内壁和外壁。沟道图案CH的内壁被定义为面向绝缘图案FI的表面。多层存储器图案ML可包围沟道图案CH的外壁。
多层存储器图案ML可包括包围沟道图案CH的隧道绝缘层TI、数据储存层DL和第一阻挡绝缘层BI1。隧道绝缘层TI设置在数据储存层DL与沟道图案CH之间。数据储存层DL和隧道绝缘层TI设置在第一阻挡绝缘层BI1与沟道图案CH之间。数据储存层DL可存储使用由图1A和图1B所示的沟道图案CH与字线WL1至WLn之间的电压差导致的福勒-诺德海姆隧穿(Fowler-Nordheim tunneling)改变的数据。为此，数据储存层DL可由各种材料形成。例如，数据储存层DL可由能够在其中捕获电荷的氮化物层形成。另外，数据储存层DL可包含硅、相变材料、纳米点等。第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括硅氧化物层。
源极接触结构SCL可包括第一源极接触图案S1和第二源极接触图案S2。第一源极接触图案S1分别形成在间隔物绝缘层IS上，并且比间隔物绝缘层IS朝向阱结构WE突出地更远。第二源极接触图案S2填充在第一源极接触图案S1之间的空间中，并且比第一源极接触图案S1朝向阱结构WE突出地更远。
第一源极接触图案S1中的每一个包括面向阱结构WE的第一表面SU1。第一表面SU1用作与其对应的沟道图案CH的源极接触表面。每个沟道图案CH的一部分沿着与其对应的第一表面SU1延伸，以使源极接触表面变宽。第一源极接触图案S1包含与第一导电类型不同的第二导电类型的掺杂剂。
在一示例中，如图2A和图2B中所示，第一源极接触图案S1中的每一个可由掺杂半导体层DS形成。掺杂半导体层DS从第一表面SU1沿着间隔物绝缘层IS延伸，并且具有侧壁，该侧壁与第二源极接触图案S2的侧壁形成公共表面。
在另一示例中，如图3A和图3B中所示，第一源极接触图案S1中的每一个可包括彼此平行地延伸的掺杂半导体层DS和金属硅化物层SC。掺杂半导体层DS从第一表面SU1沿着间隔物绝缘层IS延伸，并且面向图1A和图1B中所描述的栅极层叠结构GST1或GST2的侧壁。金属硅化物层SC设置在掺杂半导体层DS与第二源极接触图案S2之间。
图2A、图2B、图3A和图3B中所示的掺杂半导体层DS可包含第二导电类型的掺杂剂，以供应到沟道图案CH的内部。第二导电类型的掺杂剂可以是n型掺杂剂。出于硅化工艺的目的，图3A和图3B中所示的掺杂半导体层DS可由硅层形成。
参照图2A、图2B、图3A和图3B，第二源极接触图案S2沿着第一源极接触图案S1的侧壁延伸，并且朝向阱结构WE延伸超过第一表面SU1。第二源极接触图案S2可在绝缘图案FI的顶部上将沟道图案CH彼此分离，并且延伸到绝缘图案FI的内部。第二源极接触图案S2可包括比第一源极接触图案S1朝向阱结构WE突出地更远的金属层MS和沿着金属层MS的表面延伸的屏障金属层BM。
金属硅化物层SC和金属层MS可具有比掺杂半导体层DS的电阻低的电阻，并且降低了源极接触结构SCL的电阻。金属硅化物层SC可包含钨硅化物、镍硅化物等。金属层MS可包含钨等。屏障金属层BM防止金属的扩散，并且可包括钛氮化物层、钨氮化物层、钽氮化物层等
源结JN被限定在与源极接触结构SCL相邻的沟道图案CH中，并且包括与掺杂半导体层DS相同的第二导电类型的掺杂剂。
第二保护层PA2可保留在间隔物绝缘层IS与多层存储器图案ML之间。第二保护层PA2可以是氧化物层。
设置在第二源极接触图案S2与阱结构WE之间的阱接触结构WCL可按照各种形式来形成。
图2A示出了例示图1A中所示的阱接触结构WCL的放大视图，图3A是图2A中所示的区域的修改例。参照图2A和图3A，阱接触结构WCL可包括从阱结构WE的内部朝向设置在第二源极接触图案S2下方的阱源间绝缘层SWI延伸的垂直部VP。垂直部VP可与设置在绝缘图案FI的底部上的沟道图案CH的侧壁接触，并且与设置在沟道图案CH中的每一个与阱结构WE之间的隧道绝缘层TI、数据储存层DL和第一阻挡绝缘层BI1中的每一个的侧壁接触。此外，保留在阱结构WE与多层存储器图案ML之间的第一保护层PA1的侧壁也可与垂直部VP接触。
图2B示出了例示图1B中所示的阱接触结构WCL的放大视图，图3B示出了图2B中所示的区域的修改例。参照图2B和图3B，阱接触结构WCL可包括垂直部VP以及从垂直部VP突出的第一水平部HP1至第三水平部HP3中的至少一个。垂直部VP被形成为与图2A和图3A中所描述的垂直部VP相同的结构。
第一水平部HP1是从垂直部VP朝向绝缘图案FI的内部延伸的部分，并且可在绝缘图案FI与沟道图案CH之间延伸，以增加沟道图案CH与阱接触结构WCL之间的接触面积。第一水平部HP1可与沟道图案CH的部分上表面接触。
第二水平部HP2是在沟道图案CH与数据储存层DL之间延伸的部分，并且可增加沟道图案CH与阱接触结构WCL之间的接触面积。第二水平部HP2可与沟道图案CH的部分下表面接触。
根据上述结构，沟道图案CH在第一水平部HP1与第二水平部HP2之间延伸，以与第一水平部HP1和第二水平部HP2接触。隧道绝缘层TI保持它与第二水平部HP2的侧壁接触的状态，并且数据储存层DL保持它比隧道绝缘层TI朝向垂直部VP突出地更远并且与垂直部VP的侧壁接触的状态。
第三水平部HP3可与第一水平部HP1或第二水平部HP2平行地延伸，以与阱结构WE的上表面接触。阱结构WE与阱接触结构WCL之间的接触面积可通过第三水平部HP3增加。第一阻挡绝缘层BI1和第一保护层PA1保持它们与第三水平部HP3的侧壁接触的状态。数据储存层DL保持它比第一阻挡绝缘层BI1和第一保护层PA1朝向垂直部VP突出地更远的状态。数据储存层DL可填充在第二水平部HP2与第三水平部HP3之间的空间。数据储存层DL可保持它与垂直部VP的侧壁接触的状态。
图4示出了更详细地例示根据本公开的一实施方式的沟道图案的结构并且例示沟道图案中的电流流动的立体图。在图4中，为了便于描述，省略了一些组件，并且示意性地例示了一些组件。
参照图4，半导体器件还可包括设置在图1A或图1B中所示的栅极层叠结构GST1或GST2下方的支承件IP。尽管图4例示了一个支承件IP，但是多个支承件可支承栅极层叠结构与阱结构WE之间的空间。稍后参照图5A和图5B更详细地描述支承件的布置。支承件IP可延伸到阱结构WE的内部。例如，支承件IP可被形成至穿透阱结构WE的深度。
如在图1A和图1B中所述，沟道图案CH包括柱状部PP和连接部LP。柱状部PP是沿着第一方向I延伸并穿透图1A和图1B中所示的栅极层叠结构GST1或GST2的部分。连接部LP是连接柱状部PP的部分。沟道图案CH的每个柱状部PP的中心区域填充有绝缘图案FI，并且绝缘图案FI延伸到图1A和图1B中所示的栅极层叠结构GST1或GST2与阱结构WE之间的空间。支承件IP穿透绝缘图案FI。
沟道图案CH的连接部LP可包括第一连接部LP1至第四连接部LP4。第一连接部LP1是从柱状部PP起沿着图1A或图1B的栅极层叠结构GST1或GST2的底表面延伸的部分。第二连接部LP2是从第一连接部LP1延伸以与源极接触结构SCL的面向阱结构WE的第一表面SU1接触的部分。第二连接部LP2沿着源栅图案GP的表面从第一连接部LP1朝向第一表面SU1延伸。第三连接部LP3是从第一连接部LP1起沿着支承件IP的侧壁延伸的部分。第四连接部LP4是从第三连接部LP3起沿着阱结构WE的上表面延伸的部分。
多层存储器图案ML包围柱状部PP的外壁，并且延伸到第一连接部LP1的上表面。另外，多层存储器图案ML在第二连接部LP2与源栅图案GP之间、第三连接部LP3与支承件IP之间以及第四连接部LP4与阱结构WE之间延伸。阱结构WE与第四连接部LP4接触，并且源结JN形成在第二连接部LP2中。
沟道图案CH被形成为包围绝缘图案FI。绝缘图案FI延伸以在包围柱状部PP的同时填充第一连接部LP1与第四连接部LP4之间的空间。绝缘图案FI可被形成为具有比柱状部PP的高度低的高度。由柱状部PP包围的封盖图案CAP可设置在绝缘图案FI上。封盖图案CAP中的每一个可由包含第二导电类型的掺杂剂的半导体层形成。例如，封盖图案CAP中的每一个可由掺杂有n型掺杂剂的掺杂硅层形成。每个封盖图案CAP可被用作漏结(drainjunction)。
沟道图案CH的每个柱状部PP可连接到与其对应的位线BL。尽管图4为了便于描述而例示了一条位线BL，但是半导体器件包括多条位线，并且可以各种方式设计位线的布图。
根据上述结构，可在半导体器件的读取操作期间形成第一电流流动路径Ir。第一电流流动路径Ir形成在连接在位线BL与源极接触结构SCL之间的沟道图案CH中。在读取操作中，位线BL被预充电至预定电平。另外，在读取操作中，可将导通电压施加到如图1A或图1B所示的漏极选择线DSL和源极选择线SSL。当施加到图1A或图1B所示的字线WL的电压电平比与字线WL连接的存储单元晶体管的阈值电压高时，可在位线BL与源极接触结构SCL之间的沟道图案CH中形成沟道，并且位线BL的预充电电平可通过与源极接触结构SCL电连接的地(未示出)而被放电。
可在半导体器件的擦除操作期间形成第二电流流动路径Ie。第二电流流动路径Ie形成在连接在位线BL和阱结构WE之间的沟道图案CH中。在擦除操作中，可将擦除电压施加到阱结构WE。可通过施加到阱结构WE的擦除电压来将空穴注入到沟道图案CH中。
设置在源极接触结构SCL与阱接触结构WCL之间的阱源间绝缘层SWI可减小源结JN与阱结构WE之间的漏电流。
尽管图4例示了图1A、图2A和图3A中所示的阱接触结构，但是包括图1B、图2B和图3B中所示的阱接触结构的实施方式也可如图4所述的那样控制电流流动。在图2B和图3B中所述的沟道图案CH的、在阱接触结构WCL的第一水平部HP1与第二水平部HP2之间延伸以与第一水平部HP1和第二水平部HP2接触的部分对应于图4中所描述的沟道图案CH的第四连接部LP4。
图5A和图5B示出了例示支承件、沟道图案的柱状部和源极接触结构的布图的平面图。图5A的平面图示出了图1A或图1B中所示的半导体器件的平面图。图5B示出了支承件和柱状部的布图的修改例。
参照图5A和图5B，如上所述，柱状部PP中的每一个可被多层存储器图案ML包围，并且可包围封盖图案CAP。
穿透栅极层叠结构GST1和GST2中的每一个的柱状部PP可被划分成第一组GR1和第二组GR2，第一组GR1和第二组GR2被设置有插置于其间的选择分离绝缘层SS。为了提高存储串的排列密度，第一组GR1的柱状部PP和第二组GR2的柱状部PP可按照Z字形(zigzag)排列，如图所示。
栅极层叠结构GST1和GST2以源极接触结构SCL插置于其间的方式在第二方向II上彼此相邻地布置，并且可通过间隔物绝缘层IS与源极接触结构SCL绝缘。第二阻挡绝缘层BI2可保留在栅极层叠结构GST1和GST2中的每一个与间隔物绝缘层IS之间。
如图4所示，支承件IP设置在栅极层叠结构GST1和GST2下方。如图5A所示，支承件IP可设置在柱状部PP之间，以便不与柱状部PP交叠。另选地，如图5B所示，支承件IP可与柱状部PP的部分交叠。
参照图5A和图5B，支承件IP可设置在彼此相邻的柱状部PP之间。如图所示，支承部IP可被布置为Z字形。支承件IP的布图不限于图5A和图5B中所示的示例，而是可进行各种修改。
由穿透栅极层叠结构GST1和GST2中的每一个的第一组GR1的柱状部PP限定的第一沟道列的数目以及由穿透栅极层叠结构GST1和GST2中的每一个的第二组GR2的柱状部PP限定的第二沟道列的数目可以各种方式来进行设计。
例如，如图5A所示，第一沟道列可配置有第一列和第二列，第二沟道列可配置有第一列和第二列。
参照图5B，第一沟道列可配置有第一列至第四列，第二沟道列可配置有第一列至第四列。另外，第一沟道列或第二沟道列可配置有四列或更多列。
如图5B所示，选择分离绝缘层SS可与虚拟插塞DP交叠。虚拟插塞DP可沿着选择分离绝缘层SS的延伸方向布置成一行。可利用形成柱状部PP的工序来形成虚拟插塞DP。
图6A至图6N示出了例示根据本公开的一实施方式的半导体器件的制造方法中所包括的工序的截面图。更具体地说，图6A至图6N示出了例示在执行用于形成间隔物绝缘层的工序之前执行的工序的截面图。
图6A至图6N所示的工序可用于制造图1A、图2A和图3A中所示的半导体器件，或者制造图1B、图2B和图3B中所示的半导体器件。图6A至图6N例示了沿着图5A中所示的线X-X'和Y-Y'截取的截面图。也可利用图6A至图6N中所示的工序来制造图5B所示的半导体器件。
尽管未在附图中示出，但是在执行图6A中所示的工序之前，可在基板上形成构成用于驱动半导体器件的驱动电路的驱动晶体管。可在包括驱动晶体管的基板(未示出)上执行图6A中所示的工序。
参照图6A，在基板(未示出)上形成包含第一导电类型的掺杂剂的阱结构WE。形成阱结构WE的工序可包括形成第一掺杂半导体层101的工序和在第一掺杂半导体层101上形成第二掺杂半导体层103的工序。第一掺杂半导体层101包含具有第一浓度的第一导电类型的掺杂剂，第二掺杂半导体层103包含具有第二浓度的第一导电类型的掺杂剂。第一掺杂半导体层101和第二掺杂半导体层103可以是掺杂硅层。形成第二掺杂半导体层103的工序可包括在第一掺杂半导体层101上形成未掺杂硅层的工序和使用热处理工艺将第一掺杂半导体层101中的第一导电类型的掺杂剂扩散到未掺杂硅层中的工序。
随后，还可在阱结构WE上形成第一保护层105。第一保护层105可由与后续工序中形成的第一牺牲层111的材料不同的材料形成。例如，第一保护层105可由氧化物层形成。
随后，可在第一保护层105上形成第一牺牲层111，并且可在第一牺牲层111上形成蚀刻停止层115。在形成蚀刻停止层115之前，可在第一牺牲层111上形成第二保护层113。蚀刻停止层115形成在第二保护层113上。
第一牺牲层111和蚀刻停止层115可由具有不同蚀刻速率的材料形成。蚀刻停止层115可用作栅电极，并且可由在随后的用于形成狭缝的蚀刻工艺中具有抗蚀性的材料形成。例如，第一牺牲层111可由未掺杂硅层形成。蚀刻停止层115可由掺杂硅层形成。更具体地，蚀刻停止层115可由包含n型掺杂剂的掺杂硅层形成。
第二保护层113可由与第一牺牲层111和蚀刻停止层115的材料不同的材料形成。例如，第二保护层113可由氧化物层形成。
参照图6B，可形成从蚀刻停止层115穿透阱结构WE的支承件121。支承件121被设置成彼此间隔开。形成支承件121的工序可包括：使用光刻工艺形成掩模图案的工序；通过经由使用掩模图案作为蚀刻屏障的蚀刻工艺，对蚀刻停止层115、第二保护层113、第一牺牲层111、第一保护层105和阱结构WE进行蚀刻来形成通孔的工序；在通孔中填充绝缘材料的工序；使绝缘材料的表面平整的工序；以及去除留下的掩模图案的工序。可使用氧化物作为用于形成支承件121的绝缘材料。
参照图6C，可通过对图6B中所示的被支承件121穿透的蚀刻停止层115进行蚀刻来形成蚀刻停止图案115P。形成蚀刻停止图案115P的工序可包括：使用光刻工艺形成掩模图案的工序；通过使用掩模图案作为蚀刻屏障的蚀刻工艺对图6B中所示的蚀刻停止层115进行蚀刻的工序；以及去除留下的掩模图案的工序。其中在形成蚀刻停止图案115P的工序中去除了蚀刻停止层的区域被定义为第一开口OP1。第一开口OP1可使支承件121和第二保护层113暴露。
参照图6D，可在蚀刻停止图案115P的表面上形成第三保护层123。可通过对蚀刻停止图案115P的表面进行氧化来形成第三保护层123。
如图6E所示，可执行回蚀工艺，以使得图6D中所示的第三保护层123的一部分和第二保护层113的一部分可被去除。通过回蚀工艺，第三保护层可作为第三保护图案123P保留在蚀刻停止图案115P的侧壁上，并且第二保护层可作为第二保护图案113P保留在蚀刻停止图案115P下方。第二保护层的未被蚀刻停止图案115P保护的部分可被去除，使得第一牺牲层111被暴露。
如图6F所示，在第一牺牲层111上形成填充第一开口OP1的第二牺牲层125。第二牺牲层125可由与第一牺牲层111的材料不同的材料形成。第二牺牲层125可由具有与要在后续工序中形成的层叠结构的第一材料层和第二材料层的蚀刻速率不同的蚀刻速率的材料形成。例如，第二牺牲层125可包含钛氮化物层(TiN)。第二牺牲层125的表面可被平坦化，直到暴露蚀刻停止图案115P为止。
当依次执行图6A至图6F中所描述的工序时，可在第一牺牲层111上形成被蚀刻停止图案115P穿透的第二牺牲层125。蚀刻停止图案115P具有由第二保护图案113P保护的底表面和由第三保护图案123P保护的侧壁。
参照图6G，通过在蚀刻停止图案115P和第二牺牲层125上沿第一方向I交替层叠第一材料层131和第二材料层133来形成层叠结构PST。层叠结构PST可包括与蚀刻停止图案115P交叠的第一区域P1'和从第一区域P1'延伸并且不与蚀刻停止图案115P交叠的第二区域P2'。
第二材料层133由与第一材料层131的材料不同的材料形成。第一材料层131可由用于牺牲层的绝缘材料形成，并且第二材料层133可由用于层间绝缘层的绝缘材料形成。更具体地，第一材料层131可由硅氮化物层形成，并且第二材料层133可由硅氧化物层形成。
尽管在附图中未示出，但是第一材料层131可由用于图1A和图1B中所示的水平导电图案CP1至CPk的导电材料形成，第二材料层133可由用于层间绝缘层的绝缘材料形成。第一材料层131可由与蚀刻停止图案115P的材料不同的材料形成。例如，第一材料层131可包括金属硅化物层和金属层中的至少一种。第一材料层131可由具有比蚀刻停止图案115P的电阻低的电阻的导电材料形成。例如，第一材料层131可包含钨。
第一材料层131和第二材料层133中的一些可被选择分离狭缝SID穿透。可用选择分离绝缘层SS填充选择分离狭缝SID。选择分离绝缘层SS被形成为将漏极选择线彼此分开，并且可对形成有选择分离绝缘层SS的深度进行各种形式的修改。根据需要，可省略选择分离狭缝SID和选择分离绝缘层SS。
随后，可通过穿透层叠结构PST的第二区域P2'来形成孔H，以使第二牺牲层125暴露。可对第一材料层131和第二材料层133进行蚀刻以形成孔H。当第二牺牲层125由包含诸如TiN之类的金属的材料形成时，可利用层叠结构PST和基于金属的第二牺牲层125之间的蚀刻速率的差异来充分地确保每个孔H的底表面的宽度。
参照图6H，经由孔H选择性地去除图6G中所示的第二牺牲层125。因此，暴露出第一牺牲层111和第三保护图案123P，并且与孔H连接的第二开口OP2被限定在层叠结构PST与第一牺牲层111之间。
参照图6I，经由孔H和第二开口OP2选择性地去除图6H中所示的第一牺牲层111。因此，水平空间HSP被打开，水平空间HSP连接到孔H，以在层叠结构PST与阱结构WE之间以及在蚀刻停止图案115P与阱结构WE之间延伸。水平空间HSP可包括在去除了第二牺牲层的区域中限定的第二开口OP2和在去除了第一牺牲层的区域中限定的第三开口OP3。
在上文中，在水平空间HSP被打开的同时，蚀刻停止图案115P可被第二保护图案113P和第三保护图案123P保护而没有损耗。当水平空间HSP被打开的同时，阱结构WE可被第一保护层105保护而没有损耗。层叠结构PST可被支承件121支承，从而可保持水平空间HSP的间隙。通过粘附到层叠结构PST的粘合力，蚀刻停止图案115P可被保持而不会塌陷。
通过图6A至图6I中描述的一系列工序，可形成包括水平空间HSP和孔H的开口区域。水平空间HSP形成在阱结构WE与层叠结构PST之间，并由支承层叠结构PST的支承件121保持。孔H延伸以从水平空间HSP穿透层叠结构PST。
参照图6J，可在包括孔H和水平空间HSP的开口区域的表面上形成沿着开口区域的表面、支承件121的表面和蚀刻停止图案115P的表面延伸的多层存储器层141。形成多层存储器层141的工序可包括：形成第一阻挡绝缘层的工序、在第一阻挡绝缘层上形成数据储存层的工序；以及在数据储存层上形成隧道绝缘层的工序。第一阻挡绝缘层、数据储存层和隧道绝缘层中的每一个可由与图2A、图2B、图3A和图3B中所描述的相同的材料形成。
随后，在多层存储器层141的表面上形成沟道层143。沟道层143可沿着包括孔H和水平空间HSP的开口区域的表面、支承件121的表面和蚀刻停止图案115P的表面延伸，并且被多层存储器层141包围。
沟道层143可由半导体层形成。例如，沟道层143可通过沉积硅层来形成。沟道层143可被形成为没有任何边界表面的集成层。
随后，未被沟道层143填充而是敞开的孔H和水平空间HSP中的每一个填充有间隙填充绝缘层145。间隙填充绝缘层145被沟道层143包围。间隙填充绝缘层145可由各种绝缘材料形成。例如，形成间隙填充绝缘层145的工序可包括用具有流动性的材料层填充孔H和水平空间HSP的工序以及使具有流动性的材料层固化的工序。可使用聚硅氮烷(PSZ)作为具有流动性的材料层。
还可以执行使间隙填充绝缘层145的一部分凹陷的工序，使得间隙填充绝缘层145的高度低于沟道层143的高度。在间隙填充绝缘层145上暴露的沟道层143的中心区域可利用封盖图案147填充。封盖图案147可由包含第二导电类型的掺杂剂的掺杂硅层形成。
参照图6K，通过经由第一蚀刻工艺对设置在层叠结构PST的第一区域P1'中的第一材料层131和第二材料层133进行蚀刻来形成使第一材料层131和第二材料层133的侧壁暴露的狭缝SI。通过考虑第一材料层131和第二材料层133的蚀刻速率，蚀刻停止图案115P处于由与第一材料层131和第二材料层133的材料不同的材料形成的状态。因此，在相对于用于对第一材料层131和第二材料层133进行蚀刻的蚀刻材料具有抗蚀性的蚀刻停止图案115P被完全穿透之前，可停止第一蚀刻工艺。换句话说，可均匀地控制通过第一蚀刻工艺形成的狭缝SI的深度，使得狭缝SI穿透层叠结构PST但是不穿透蚀刻停止图案115P。
狭缝S1的宽度形成得比蚀刻停止图案115P的宽度窄。因此，蚀刻停止图案115P可保留在狭缝S1的两侧。在形成狭缝SI之后，可通过对经由狭缝SI暴露的蚀刻停止图案115P的表面进行氧化来形成第四保护层151。
当第一材料层131由用于导电图案的导电材料形成时，层叠结构PST可通过穿透第一材料层131和第二材料层133的狭缝SI被分离成图1A或图1B中描述的栅极层叠结构GST1和GST2。
当第一材料层131由用于牺牲层的绝缘材料形成并且第二材料层133由用于层间绝缘层的绝缘材料形成时，可进一步执行图6L和图6M中所示的工序。
参照图6L，可执行通过狭缝SI选择性地去除图6K中所示的第一材料层131的工序。因此，栅极区域153被打开。
参照图6M，可在栅极区域153中形成水平导电图案157。形成水平导电图案157的工序可包括：沿着栅极区域153和狭缝SI的表面形成第二阻挡绝缘层155的工序；在第二阻挡绝缘层155上形成具有导电性的第三材料层的工序；以及通过去除第三材料层将第三材料层分离成水平导电图案157的工序。第三材料层可以是具有比蚀刻停止图案115P的电阻低的电阻的金属层。第四保护层151可在执行通过去除第一材料层来使栅极区域153打开的工序和去除狭缝SI中的第三材料层的工序时保护蚀刻停止图案115P。
如上所述，可使用各种工艺形成栅极层叠结构GST1和GST2。
参照图6N，通过经由第二蚀刻工艺对图6M中所示的蚀刻停止图案115P进行蚀刻，狭缝SI延伸以穿透蚀刻停止图案115P。蚀刻停止图案115P可通过狭缝SI的延伸部E被分离成源栅图案GP。图6M中所示的第四保护层151可作为第四保护图案151P保留在源栅图案GP中的每一个的侧壁上。第二保护图案113P可被狭缝SI的延伸部E暴露。在下文中，将延伸部E定义为狭缝SI的一部分。
图7A至图7G示出了例示在图6N中所示的工序之后继续进行的后续工序的一实施方式的截面图。图7A至图7G中所示的截面图对应于图6N中所示的区域C。图7A至图7G中所示的工序可用于制造图1A和图2A中所示的半导体器件。
参照图7A，在狭缝SI的侧壁上形成间隔物绝缘层161。狭缝SI向上延伸到源栅图案GP之间的空间，因此间隔物绝缘层161可延伸以覆盖源栅图案GP的侧壁。
形成间隔物绝缘层161的工序可包括沿着狭缝SI的表面沉积绝缘层的工序和通过回蚀工艺蚀刻绝缘层的工序。在对绝缘层进行蚀刻的同时，通过狭缝SI的底表面暴露的第二保护图案113P以及多层存储器层141的第一阻挡绝缘层141a、数据存储层141b和隧道绝缘层141c可被蚀刻，并且可暴露沟道层143。因此，形成穿透第二保护图案113P和多层存储器层141、暴露沟道层143并连接到狭缝S1的第一穿通部TH1。
参照图7B，掺杂半导体层163被形成为在通过第一穿通部TH1暴露的沟道层143的表面以及间隔物绝缘层161的表面上延伸。掺杂半导体层163可以是包含第二导电类型的掺杂剂的掺杂硅层。第二导电类型的掺杂剂可具有与阱结构WE中的第一导电类型的掺杂剂的导电类型相反的导电类型。第二导电类型的掺杂剂可以是n型掺杂剂，第一导电类型的掺杂剂可以是p型掺杂剂。
掺杂半导体层163与沟道层143的限定第一穿通部TH1的底表面的表面直接接触，并且在狭缝S1中的间隔物绝缘层161的侧壁上延伸。掺杂半导体层163被共形地沉积，并且狭缝SI的中心区域在未填充掺杂半导体层163的状态下敞开。
随后，可执行用于将掺杂半导体层163中的第二导电类型的掺杂剂扩散到沟道层143中的热处理。可通过热处理在沟道层143中形成源结JN。
源栅图案GP保留为用作源极选择线。因此，尽管难以均匀地控制第二导电类型的掺杂剂的扩散范围，但是留下的源栅图案GP与源结JN之间的距离较短，因此可增加源极选择晶体管的导通电流。换句话说，可通过留下的源栅图案GP稳定地确保源极选择晶体管的导通电流。
参照图7C，通过对图7B中所示的掺杂半导体层163进行图案化来形成第一源极接触图案S1。第一源极接触图案S1是被第二穿通部TH2穿透并保留在狭缝SI的侧壁上的掺杂半导体层163a。每个掺杂半导体层163a与限定第一穿通部TH1的底表面的沟道层143接触，以在间隔物绝缘层161的侧壁上延伸。
通过对图7B中所示的掺杂半导体层163和位于掺杂半导体层163与间隙填充绝缘层145之间的沟道层143进行蚀刻并暴露出间隙填充绝缘层145来形成第二穿通部TH2。第二穿通部TH2可穿透沟道层143并延伸到间隙填充绝缘层145的内部。
随后，第五保护层165形成在第一源极接触图案S1的侧壁上并覆盖第二穿通部TH2的侧壁。形成第五保护层165的步骤可包括：沉积氮化物层的工序和通过回蚀工艺蚀刻氮化物层使得间隙填充绝缘层145通过第二穿通部TH2被暴露的工序。除了氮化物层之外，第五保护层165还可由蚀刻速率与氧化物层的蚀刻速率不同的另一材料层形成。
参照图7D，通过对在第二穿通部TH2下方暴露的间隙填充绝缘层145、沟道层143、多层存储器层141和第一保护层105进行蚀刻来形成暴露阱结构WE的第三穿通部TH3。由于设置在间隙填充绝缘层145的顶部并且包括源结JN的沟道层143受到第五保护层165的保护，因此设置在间隙填充绝缘层145的顶部上的沟道层143没有被蚀刻。
沟道层143可被连接到狭缝SI的第二穿通部TH2和第三穿通部TH3分离成如图1A所示的沟道图案CH。第三穿通部TH3可延伸到阱结构WE的内部。
参照图7E，第三穿通部TH3填充有阱接触结构167。阱接触结构167与阱结构WE和沟道层143直接接触。阱接触结构167可由半导体层形成。
形成阱接触结构167的工序可包括使硅层从通过第三穿通部TH3暴露的阱结构WE和沟道层143生长的工序。沟道层143的设置在间隙填充绝缘层145的顶部并包括源结JN的部分在生长阱接触结构167的同时被第五保护层165阻挡。因此，阱接触结构167不连接到源结JN。阱结构WE中的第一导电类型的掺杂剂可扩散到阱接触结构167中。可不利用生长方法而是利用沉积方法来形成阱接触结构167。
参照图7F，可通过经由狭缝SI对阱接触结构167的上部进行氧化来形成阱源间绝缘层169。由于沟道层143的设置在间隙填充绝缘层145的顶部并包括源结JN的部分在氧化过程期间被第五保护层165阻挡，因此沟道层143的该部分未被氧化。
参照图7G，在去除了图7F中所示的第五保护层165之后，形成第二源极接触图案S2。
阱源间绝缘层169具有与第五保护层165的蚀刻速率不同的蚀刻速率，因此可在去除第五保护层165期间使阱源间绝缘层169的损耗最小化。构成第一源极接触图案S1的掺杂半导体层163a可由于第五保护层165的去除而被暴露。另外，沟道层143的设置在间隙填充绝缘层145的顶部上并包括源结JN的部分由于第五保护层165的去除而被暴露。
第二源极接触图案S2形成在阱源间绝缘层169上，并且被形成为填充第一源极接触图案S1之间的空间和第二穿通部TH2。形成第二源极接触图案S2的工序可包括形成屏障金属层171的工序和在屏障金属层171上形成金属层173的工序。屏障金属层171被形成为覆盖第二穿通部TH2的表面和第一源极接触图案S1的表面。金属层173被形成为填充第一源极接触图案S1之间的空间和第二穿通部TH2。金属层173可包含钨，使得源极接触结构SCL具有低电阻。为了防止金属从金属层173扩散，屏障金属层171可包括钛氮化物层、钨氮化物层、钽氮化物层等。
图8A至图8C示出了例示在图6N中所示的工序之后继续进行的后续工序的一实施方式的截面图。图8A至图8C中所示的截面图对应于图6N中所示的区域C。图8A至图8C中所示的工序可用于制造图1B和图2B中所示的半导体器件。
参照图8A，形成其中第一源极接触图案S1、沟道层143的源结JN和第二穿通部TH2的侧壁被第五保护层165覆盖的结构。在图6N中所示的工序之后，可使用图7A至图7C中所描述的工序形成该结构。
随后，通过与图7D中所描述的相同工序形成第三穿通部TH3。随后，选择性地蚀刻通过第三穿通部TH3暴露的间隙填充绝缘层145以及多层存储器层141的第一阻挡绝缘层141a和隧道绝缘层141c。通过第三穿通部TH3暴露的第一保护层105也可被蚀刻。因此，在与第三穿通部TH3交叉的水平方向上形成凹陷区域RA1至RA3。间隙填充绝缘层145、第一阻挡绝缘层141a、隧道绝缘层141c和第一保护层105由氧化物形成，数据储存层141b由氮化物形成，并且沟道层143由半导体层形成。可对具有比氮化物和半导体层的蚀刻速率高的蚀刻速率的氧化物进行蚀刻。因此，间隙填充绝缘层145与阱结构WE之间的数据储存层141b和沟道层143可保留为比第一阻挡绝缘层141a、隧道绝缘层141c和第一保护层105朝向第三穿通部TH3突出地更远。
参照图8B，形成完全填充图8A中所示的凹陷区域RA1至RA3以及第三穿通部TH3的阱接触结构267。阱接触结构267与沟道层143的通过图8A中所示的凹陷区域RA1至RA3暴露的上表面和底表面直接接触，并且在沟道层143与阱结构WE之间延伸。另外，阱接触结构267与阱结构WE的上表面直接接触。形成阱接触结构267的工序可使用图7E中所描述的工序。
参照图8C，通过与图7F中所描述的工序相同的工序形成阱源间绝缘层169，并且通过与图7G中所描述的工序相同的工序形成第二源极接触图案S2。
图9A和图9B示出了例示在图6N中所示的工序之后继续进行的后续工序的一实施方式的截面图。图9A和图9B中所示的截面图对应于图6N中所示的区域C。图9A和图9B中所示的工序可用于制造图3A中所示的半导体器件。
在依次执行图6A至图6N中所描述的工序之后，为了制造图3A所示的半导体器件，可执行图7A和图7B中所描述的工序以。随后，执行图9A中所示的工序。
参照图9A，通过从掺杂半导体层163的表面对掺杂半导体层163的部分厚度进行硅化，图7B中所示的掺杂半导体层163被改变为金属硅化物层163s。未变为金属硅化物层163s而保留的掺杂半导体层163d可保留在金属硅化物层163s的底部上。掺杂半导体层163d可在金属硅化物层163s与间隔物绝缘层161之间以及沟道层143与金属硅化物层163s之间延伸。
硅化工艺可包括沉积金属层的工序和诱发金属层与由硅形成的掺杂半导体层之间的反应的退火工艺。在执行硅化工艺的同时，掺杂硅层中的第二导电类型的掺杂剂可通过所执行的退火工艺扩散到沟道层143中。因此，在沟道层143中形成源结JN。
用于硅化工艺的金属层可包括诸如镍和钨之类的各种金属层。通过硅化工艺形成的金属硅化物层163s可包含镍硅化物、钨硅化物等。
参照图9B，可通过经由狭缝SI和第一穿通部TH1对金属硅化物层163s的一部分和掺杂半导体层163d的一部分进行蚀刻来形成第二穿通部TH2，以便将掺杂半导体层163d和金属硅化物层163s中的每一个分离为第一源极接触图案S1。
源极接触图案S1中的每一个包括掺杂半导体层163d和金属硅化物层163s。源极接触图案S1中的每一个与限定第一穿通部TH1的底表面的沟道层143接触，以在间隔物绝缘层161的各个侧壁上延伸。
金属硅化物层163s具有比掺杂半导体层163d的电阻低的电阻，因此可降低第一源极接触图案S1的电阻。
如图7C中所示，第二穿通部TH2穿透沟道层143并延伸到间隙填充绝缘层145的内部。
随后，使用与图7C中所描述的工序相同的工序形成延伸至覆盖第二穿通部TH2的侧壁和第一源极接触图案S1的侧壁的第五保护层165。在图7C中所示的工序之后继续进行的后续工序与图7D至图7G中所述的工序相同。
为了制造图3B中所示的半导体器件，可依次执行图6A至图6N中所示的工序以。随后，可依次执行图7A和图7B中所示的工序。随后，可依次执行图9A和图9B中所示的工序。随后，可依次执行图8A至图8C中所述的工序。
图10示出了例示根据本公开的一实施方式的存储器系统的配置的框图。
参照图10，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可包括图1A、图1B、图2A、图2B、图3A和图3B中所示的结构中的至少一个。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的用于数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口连接。另外，存储器控制器1110还可包括用于存储用于与主机接口连接的代码数据的ROM等。
如上所述而配置的存储器系统1100可以是其中存储器装置1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议以及集成式驱动电子设备(IDE)协议之类的各种接口协议中的一种与外部(例如，主机)通信。
图11示出了例示根据本公开的一实施方式的计算系统的配置的框图。
参照图11，根据本公开的实施方式的计算系统1200可包括与系统总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200提供操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
如参照图10所述，存储器系统1210可配置有存储器装置1212和存储器控制器1211。
根据本公开，沟道图案的延伸到阱结构与栅极层叠结构之间的空间的内部的部分与源极接触结构的底表面接触，使得源极接触区域与沟道图案之间的接触面积能够增加。因此，能够提高三维半导体器件的操作可靠性。
上述示例性实施方式仅出于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施方式。对于本公开所属领域的技术人员将显而易见的是，除了上述示例性实施方式之外，还可进行基于本公开的技术精神的其它修改。
除非另外定义，否则本文所使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。
相关申请的交叉引用
本申请要求于2018年4月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0038838的优先权，该韩国专利申请的全部公开内容通过引用合并于本文中。

Claims (32)

1.一种半导体器件，该半导体器件包括：
阱结构；
栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；
源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁；以及
沟道图案，所述沟道图案包括：
柱状部，所述柱状部穿透所述栅极层叠结构；
第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及
第二连接部，所述第二连接部从所述第一连接部延伸以与所述源极接触结构的面向所述阱结构的第一表面接触。
2.根据权利要求1所述的半导体器件，其中，所述阱结构包括包含第一导电类型的掺杂剂的掺杂半导体层，并且
所述源极接触结构包括包含与所述第一导电类型不同的第二导电类型的掺杂剂的掺杂半导体层。
3.根据权利要求1所述的半导体器件，其中，所述栅极层叠结构包括交替层叠的水平导电图案和层间绝缘层。
4.根据权利要求1所述的半导体器件，该半导体器件还包括间隔物绝缘层，所述间隔物绝缘层被设置在所述栅极层叠结构与所述源极接触结构之间。
5.根据权利要求1所述的半导体器件，该半导体器件还包括源栅图案，所述源栅图案被设置在所述栅极层叠结构与所述阱结构之间，其中，所述源栅图案与所述阱结构间隔开。
6.根据权利要求5所述的半导体器件，其中，所述栅极层叠结构包括：
侧部区域，所述侧部区域与所述源极接触结构相邻，其中，所述侧部区域与所述源栅图案交叠；以及
中心区域，所述中心区域从所述侧部区域延伸，其中，所述中心区域被所述柱状部穿透，并且其中，所述中心区域不与所述源栅图案交叠。
7.根据权利要求6所述的半导体器件，其中，所述沟道图案的所述第二连接部从所述第一连接部朝向所述第一表面延伸，并且被设置在所述源栅图案的表面上。
8.根据权利要求6所述的半导体器件，其中，所述源极接触结构比所述源栅图案朝向所述阱结构突出地更远。
9.根据权利要求1所述的半导体器件，其中，所述源极接触结构包括：
第一源极接触图案，所述第一源极接触图案从所述第一表面向上延伸以面向所述栅极层叠结构的侧壁；以及
第二源极接触图案，所述第二源极接触图案形成在所述第一源极接触图案的侧壁上，所述第二源极接触图案朝向所述阱结构延伸超过所述第一表面。
10.根据权利要求9所述的半导体器件，其中，所述第一源极接触图案由包括与所述第二源极接触图案形成公共表面的侧壁的掺杂半导体层形成。
11.根据权利要求9所述的半导体器件，其中，所述第一源极接触图案包括：
掺杂硅层，所述掺杂硅层面向所述栅极层叠结构的侧壁，所述掺杂硅层包含n型掺杂剂；以及
金属硅化物层，所述金属硅化物层被设置在所述掺杂硅层与所述第二源极接触图案之间。
12.根据权利要求9所述的半导体器件，其中，所述第二源极接触图案包括：
金属层，所述金属层比所述第一源极接触图案朝向所述阱结构突出地更远；以及
屏障金属层，所述屏障金属层沿着所述金属层的表面延伸。
13.根据权利要求1所述的半导体器件，其中，包含分布式n型掺杂剂的源结形成在所述沟道图案的与所述源极接触结构相邻的所述第二连接部中。
14.根据权利要求1所述的半导体器件，该半导体器件还包括：
绝缘图案，所述绝缘图案填充在每个所述柱状部的中心区域中，所述绝缘图案延伸到所述阱结构与所述栅极层叠结构之间的空间；以及
支承件，所述支承件在所述栅极层叠结构下方穿透所述绝缘图案，
其中，所述沟道图案还包括从所述第一连接部起沿着所述支承件的侧壁延伸的第三连接部和从所述第三连接部起沿着所述阱结构的上表面延伸的第四连接部。
15.根据权利要求14所述的半导体器件，该半导体器件还包括：
阱接触结构，所述阱接触结构被设置在所述源极接触结构与所述阱结构之间，所述阱接触结构与所述阱结构和所述沟道图案的所述第四连接部接触；以及
阱源间绝缘层，所述阱源间绝缘层被设置在所述阱接触结构与所述源极接触结构之间，
其中，所述阱接触结构包括从所述阱结构面向所述阱源间绝缘层的垂直部。
16.根据权利要求14所述的半导体器件，该半导体器件还包括：
阱接触结构，所述阱接触结构被设置在所述源极接触结构与所述阱结构之间，所述阱接触结构与所述阱结构和所述沟道图案的所述第四连接部接触；以及
阱源间绝缘层，所述阱源间绝缘层被设置在所述阱接触结构与所述源极接触结构之间，
其中，所述阱接触结构还包括：
垂直部，所述垂直部从所述阱结构面向所述阱源间绝缘层；
第一水平部，所述第一水平部从所述垂直部起在所述沟道图案的所述第四连接部与所述绝缘图案之间延伸；
第二水平部，所述第二水平部从所述垂直部起与所述第一水平部平行地延伸，所述第四连接部被插置在所述第一水平部与所述第二水平部之间；以及
第三水平部，所述第三水平部从所述垂直部延伸，以与所述阱结构的上表面接触并且与所述第二水平部平行。
17.根据权利要求16所述的半导体器件，该半导体器件还包括多层存储器图案，所述多层存储器图案沿着所述沟道图案的外表面延伸，
其中，所述多层存储器图案包括：
隧道绝缘层，所述隧道绝缘层包围所述沟道图案；
数据储存层，所述数据储存层包围所述沟道图案，所述隧道绝缘层被插置在所述沟道图案与所述数据储存层之间；以及
阻挡绝缘层，所述阻挡绝缘层包围所述沟道图案，所述隧道绝缘层和所述数据储存层被插置在所述沟道图案与所述阻挡绝缘层之间，并且
其中，所述数据储存层在所述第二水平部与所述第三水平部之间比所述隧道绝缘层和所述阻挡绝缘层朝向所述垂直部突出地更远，以与所述垂直部接触。
18.一种半导体器件，该半导体器件包括：
阱结构，所述阱结构包含第一导电类型的掺杂剂；
层叠结构，所述层叠结构被设置在所述阱结构上方并与所述阱结构间隔开；
支承件，所述支承件在所述层叠结构与所述阱结构之间提供支承；
狭缝，所述狭缝穿透所述层叠结构，所述狭缝将所述层叠结构分离成第一栅极层叠结构和第二栅极层叠结构；
间隔物绝缘层，所述间隔物绝缘层形成在所述狭缝的侧壁上，以覆盖所述第一栅极层叠结构的侧壁和所述第二栅极层叠结构的侧壁；
源极接触结构，所述源极接触结构包括第一源极接触图案和第二源极接触图案，所述第一源极接触图案形成在所述间隔物绝缘层上，比所述间隔物绝缘层朝向所述阱结构突出地更远并且包含第二导电类型的掺杂剂，所述第二源极接触图案填充在所述第一源极接触图案之间的狭缝中并且比所述第一源极接触图案朝向所述阱结构突出地更远；以及
沟道图案，所述沟道图案沿着所述支承件的侧壁、沿着所述层叠结构的底表面并且沿着所述第一源极接触图案的面向所述阱结构的底表面延伸，所述沟道图案被所述第二源极接触图案分离。
19.根据权利要求18所述的半导体器件，该半导体器件还包括：
阱接触结构，所述阱接触结构被设置在所述第二源极接触图案与所述阱结构之间；以及
阱源间绝缘层，所述阱源间绝缘层被设置在所述阱接触结构与所述第二源极接触图案之间，
其中，所述沟道图案沿着所述阱结构的上表面延伸，以与所述阱接触结构的侧壁接触。
20.根据权利要求19所述的半导体器件，其中，所述阱接触结构包括与所述沟道图案的上表面、所述沟道图案的下表面和所述阱结构的上表面中的至少一个平行地延伸的水平部。
21.一种制造半导体器件的方法，该方法包括以下步骤：
形成包括水平空间和孔的开口区域，其中，所述水平空间被限定在阱结构与层叠结构之间，并且由设置在所述层叠结构下方的支承件保持，并且其中，所述孔延伸以从所述水平空间穿透所述层叠结构；
形成沿着所述开口区域的表面和所述支承件的表面延伸的多层存储器层；
在所述多层存储器层上形成沟道层；
形成填充所述多层存储器层内部的所述开口区域的间隙填充绝缘层；
形成穿透所述层叠结构的狭缝；
在所述狭缝的侧壁上形成间隔物绝缘层；
在所述间隔物绝缘层之间形成第一穿通部，其中，所述第一穿通部穿透所述多层存储器层并使所述沟道层暴露；以及
在所述间隔物绝缘层上形成第一源极接触图案以与通过所述第一穿通部暴露的沟道层接触。
22.根据权利要求21所述的方法，其中，所述阱结构由包含第一导电类型的掺杂剂的掺杂半导体层形成。
23.根据权利要求21所述的方法，其中，形成所述第一源极接触图案的步骤包括：形成从所述间隔物绝缘层的顶部延伸到所述沟道层的顶部的掺杂半导体层，所述掺杂半导体层包含第二导电类型的掺杂剂。
24.根据权利要求23所述的方法，该方法还包括以下步骤：执行热处理，以使得所述第二导电类型的掺杂剂从掺杂半导体图案的内部扩散到所述沟道层中。
25.根据权利要求23所述的方法，其中，形成所述第一源极接触图案的步骤还包括以下步骤：通过执行硅化工艺将从所述掺杂半导体层的表面起的部分厚度的掺杂半导体层改变为金属硅化物层。
26.根据权利要求25所述的方法，其中，在执行所述硅化工艺的同时，所述第二导电类型的掺杂剂从掺杂半导体图案的内部扩散到所述沟道层中。
27.根据权利要求21所述的方法，其中，形成所述开口区域的步骤包括以下步骤：
在所述阱结构上形成第一保护层；
在所述第一保护层上形成第一牺牲层；
在所述第一牺牲层上形成蚀刻停止图案，其中，所述蚀刻停止图案的底表面被第二保护层覆盖，并且所述蚀刻停止图案的侧壁被第三保护层覆盖；
在所述第一牺牲层上形成被所述蚀刻停止图案穿透的第二牺牲层；
通过在所述蚀刻停止图案和所述第二牺牲层上交替地层叠第一材料层和第二材料层来形成所述层叠结构；
形成穿透所述层叠结构并使所述第二牺牲层暴露的孔；以及
通过经由所述孔去除所述第二牺牲层和所述第一牺牲层来形成水平空间。
28.根据权利要求27所述的方法，其中，所述蚀刻停止图案由掺杂硅层形成。
29.根据权利要求27所述的方法，其中，所述狭缝延伸到所述蚀刻停止图案的内部，所述方法还包括以下步骤：在形成所述间隔物绝缘层之前：
通过使所述蚀刻停止图案的经由所述狭缝暴露的表面氧化来形成第四保护层；
用导电图案替换通过所述狭缝暴露的所述第一材料层；以及
形成穿透所述第四保护层和所述蚀刻停止图案并使所述第二保护层暴露的狭缝延伸部，
其中，所述第一穿通部连接到所述狭缝延伸部并进一步穿透所述第二保护层。
30.根据权利要求21所述的方法，该方法还包括以下步骤：
形成穿透在所述第一源极接触图案之间暴露的沟道层并延伸到所述间隙填充绝缘层的内部的第二穿通部；
在所述第一源极接触图案的侧壁上形成第五保护层，所述第五保护层覆盖所述第二穿通部的侧壁；
形成穿透在所述第五保护层之间暴露的所述间隙填充绝缘层、所述沟道层和所述多层存储器层并延伸到所述阱结构的内部的第三穿通部；
形成填充在所述第三穿通部中的阱接触结构；
在所述阱接触结构上形成阱源间绝缘层；
通过去除所述第五保护层来使所述第一源极接触图案暴露；以及
在所述阱源间绝缘层上形成第二源极接触图案，其中，所述第二源极接触图案填充在所述第一源极接触图案之间的空间和所述第二穿通部中。
31.根据权利要求30所述的方法，其中，所述多层存储器层包括沿着所述沟道层的表面延伸的阻挡绝缘层、位于所述阻挡绝缘层与所述沟道层之间的数据储存层以及位于所述数据储存层与所述沟道层之间的隧道绝缘层，
其中，所述方法还包括以下步骤：在形成所述阱接触结构之前，通过对经由所述第三穿通部暴露的所述间隙填充绝缘层、所述阻挡绝缘层和所述隧道绝缘层进行蚀刻来形成在与所述第三穿通部交叉的水平方向上延伸的凹陷区域。
32.根据权利要求31所述的方法，其中，所述凹陷区域被所述阱接触结构填充，以使得所述阱接触结构与所述沟道层的上表面和所述沟道层的底表面接触并且在所述沟道层与所述阱结构之间延伸。
CN201811479062.XA 2018-04-03 2018-12-05 半导体器件及其制造方法 Active CN110349969B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0038838 2018-04-03
KR1020180038838A KR102588311B1 (ko) 2018-04-03 2018-04-03 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN110349969A true CN110349969A (zh) 2019-10-18
CN110349969B CN110349969B (zh) 2023-07-07

Family

ID=68055593

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811479062.XA Active CN110349969B (zh) 2018-04-03 2018-12-05 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10629691B2 (zh)
KR (1) KR102588311B1 (zh)
CN (1) CN110349969B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284904A (zh) * 2020-02-20 2021-08-20 爱思开海力士有限公司 半导体装置以及半导体装置的制造方法
TWI749500B (zh) * 2020-02-10 2021-12-11 大陸商長江存儲科技有限責任公司 在三維記憶體元件中具有抗蝕刻層的半導體插塞

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102592882B1 (ko) * 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20200051301A (ko) * 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
KR102662190B1 (ko) 2018-12-17 2024-05-02 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치의 제조방법
US10854513B2 (en) * 2019-01-16 2020-12-01 Sandisk Technologies Llc Cavity-disrupting backside trench fill structures for a three-dimensional memory device and method of making the same
KR20210010210A (ko) * 2019-07-19 2021-01-27 에스케이하이닉스 주식회사 반도체 메모리 소자
KR20210089002A (ko) * 2020-01-07 2021-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160225754A1 (en) * 2015-01-30 2016-08-04 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20170084624A1 (en) * 2015-09-18 2017-03-23 Changhyun LEE Three-dimensional semiconductor device with vertical and horizontal channels in stack structure having electrodes vertically stacked on the substrate
US20170221756A1 (en) * 2016-02-01 2017-08-03 Sandisk Technologies Inc. Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20140130918A (ko) 2013-05-02 2014-11-12 삼성전자주식회사 계단 구조를 형성하는 패터닝 방법 및 이를 이용한 반도체 소자의 제조방법
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR20150037165A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 소자
KR20160001408A (ko) 2014-06-27 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
EP3231012B1 (en) * 2014-12-09 2023-09-20 SanDisk Technologies LLC Three-dimensional memory structure having a back gate electrode
US20160293625A1 (en) 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
KR102476691B1 (ko) 2015-12-21 2022-12-14 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR102550575B1 (ko) * 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102607595B1 (ko) 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
KR102333021B1 (ko) 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR20190008676A (ko) 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190013025A (ko) 2017-07-31 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102640174B1 (ko) 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
KR20200065688A (ko) 2018-11-30 2020-06-09 삼성전자주식회사 수직형 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160225754A1 (en) * 2015-01-30 2016-08-04 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20170084624A1 (en) * 2015-09-18 2017-03-23 Changhyun LEE Three-dimensional semiconductor device with vertical and horizontal channels in stack structure having electrodes vertically stacked on the substrate
US20170221756A1 (en) * 2016-02-01 2017-08-03 Sandisk Technologies Inc. Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749500B (zh) * 2020-02-10 2021-12-11 大陸商長江存儲科技有限責任公司 在三維記憶體元件中具有抗蝕刻層的半導體插塞
CN113284904A (zh) * 2020-02-20 2021-08-20 爱思开海力士有限公司 半导体装置以及半导体装置的制造方法

Also Published As

Publication number Publication date
US11217671B2 (en) 2022-01-04
CN110349969B (zh) 2023-07-07
KR102588311B1 (ko) 2023-10-13
US20190305095A1 (en) 2019-10-03
KR20190115761A (ko) 2019-10-14
US10629691B2 (en) 2020-04-21
US20200212187A1 (en) 2020-07-02

Similar Documents

Publication Publication Date Title
CN110349969A (zh) 半导体器件及其制造方法
CN109273447A (zh) 半导体器件及其制造方法
CN110349968A (zh) 半导体器件以及半导体器件的制造方法
CN109671711A (zh) 半导体器件及其制造方法
CN109659308A (zh) 半导体器件及其制造方法
CN109103192A (zh) 半导体器件及其制造方法
CN110277402A (zh) 半导体装置及半导体装置的制造方法
US9362299B2 (en) Method of fabricating a nonvolatile memory device with a vertical semiconductor pattern between vertical source lines
CN109494226A (zh) 半导体器件及其制造方法
CN107293544A (zh) 半导体器件及其制造方法
CN109148472A (zh) 半导体装置及其制造方法
CN103165619B (zh) 半导体器件的电容器和寄存器、存储系统及制造方法
CN109148457A (zh) 半导体器件及其制造方法
CN104425505B (zh) 半导体器件及其制造方法
CN106856198A (zh) 半导体器件的制造方法
CN106558591A (zh) 三维半导体器件
CN106856197A (zh) 半导体器件及其制造方法
TW201733081A (zh) 半導體記憶裝置及其製造方法
CN106684086A (zh) 半导体器件及其操作方法
CN104979357B (zh) 包括具有三维形状的源极线的非易失性存储器件
CN110473878A (zh) 半导体器件以及半导体器件的制造方法
CN101911287A (zh) 半导体存储器件及其制造方法
CN109509756A (zh) 半导体器件及其制造方法
CN110391238A (zh) 半导体装置的制造方法
CN109326598A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant