JP2019135751A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】金属膜のパターニングを反射防止膜を用いて高精度に行う場合でも、反射防止膜が存在することに伴う異種の金属間で生じる局部的な電池効果を発生することを防止し、且つ、THB試験等において反射防止膜が腐食することを防止することが可能な信頼性の高い半導体装置の製造方法を提供する。【解決手段】第一の金属含有膜と該第一の金属含有膜上に積層された第一の金属含有膜とは異なる第二の金属含有膜からなる反射防止膜とを含む導電膜を形成する工程と、導電膜をパターニングする工程と、パターニングされた導電膜の側面に側壁保護膜を形成する工程と、側壁保護膜が形成された状態で、パターニングされた導電膜における反射防止膜をエッチング除去する工程と、第一の金属含有膜および側壁保護膜を覆うようにパッシベーション膜を形成する工程と、パッシベーション膜に第一の金属含有膜の上面の一部を露出させる開口部を形成する工程とを備える。【選択図】図3

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、導電膜を覆うパッシベーション膜に該導電膜からなるボンディングパッド等の上面を露出する開口部を有する半導体装置の製造方法および半導体装置に関する。
半導体装置においては、一般に、アルミニウム(Al)等の金属膜をボンディングパッド形状にパターニングし、これを覆うパッシベーション膜に開口部を形成して、この開口部に露出したボンディングパッド部により外部との電気的接続が行われる。
アルミニウム膜等の金属膜をパターニングするときのフォトリソグラフィ工程においては、レジストを露光する際の光の反射によるハレーションを防止して、所望のパターニングを高精度に行うために、金属膜上に窒化チタン(TiN)膜等の反射防止膜を形成しておく必要がある。このため、パターニングされたボンディングパッドの上面には、反射防止膜が残存する。かかるボンディングパッドを覆うパッシベーション膜に開口部を形成する場合、開口部内に金属膜の上面が露出するように、パッシベーション膜に続いて反射防止膜も除去する。このように形成された開口部の内側面には、反射防止膜が露出することから、開口部内に窒化チタン膜等の反射防止膜とアルミニウム膜等の金属膜との界面が露出することとなる。
このように、開口部内に窒化チタン膜とアルミニウム膜のような異種金属の界面が露出していると、その後に行われるダイシング工程等の水溶液に浸される工程において、異種の金属間で生じる局部的な電池効果により、イオン化傾向の高い金属膜(アルミニウム膜)がこれよりもイオン化傾向の低い反射防止膜(窒化チタン膜)との界面から溶解し、ボンディングパッドに欠損部が発生するとともに、溶解した金属膜(アルミニウム膜)の反応生成物(水酸化アルミ)がボンディングパッドの表面に付着してしまう。
このような問題を解決するために、例えば、特許文献1には、反射防止膜にボンディングパッド部用の開口部よりも広い開口を形成しておき、その後、全面を覆うパッシベーション膜(またはボンディングパッドと同じアルミニウム膜)を形成し、該パッシベーション膜(またはアルミニウム膜)にボンディングパッド部用の開口部を形成することにより、開口部内に窒化チタン膜とアルミニウム膜のような異種金属の界面が露出しないようにする方法が提案されている。
また、特許文献1には、別の方法として、金属膜と反射防止膜との積層膜をボンディングパッド形状にパターニングした後、ボンディングパッド以外の領域を覆うフォトレジストパターンを形成し、これをマスクとして金属膜上の反射防止膜を全てエッチング除去し、その後、パッシベーション膜の形成および開口部の形成を行うことにより、異種金属の界面を形成しないようにする方法も提案されている(特許文献1の図6〜10参照)。
また、特許文献1には、さらに別の方法として、第1のパッシベーション膜と反射防止膜とを同時にパターニングしてアルミニウム膜等の金属膜の上面を露出させる開口部を形成した後、全面に第2のパッシベーション膜を形成し、その後、スパッタエッチングにより第2のパッシベーション膜を金属膜の上面が露出するまでエッチングして、第2のパッシベーション膜によって開口部の内側面を覆うことにより異種金属の界面が開口部内に露出しないようにする方法も提案されている(特許文献1の図17〜22参照)。
また、上述のように、ボンディングパッドを覆うパッシベーション膜に形成された開口部の内側面に反射防止膜が露出すると、THB試験等の高温高湿度環境下でのバイアス印加を伴う長期信頼性試験において、反射防止膜が酸化されて腐食するという問題も生じる。
このような問題を解決するために、例えば、特許文献2では、特許文献1の上記一つ目の方法と同様に、反射防止膜にボンディングパッド部用の開口部よりも広い開口を形成しておき、その後、全面を覆うパッシベーション膜を形成し、該パッシベーション膜にボンディングパッド部用の開口部を形成することにより、開口部内側面に反射防止膜が露出しないようにする方法が提案されている。
特開2006−303452号公報 特許第5443827号
しかしながら、特許文献1に示された上記一つ目の方法では、反射防止膜にボンディングパッド部用の開口部よりも広い開口を形成するために、フォトリソグラフィー工程の追加が必要となり、マスク増、工程増によりコストが増加してしまうという問題がある。
特許文献1に示された上記二つ目の方法においても、フォトリソグラフィー工程の追加が必要となる。さらに、この二つ目の方法では、図7に示すような問題も生じる。
図7(a)は、層間絶縁膜201上に、バリアメタル層211、金属膜212、および反射防止膜213が積層され、この積層膜がボンディングパッド221と配線222の形状にパターニングされ、ボンディングパッド221上に開口252を有するフォトレジストパターン251が形成された状態を示している。バリアメタル層211と反射防止膜213は、同じ金属を含む膜、例えば、窒化チタン等により形成されている。
このようにボンディングパッド221上に開口252を有するようにフォトレジストパターン251を形成する場合、特許文献1の図7に示されているように、フォトレジストパターンの開口をボンディングパッドの端部にぴったりと合わせることは非常に困難であり、通常は、図7(a)に示すように、ボンディングパッド221とフォトレジストパターン251の開口252との位置合わせずれが生じる。したがって、かかるフォトレジストパターン251をマスクとしてボンディングパッド221上の反射防止膜213をエッチング除去した場合、図7(b)に示すように、反射防止膜213の上面がフォトレジストパターン251により一部覆われた状態であることから、ボンディングパッド221の金属膜212の上面に反射防止膜213が残存してしまう。また、反射防止膜213とバリアメタル層211とは、同一金属を含む膜であり、ボンディングパッド221とフォトレジストパターン251との間の隙間にバリアメタル層211が露出しているため、反射防止膜213のエッチングにおいて、バリアメタル層211もエッチングされ、ノッチNtが形成されてしまう。
反射防止膜213が残存すると、この後に全面にパッシベーション膜を形成し、このパッシベーション膜にボンディングパッド221の上面を露出する開口部を形成すると、結局、開口部の内側面に金属膜212と反射防止膜213との界面が露出してしまう可能性がある。また、ノッチNtが形成されている状態で全面にパッシベーション膜を形成すると、ノッチNtの部分にはパッシベーション膜が形成されず、これにより、パッシベーション膜にクラックが発生しやすくなってしまう等、信頼性の低下につながる。
また、特許文献1に示された上記三つ目の方法では、スパッタエッチングにより第2のパッシベーション膜を金属膜の上面が露出するまでエッチングする際、ボンディングパッドの上面に第2のパッシベーション膜が残存しないように十分なオーバーエッチングが必要となる。そのため、第1のパッシベーション膜もエッチングされ、その膜厚が薄くなってしまい、信頼性に悪影響を与える可能性がある。
さらに、特許文献2が解決できるとしている高温高湿度環境下でのバイアス印加を伴う長期信頼性試験における反射防止膜の腐食の問題については、ボンディングパッド部用の開口部の内側面に反射防止膜が露出していなくても、何らかの原因でパッシベーション膜に微小クラックなどの水分浸入経路が存在した場合、その部分から水分が浸入し、結果、残っている反射防止膜が腐食してしまう可能性が残る。よって、信頼性が十分とはいえない。
したがって、本発明は、金属膜のパターニングを反射防止膜を用いて高精度に行う場合でも、フォトリソグラフィー工程を追加することなく、反射防止膜が存在することに伴う異種の金属間で生じる局部的な電池効果を発生することを防止することができ、且つ、高温高湿度環境下でのバイアス印加を伴う長期信頼性試験において反射防止膜が腐食することを防止することが可能な信頼性の高い半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明の半導体装置の製造方法は、第一の金属含有膜と該第一の金属含有膜上に積層された前記第一の金属含有膜とは異なる第二の金属含有膜からなる反射防止膜とを含む導電膜を形成する工程と、前記導電膜をパターニングする工程と、パターニングされた前記導電膜の側面に側壁保護膜を形成する工程と、前記側壁保護膜が形成された状態で、パターニングされた前記導電膜における前記反射防止膜をエッチング除去する工程と、前記第一の金属含有膜および前記側壁保護膜を覆うようにパッシベーション膜を形成する工程と、前記パッシベーション膜に前記第一の金属含有膜の上面の一部を露出させる開口部を形成する工程とを備えることを特徴とする。
本発明によれば、パターニングされた導電膜の側面に側壁保護膜を形成した状態で反射防止膜を除去することから、反射防止膜除去のためのフォトリソグラフィー工程の追加が不要となる。また、パターニングされた反射防止膜を除去するため、第一の金属含有膜と反射防止膜である第二の金属含有膜との異種金属の界面自体が形成されないことから電池効果が発生することを防止できる。さらに、導電膜が第一の金属含有膜の下にバリアメタル層を含んでいる場合でも、導電膜の側面に側壁保護膜が形成されていることにより、反射防止膜除去の際にバリアメタル層がエッチングされ、ノッチが発生することも防止できる。したがって、信頼性の高い半導体装置を得ることが可能となる。
本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 図1に続く本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 図2に続く本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 図3に続く本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 図4に続く本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 図5に続く本発明の一実施形態の半導体装置の製造工程の一工程を示す断面図である。 従来の半導体装置の製造工程における問題を説明するための断面図である。
以下、図面を参照しながら本発明を実施するための形態を説明する。
図1〜図6は、本発明の一実施形態の半導体装置の製造工程を説明するための断面図である。
図1に示すように、半導体基板(図示せず)上に形成された層間絶縁膜1上に窒化チタンとチタンとがこの順で積層されてなるバリアメタル層11と、アルミニウムからなる金属膜(「第一の金属含有膜」ともいう)12と、窒化チタンからなる反射防止膜(「第二の金属含有膜」ともいう)13とをスパッタ等により順次堆積させて異種金属の積層構造を有する導電膜(「配線層」ともいう)10を形成する。その後、この導電膜10上に、フォトリソグラフィ工程によりフォトレジストパターン(図示せず)を形成し、これをマスクとして導電膜10をパターニングすることにより、ボンディングパッド21および配線22を形成する。
次に、図2に示すように、パターニングされた導電膜10、すなわち、ボンディングパッド21および配線22の上面および側面を覆うように全面にシリコン酸化膜からなる絶縁膜31をCVD法により全面に形成する。
続いて、図3に示すように、異方性のドライエッチングにより、絶縁膜31をエッチバックする。このエッチバックは、反射防止膜13の上面が露出するまで行う。これにより、ボンディングパッド21および配線22の側壁に側壁保護膜32が形成される。
側壁保護膜32が形成された状態で、図4に示すように、反射防止膜13をドライエッチングまたは過酸化水素水等の薬液によるエッチングにより除去する。このとき、バリアメタル層11は、反射防止膜13を構成する窒化チタン膜と同じチタンを含む膜で構成されているが、ボンディングパッド21および配線22の側壁がシリコン酸化膜からなる側壁保護膜32により保護されているため、バリアメタル層11をエッチングさせずに、反射防止膜13を全面除去することができる。よって、導電膜10にノッチが形成されることを防止できる。
次に、図5に示すように、金属膜12の上面および側壁保護膜32の表面を含む全面を覆うようにシリコン酸化膜とシリコン窒化膜との積層膜からなるパッシベーション膜41をCVD法により形成する。このとき、ボンディングパッド21にはノッチが形成されていないため、パッシベーション膜41が形成されない部分が生じることを防止できる。さらに、側壁保護膜32によって、ボンディングパッド21および配線22の段差が緩和されていることから、良好なカバレッジでパッシベーション膜41を堆積することが可能となるという効果も得られる。したがって、パッシベーション膜にクラックが発生しやすくなってしまう等の問題を防ぐことができ、信頼性を向上させることができる。
続いて、図6に示すように、フォトリソグラフィ工程により、ボンディングパッド21上に開口を有するフォトレジストパターン(図示せず)を形成し、これをマスクとしてパッシベーション膜41をパターニングして、ボンディングパッド21の一部上に開口部42を形成する。これにより、開口部42に露出したボンディングパッド21の上面がボンディングパッド部となる。ここで、反射防止膜13は、図2に示す工程において事前に除去されていることから、開口部42の内側面に反射防止膜13が露出することはないため、電池効果の発生を防止することが可能となる。
一般に、反射防止膜を用いて金属膜のパターニングを行うのは、所望のパターニングを高精度に行う、すなわち、微細な配線幅や配線間隔を実現するためであり、したがって、本実施形態において、配線22の幅、ボンディングパッド21と配線22との間隔および図示せぬ配線と配線との間隔(いずれも配線間隔と呼ぶ)は、非常に狭く、例えば、配線幅が1μm以下、配線間隔が1μm以下である。
しかしながら、このように微細な配線幅、配線間隔であっても、本実施形態によれば、反射防止膜13を用いて高精度に金属膜12をパターニングできるとともに、電池効果の発生を防止でき、さらにボンディングパッド21の下端にノッチが形成されることがなく、カバレッジ良くパッシベーション膜41を形成することができる。したがって、本実施形態によれば、信頼性の高い半導体装置を得ることができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、反射防止膜13をドライエッチングまたは過酸化水素水等の薬液によるエッチングにより除去する例を示したが、これに限らず、絶縁膜31のエッチバックの際に連続して、金属膜12が露出するまでエッチングを行い、反射防止膜13を除去してもよい。
また、上記実施形態においては、側壁保護膜がシリコン酸化膜である例を示したが、シリコン酸化膜の代わりにシリコン窒化膜としても構わない。
さらに、上記実施形態においては、第一の金属含有膜がアルミニウムであり、第二の金属含有膜(反射防止膜)が窒化チタンである例を示したが、第一の金属含有膜は、アルミニウム合金としてもよく、第二の金属含有膜は、チタンとしてもよい。
また、上記実施形態においては、パッシベーション膜がシリコン酸化膜とシリコン窒化膜との積層膜である例を示したが、シリコン酸化膜またはシリコン窒化膜の単層膜としても構わない。
1、201 層間絶縁膜
10 導電膜
11、211 バリアメタル層
12、212 金属膜
13、213 反射防止膜
21、221 ボンディングパッド
22、222 配線
31 絶縁膜
32 側壁保護膜
41 パッシベーション膜
42 開口部42
251 フォトレジストパターン
252 開口

Claims (12)

  1. 第一の金属含有膜と該第一の金属含有膜上に積層された前記第一の金属含有膜とは異なる第二の金属含有膜からなる反射防止膜とを含む導電膜を形成する工程と、
    前記導電膜をパターニングする工程と、
    パターニングされた前記導電膜の側面に側壁保護膜を形成する工程と、
    前記側壁保護膜が形成された状態で、パターニングされた前記導電膜における前記反射防止膜をエッチング除去する工程と、
    前記第一の金属含有膜および前記側壁保護膜を覆うようにパッシベーション膜を形成する工程と、
    前記パッシベーション膜に前記第一の金属含有膜の上面の一部を露出させる開口部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記側壁保護膜を形成する工程は、
    パターニングされた前記導電膜の上面および側面を覆う絶縁膜を形成する工程と、
    前記絶縁膜を前記反射防止膜の上面が露出するまでエッチバックする工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記絶縁膜をエッチバックする工程において、前記反射防止膜がエッチング除去されることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記側壁保護膜がシリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第一の金属含有膜がアルミニウムまたはアルミニウム合金であり、前記第二の金属含有膜が窒化チタンまたはチタンであることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記導電膜が前記第一の金属含有膜の下層にチタン、窒化チタン、またはこれらの積層膜からなるバリアメタル層をさらに含むことを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記パッシベーション膜がシリコン酸化膜、シリコン窒化膜、またはこれらの積層膜であることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。
  8. 同一の配線層に1μm以下の間隔で隣接して設けられた金属含有膜からなるボンディングパッドおよび配線と、
    前記ボンディングパッドおよび前記配線それぞれの側面に設けられた側壁保護膜と、
    前記ボンディングパッドおよび前記配線それぞれの上面および前記側壁保護膜の表面を覆い、前記ボンディングパッドの上面の一部を露出する開口部を有するパッシベーション膜とを備え、
    前記パッシベーション膜と前記ボンディングパッドおよび前記配線それぞれの上面とが直接接していることを特徴とする半導体装置。
  9. 前記側壁保護膜がシリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項8に記載の半導体装置。
  10. 前記金属含有膜がアルミニウムまたはアルミニウム合金であることを特徴とする請求項8または9に記載の半導体装置。
  11. 前記金属含有膜の下層にチタン、窒化チタン、またはこれらの積層膜からなるバリアメタル層をさらに含むことを特徴とする請求項8乃至10のいずれか一項に記載の半導体装置。
  12. 前記パッシベーション膜がシリコン酸化膜、シリコン窒化膜、またはこれらの積層膜であることを特徴とする請求項8乃至11のいずれか一項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725436A (zh) * 2020-06-09 2020-09-29 武汉华星光电半导体显示技术有限公司 基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217246A (ja) * 2000-02-04 2001-08-10 Toshiba Corp 半導体装置及びその製造方法
JP2005085929A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
JP2010272621A (ja) * 2009-05-20 2010-12-02 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014165276A (ja) * 2013-02-22 2014-09-08 Seiko Instruments Inc 半導体装置
JP2015133452A (ja) * 2014-01-15 2015-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5443827A (en) 1977-09-16 1979-04-06 Sintokogio Ltd Mold making machine
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2006303452A (ja) 2005-03-25 2006-11-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
TWI371998B (en) * 2009-11-03 2012-09-01 Nan Ya Printed Circuit Board Printed circuit board structure and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217246A (ja) * 2000-02-04 2001-08-10 Toshiba Corp 半導体装置及びその製造方法
JP2005085929A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
JP2010272621A (ja) * 2009-05-20 2010-12-02 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014165276A (ja) * 2013-02-22 2014-09-08 Seiko Instruments Inc 半導体装置
JP2015133452A (ja) * 2014-01-15 2015-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

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