KR20190095095A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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sidewall protective
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데쓰야 사쿠마
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에이블릭 가부시키가이샤
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    • H01L21/321—After treatment
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Abstract

[과제] 금속막의 패터닝을 반사 방지막을 이용하여 고 정밀도로 실시하는 경우에도, 반사 방지막이 존재하는 것에 따른 이종 금속간에 발생하는 국부적인 전지 효과가 발생하는 것을 방지하고, 또한, THB 시험 등에 있어서 반사 방지막이 부식하는 것을 방지하는 것이 가능한 신뢰성이 높은 반도체 장치의 제조 방법을 제공한다.
[해결수단] 제1 금속 함유막과 그 제1 금속 함유막 상에 적층된 제1 금속 함유막과는 다른 제2 금속 함유막으로 이루어지는 반사 방지막을 포함하는 도전막을 형성하는 공정과, 도전막을 패터닝하는 공정과, 패터닝된 도전막의 측면에 측벽 보호막을 형성하는 공정과, 측벽 보호막이 형성된 상태로, 패터닝된 도전막에 있어서의 반사 방지막을 에칭 제거하는 공정과, 제1 금속 함유막 및 측벽 보호막을 덮도록 패시베이션막을 형성하는 공정과, 패시베이션막에 제1 금속 함유막의 상면의 일부를 노출시키는 개구부를 형성하는 공정을 구비한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히, 도전막을 덮는 패시베이션막에 그 도전막으로 이루어지는 본딩 패드 등의 상면을 노출하는 개구부를 가지는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 장치에 있어서는, 일반적으로, 알루미늄(Al) 등의 금속막을 본딩 패드 형상으로 패터닝하고, 이를 덮는 패시베이션막에 개구부를 형성하여, 이 개구부에 노출된 본딩 패드부에 의해 외부와의 전기적 접속이 행해진다.
알루미늄막 등의 금속막을 패터닝할 때의 포토리소그래피 공정에 있어서는, 레지스트를 노광할 때의 빛의 반사에 의한 헐레이션을 방지하여, 원하는 패터닝을 고 정밀도로 실시하기 위해서, 금속막 상에 질화티탄(TiN)막 등의 반사 방지막을 형성해 둘 필요가 있다. 이 때문에, 패터닝된 본딩 패드의 상면에는 반사 방지막이 잔존한다. 이러한 본딩 패드를 덮는 패시베이션막에 개구부를 형성하는 경우, 개구부 내에 금속막의 상면이 노출되도록 패시베이션막에 이어 반사 방지막도 제거한다. 이와 같이 형성된 개구부의 내측면에는, 반사 방지막이 노출됨으로써 개구부 내에 질화티탄막 등의 반사 방지막과 알루미늄막 등의 금속막의 계면이 노출되게 된다.
이와 같이, 개구부 내에 질화티탄막과 알루미늄막과 같은 이종 금속의 계면이 노출되어 있으면, 그 후에 실시되는 다이싱 공정 등의 수용액에 침지되는 공정에 있어서, 이종 금속간에 발생하는 국부적인 전지 효과에 의해, 이온화 경향이 높은 금속막(알루미늄막)이 이것보다 이온화 경향이 낮은 반사 방지막(질화티탄막)과의 계면으로부터 용해되어, 본딩 패드에 결손부가 발생함과 더불어, 용해된 금속막(알루미늄막)의 반응 생성물(수산화 알루미늄)이 본딩 패드의 표면에 부착되어 버린다.
이러한 문제를 해결하기 위해서, 예를 들면, 특허문헌 1에는, 질화티탄막으로 이루어지는 반사 방지막에 본딩 패드부용의 개구부보다 넓은 개구를 형성해 두고, 그 후, 전면을 덮는 패시베이션막(또는 본딩 패드와 같은 알루미늄막)을 형성하여, 그 패시베이션막(또는 알루미늄막)에 본딩 패드부용의 개구부를 형성함으로써, 개구부 내에 질화티탄막과 알루미늄막과 같은 이종 금속의 계면이 노출되지 않게 하는 방법이 제안되어 있다.
또, 특허문헌 1에는, 다른 방법으로서, 금속막과 반사 방지막의 적층막을 본딩 패드 형상으로 패터닝 한 후, 본딩 패드 이외의 영역을 덮는 포토레지스트 패턴을 형성하여, 이를 마스크로 해서 금속막 상의 반사 방지막을 모두 에칭 제거하고, 그 후, 패시베이션막의 형성 및 개구부의 형성을 실시함으로써, 이종 금속의 계면을 형성하지 않도록 하는 방법도 제안되어 있다(특허문헌 1의 도 6~10 참조).
또, 특허문헌 1에는, 또 다른 방법으로서, 제1 패시베이션막과 반사 방지막을 동시에 패터닝하여 알루미늄막 등의 금속막의 상면을 노출시키는 개구부를 형성한 후, 전면에 제2 패시베이션막을 형성하고, 그 후, 스퍼터 에칭에 의해 제2 패시베이션막을 금속막의 상면이 노출될 때까지 에칭하고, 제2 패시베이션막에 의해서 개구부의 내측면을 덮음으로써 이종 금속의 계면이 개구부 내에 노출되지 않게 하는 방법도 제안되어 있다(특허문헌 1의 도 17~22 참조).
또, 위에서 설명한 바와 같이, 본딩 패드를 덮는 패시베이션막에 형성된 개구부의 내측면에 반사 방지막이 노출되면, THB 시험 등의 고온 고습도 환경하에서의 바이어스 인가를 수반하는 장기 신뢰성 시험에 있어서, 반사 방지막이 산화되어 부식하는 문제도 생긴다.
이러한 문제를 해결하기 위해서, 예를 들면, 특허문헌 2에서는, 특허문헌 1의 상기 첫번째 방법과 같이, 반사 방지막에 본딩 패드부용의 개구부보다 넓은 개구를 형성해 두고, 그 후, 전면을 덮는 패시베이션막을 형성하여, 그 패시베이션막에 본딩 패드부용의 개구부를 형성함으로써, 개구부 내측면에 반사 방지막이 노출되지 않도록 하는 방법이 제안되어 있다.
일본 특개 2006－303452호 공보 일본 특허 제 5443827호
그러나, 특허문헌 1에 제시된 상기 첫번째 방법에서는, 반사 방지막에 본딩 패드부용의 개구부보다 넓은 개구를 형성하기 위해서, 포토리소그래피 공정의 추가가 필요하여, 마스크 증가, 공정 증가에 의해 비용이 증가해 버리는 문제가 있다.
특허문헌 1에 제시된 상기 두번째 방법에 있어서도, 포토리소그래피 공정의 추가가 필요하다. 또한, 이 두번째의 방법에서는, 도 7에 나타낸 것과 같은 문제도 발생한다.
도 7(a)는, 층간 절연막(201) 상에, 배리어 메탈층(211), 금속막(212), 및 반사 방지막(213)이 적층되고, 이 적층막이 본딩 패드(221)와 배선(222)의 형상으로 패터닝 되어, 본딩 패드(221) 상에 개구(252)를 가지는 포토레지스트 패턴(251)이 형성된 상태를 나타내고 있다. 배리어 메탈층(211)과 반사 방지막(213)은, 같은 금속을 포함하는 막, 예를 들면 질화 티탄 등에 의해 형성되어 있다.
이와 같이 본딩 패드(221) 상에 개구(252)를 가지도록 포토레지스트 패턴(251)을 형성하는 경우, 특허문헌 1의 도 7에 나타낸 것과 같이, 포토레지스트 패턴의 개구를 본딩 패드의 단부에 딱 맞추는 것은 매우 곤란하고, 통상적으로는 도 7(a)에 나타내는 바와 같이, 본딩 패드(221)와 포토레지스트 패턴(251)의 개구(252)의 위치 맞춤에 어긋남이 발생한다. 따라서, 이러한 포토레지스트 패턴(251)을 마스크로 해서 본딩 패드(221) 상의 반사 방지막(213)을 에칭 제거했을 경우, 도 7(b)에 나타내는 바와 같이, 반사 방지막(213)의 상면이 포토레지스트 패턴(251)에 의하여 일부 덮인 상태이기 때문에, 본딩 패드(221)의 금속막(212)의 상면에 반사 방지막(213)이 잔존해 버린다. 또한, 반사 방지막(213)과 배리어 메탈층(211)은, 동일한 금속을 포함하는 막이며, 본딩 패드(221)와 포토레지스트 패턴(251) 사이의 간극에 배리어 메탈층(211)이 노출되어 있기 때문에, 반사 방지막(213)의 에칭에 있어서, 배리어 메탈층(211)도 에칭 되어 노치(Nt)가 형성되어 버린다.
반사 방지막(213)이 잔존하면, 이후에 전면에 패시베이션막을 형성하고, 이 패시베이션막에 본딩 패드(221)의 상면을 노출하는 개구부를 형성하면, 결국, 개구부의 내측면에 금속막(212)과 반사 방지막(213)의 계면이 노출되어 버릴 가능성이 있다. 또한, 노치(Nt)가 형성되어 있는 상태에서 전면에 패시베이션막을 형성하면, 노치(Nt) 부분에는 패시베이션막이 형성되지 않고, 이에 의해, 패시베이션막에 크랙이 발생하기 쉬워져 버리는 등, 신뢰성의 저하로 연결된다.
또, 특허문헌 1에 제시된 상기 세번째 방법에서는, 스퍼터 에칭에 의해 제2 패시베이션막을 금속막의 상면이 노출할 때까지 에칭할 때, 본딩 패드의 상면에 제2 패시베이션막이 잔존하지 않도록 충분한 오버 에칭이 필요하다. 그 때문에, 제1 패시베이션막도 에칭되어 그 막두께가 얇아져버려, 신뢰성에 악영향을 줄 가능성이 있다.
더욱이, 특허문헌 2가 해결할 수 있다고 하고 있는 고온 고습도 환경하에서의 바이어스 인가를 수반하는 장기 신뢰성 시험에 있어서의 반사 방지막의 부식의 문제에 대해서는, 본딩 패드부용의 개구부의 내측면에 반사 방지막이 노출되어 있지 않아도, 어떠한 원인으로 패시베이션막에 미소 크랙 등의 수분 침입 경로가 존재했을 경우, 그 부분에서 수분이 침입하여, 그 결과, 남아 있는 반사 방지막이 부식해 버릴 가능성이 남는다. 따라서, 신뢰성이 충분하다고는 말할 수 없다.
따라서, 본 발명은, 금속막의 패터닝을 반사 방지막을 이용하여 고 정밀도로 실시하는 경우여도, 포토리소그래피 공정을 추가하는 일 없이, 반사 방지막이 존재하는 것에 따른 이종 금속간에 발생하는 국부적인 전지 효과의 발생을 방지할 수 있고, 또한, 고온 고습도 환경하에서의 바이어스 인가를 수반하는 장기 신뢰성 시험에 있어서 반사 방지막이 부식되는 것을 방지하는 것이 가능한 신뢰성이 높은 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 제1 금속 함유막과 그 제1 금속 함유막 상에 적층된 상기 제1 금속 함유막과는 다른 제2 금속 함유막으로 이루어지는 반사 방지막을 포함하는 도전막을 형성하는 공정과, 상기 도전막을 패터닝하는 공정과, 패터닝된 상기 도전막의 측면에 측벽 보호막을 형성하는 공정과, 상기 측벽 보호막이 형성된 상태로, 패터닝된 상기 도전막에 있어서의 상기 반사 방지막을 에칭 제거하는 공정과, 상기 제1 금속 함유막 및 상기 측벽 보호막을 덮도록 패시베이션막을 형성하는 공정과, 상기 패시베이션막에 상기 제1 금속 함유막의 상면의 일부를 노출시키는 개구부를 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 패터닝된 도전막의 측면에 측벽 보호막을 형성한 상태로 반사 방지막을 제거하므로, 반사 방지막 제거를 위한 포토리소그래피 공정의 추가가 불필요해진다. 또, 패터닝된 반사 방지막을 제거하기 때문에, 제1 금속 함유막과 반사 방지막인 제2 금속 함유막의 이종 금속의 계면 자체가 형성되지 않으므로 전지 효과가 발생하는 것을 방지할 수 있다. 또한, 도전막이 제1 금속 함유막 아래에 배리어 메탈층을 포함하고 있는 경우에도, 도전막의 측면에 측벽 보호막이 형성되어 있는 것에 의하여, 반사 방지막 제거 시에 배리어 메탈층이 에칭되어 노치가 발생하는 일도 방지할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 얻는 것이 가능해진다.
도 1은, 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 2는, 도 1에 이어서 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 3은, 도 2에 이어서 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 4는, 도 3에 이어서 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 5는, 도 4에 이어서 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 6은, 도 5에 이어서 본 발명의 일 실시형태의 반도체 장치의 제조 공정의 한 공정을 나타내는 단면도이다.
도 7은, 종래의 반도체 장치의 제조 공정에 있어서의 문제를 설명하기 위한 단면도이다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 형태를 설명한다.
도 1~도 6은, 본 발명의 일 실시형태의 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 1에 나타내는 바와 같이, 반도체 기판(도시 생략) 상에 형성된 층간 절연막(1) 상에 질화티탄과 티탄이 이 순서로 적층되어 이루어지는 배리어 메탈층(11)과, 알루미늄으로 이루어지는 금속막(「제1 금속 함유막」이라고도 한다)(12)과, 질화 티탄으로 이루어지는 반사 방지막(「제2 금속 함유막」이라고도 한다)(13)을 스퍼터 등에 의해 순차적으로 퇴적시켜 이종 금속의 적층 구조를 가지는 도전막(「배선층」이라고도 한다)(10)을 형성한다. 그 후, 이 도전막(10) 상에, 포토리소그래피 공정에 의하여 포토레지스트 패턴(도시 생략)을 형성하여, 이것을 마스크로 해서 도전막(10)을 패터닝함으로써, 본딩 패드(21) 및 배선(22)을 형성한다.
다음으로, 도 2에 나타내는 바와 같이, 패터닝된 도전막(10), 즉, 본딩 패드(21) 및 배선(22)의 상면 및 측면을 덮도록 전면에 실리콘 산화막으로 이루어지는 절연막(31)을 CVD법에 의해 전면에 형성한다.
계속해서, 도 3에 나타내는 바와 같이, 이방성의 드라이 에칭에 의해, 절연막(31)을 에치 백한다. 이 에치 백은, 반사 방지막(13)의 상면이 노출될 때까지 실시한다. 이에 의해, 본딩 패드(21) 및 배선(22)의 측벽에 측벽 보호막(32)이 형성된다.
측벽 보호막(32)이 형성된 상태로, 도 4에 나타내는 바와 같이, 반사 방지막(13)을 드라이 에칭 또는 과산화수소수 등의 약액에 의한 에칭에 의해 제거한다. 이 때, 배리어 메탈층(11)은, 반사 방지막(13)을 구성하는 질화티탄막과 같은 티탄을 포함하는 막으로 구성되어 있는데, 본딩 패드(21) 및 배선(22)의 측벽이 실리콘 산화막으로 이루어지는 측벽 보호막(32)에 의해 보호되고 있기 때문에, 배리어 메탈층(11)을 에칭 시키지 않고, 반사 방지막(13)을 전면 제거할 수 있다. 따라서, 도전막(10)에 노치가 형성되는 것을 방지할 수 있다.
다음으로, 도 5에 나타내는 바와 같이, 금속막(12)의 상면 및 측벽 보호막(32)의 표면을 포함한 전면을 덮도록 실리콘 산화막과 실리콘 질화막의 적층막으로 이루어지는 패시베이션막(41)을 CVD법에 의해 형성한다. 이 때, 본딩 패드(21)에는 노치가 형성되어 있지 않기 때문에, 패시베이션막(41)이 형성되지 않는 부분이 생기는 것을 방지할 수 있다. 또한, 측벽 보호막(32)에 의해서, 본딩 패드(21) 및 배선(22)의 단차 형상이 완화되어 있으므로, 양호한 커버리지로 패시베이션막(41)을 퇴적하는 것이 가능해진다고 하는 효과도 얻어진다. 따라서, 패시베이션막에 크랙이 발생하기 쉬워져 버리는 등의 문제를 막을 수 있어, 신뢰성을 향상시킬 수 있다.
이어서, 도 6에 나타내는 바와 같이, 포토리소그래피 공정에 의해, 본딩 패드(21) 상에 개구를 가지는 포토레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 해서 패시베이션막(41)을 패터닝하여 본딩 패드(21)의 일부 상에 개구부(42)를 형성한다. 이에 의해, 개구부(42)에 노출된 본딩 패드(21)의 상면이 본딩 패드부가 된다. 여기서, 반사 방지막(13)은, 도 2에 나타내는 공정에 있어서 사전에 제거되어 있으므로, 개구부(42)의 내측면에 반사 방지막(13)이 노출될 일은 없기 때문에, 전지 효과의 발생을 방지하는 것이 가능해진다.
일반적으로, 반사 방지막을 이용해 금속막의 패터닝을 실시하는 것은, 원하는 패터닝을 고 정밀도로 행하는, 즉, 미세한 배선폭이나 배선 간격을 실현하기 위해서이며, 따라서, 본 실시형태에 있어서, 배선(22)의 폭, 본딩 패드(21)와 배선(22)의 간격 및 도시 생략된 배선과 배선의 간격(모두 배선 간격이라고 부른다)은, 매우 좁고, 예를 들면 배선폭이 1μm이하, 배선 간격이 1μm이하이다.
그러나, 이와 같이 미세한 배선폭, 배선 간격이어도, 본 실시형태에 의하면, 반사 방지막(13)을 이용해 고 정밀도로 금속막(12)을 패터닝 할 수 있음과 더불어, 전지 효과의 발생을 방지할 수 있고, 또한 본딩 패드(21)의 하단에 노치가 형성되는 일이 없이, 커버리지 좋게 패시베이션막(41)을 형성할 수 있다. 따라서, 본 실시형태에 의하면, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
이상, 본 발명의 실시형태에 대해 설명했는데, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면, 상기 실시형태에 있어서는, 반사 방지막(13)을 드라이 에칭 또는 과산화 수소수 등의 약액에 의한 에칭에 의해 제거하는 예를 나타냈지만, 이에 한정되지 않고, 절연막(31)의 에치 백 시에 연속하여, 금속막(12)이 노출될 때까지 에칭을 행하여 반사 방지막(13)을 제거해도 된다.
또, 상기 실시형태에 있어서는, 측벽 보호막이 실리콘 산화막인 예를 나타냈으나, 실리콘 산화막 대신에 실리콘 질화막으로 해도 무방하다.
또한, 상기 실시형태에 있어서는, 제1 금속 함유막이 알루미늄이며, 제2 금속 함유막(반사 방지막)이 질화티탄인 예를 나타냈으나, 제1 금속 함유막은, 알루미늄 합금으로 해도 되고, 제2 금속 함유막은 티탄으로 해도 된다.
또, 상기 실시형태에 있어서는, 패시베이션막이 실리콘 산화막과 실리콘 질화막의 적층막인 예를 나타냈으나, 실리콘 산화막 또는 실리콘 질화막의 단층막으로 해도 무방하다.
1, 201: 층간 절연막 10: 도전막
11, 211: 배리어 메탈층 12, 212: 금속막
13, 213: 반사 방지막 21, 221: 본딩 패드
22, 222: 배선 31: 절연막
32: 측벽 보호막 41: 패시베이션막
42: 개구부 251: 포토레지스트 패턴
252: 개구

Claims (12)

  1. 제1 금속 함유막과 그 제1 금속 함유막 상에 적층된 상기 제1 금속 함유막과는 다른 제2 금속 함유막으로 이루어지는 반사 방지막을 포함하는 도전막을 형성하는 공정과,
    상기 도전막을 패터닝하는 공정과,
    패터닝된 상기 도전막의 측면에 측벽 보호막을 형성하는 공정과,
    상기 측벽 보호막이 형성된 상태로, 패터닝된 상기 도전막에 있어서의 상기 반사 방지막을 에칭 제거하는 공정과,
    상기 제1 금속 함유막 및 상기 측벽 보호막을 덮도록 패시베이션막을 형성하는 공정과,
    상기 패시베이션막에 상기 제1 금속 함유막의 상면의 일부를 노출시키는 개구부를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 측벽 보호막을 형성하는 공정은,
    패터닝된 상기 도전막의 상면 및 측면을 덮는 절연막을 형성하는 공정과,
    상기 절연막을 상기 반사 방지막의 상면이 노출될 때까지 에치 백하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 2에 있어서,
    상기 절연막을 에치 백하는 공정에 있어서, 상기 반사 방지막이 에칭 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 청구항 1에 있어서,
    상기 측벽 보호막이 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 금속 함유막이 알루미늄 또는 알루미늄 합금이며, 상기 제2 금속 함유막이 질화티탄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 청구항 5에 있어서,
    상기 도전막이 상기 제1 금속 함유막의 하층에 티탄, 질화티탄, 또는 이들의 적층막으로 이루어지는 배리어 메탈층을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 청구항 1에 있어서,
    상기 패시베이션막이 실리콘 산화막, 실리콘 질화막, 또는 이들의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 동일한 배선층에 1μm이하의 간격으로 인접하게 설치된 금속 함유막으로 이루어지는 본딩 패드 및 배선과,
    상기 본딩 패드 및 상기 배선 각각의 측면에 설치된 측벽 보호막과,
    상기 본딩 패드 및 상기 배선 각각의 상면 및 상기 측벽 보호막의 표면을 덮고, 상기 본딩 패드의 상면의 일부를 노출하는 개구부를 가지는 패시베이션막을 구비하고,
    상기 패시베이션막과 상기 본딩 패드 및 상기 배선 각각의 상면이 직접 접하고 있는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 측벽 보호막이 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 금속 함유막이 알루미늄 또는 알루미늄 합금인 것을 특징으로 하는 반도체 장치.
  11. 청구항 8 또는 청구항 9에 있어서,
    상기 금속 함유막의 하층에 티탄, 질화티탄, 또는 이들의 적층막으로 이루어지는 배리어 메탈층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 청구항 8에 있어서,
    상기 패시베이션막이 실리콘 산화막, 실리콘 질화막, 또는 이들의 적층막인 것을 특징으로 하는 반도체 장치.
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