KR100621810B1 - 반도체소자의 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 36
- 229910000838 Al alloy Inorganic materials 0.000 description 11
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- 238000005260 corrosion Methods 0.000 description 6
- 230000007797 corrosion Effects 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 150000003608 titanium Chemical class 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 이종 금속간의 반응으로 인한 소자의 특성을 방지하기 위하여, 식각공정으로 인하여 형성된 이종 금속간의 경계부 노출을 방지할 수 있도록 식각면에 절연막 스페이서를 형성하고 후속 공정을 실시함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
도 1a 및 도 1b 는 종래기술에 따른 패드 형성방법을 도시한 단면도.
도 2 는 종래기술에 따른 문제점을 도시한 단면 사진.
도 3 은 종래기술에 따른 문제점을 도시한 평면 사진.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
도 5 는 본 발명에 따라 형성된 반도체소자의 패드를 도시한 평면 사진.
<도면의 주요 부분에 대한 부호 설명>
31 : 티타늄막 33 : 알루미늄합금
35 : 티타늄질화막 37 : 제1보호막
39 : 제2보호막 41 : 절연막
<도면의 주요 부분에 대한 부호 설명>
31 : 티타늄막 33 : 알루미늄합금
35 : 티타늄질화막 37 : 제1보호막
39 : 제2보호막 41 : 절연막
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체 조립 공정 중 디싱 ( dicing ) 공정에 사용되는 CO2 버블드 DI 수 ( bubbled de-ionized water ) 에 의해 발생하는 반도체 칩 패드의 코로젼(corrosion) 및 디스컬러(discolor) 현상을 개선하기 위한 패드 형성 공정기술에 관한 것이다.
기존의 웨이퍼 가공 기술 중 반도체소자의 형성 공정은 패드용 금속을 형성하고 단일층 또는 적층구조의 보호막을 형성한 다음, 패드 마스크를 이용한 사진식각공정으로 패드를 패터닝하여 형성한다.
후속 공정으로, 전체표면상부에 보호막을 형성하고 필요없는 부분의 보호막을 제거하는 식각공정을 실시한다.
이때, 상기 보호막의 식각공정은 통상 패드용 금속 상부에 형성된 장벽금속층을 같이 식각한다.
그러나, 패드의 가장자리 부분에서는 패드용 금속과 장벽금속층의 경계부에 이종 금속 간의 부식현상이 유발된다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(미도시) 상에 티타늄막(11), 알루미늄합금(13) 및 장벽금속층(15)인 티타늄질화막의 적층구조로 패드를 형성한다. 일반적으로, 구리 배선공정을 이용하는 반도체소자의 경우 본딩패드는 알루미늄을 이용하여 형성한다.
그 다음, 상기 장벽금속층(15) 상부에 제1보호막(17) 및 제2보호막(19)의 적층구조로 보호막을 형성한다.
이때, 상기 제1보호막(17)은 FP-TEOS 막으로 형성하고 상기 제2보호막(19)은 P-SiN 막으로 형성한다.
그 다음, 패드마스크(미도시)를 이용한 사진식각공정으로 상기 제2보호막(19), 제1보호막(17) 및 장벽금속층(15)을 식각한다. 이에 따라 ⓐ 부분에서 상기 장벽금속층(15)인 티타늄질화막과 알루미늄합금(13)의 경계부가 노출된다.
도 1b를 참조하면, 후속 공정으로 DI 수를 이용한 디싱 공정을 실시한다. 이 때, 상기 DI 수는 비저항이 낮으며, 방열 및 정전기를 방지할 수 있도록 하는 역할을 한다.
여기서, 상기 디싱 공정중 DI 수가 장벽금속층(15)인 티타늄질화막과 알루미늄합금(13)의 경계부에 닿으면 상기 DI 수를 매개로 하여 이온화되고 이때 상기 티타늄질화막과 알루미늄합금(13)의 이온 에너지 차이에 의한 갈바닉 반응이 일어나게 됨으로써 상기 알루미늄합금(13)의 알루미늄이 DI 수에 이온화되어 없어지게 된 언더컷(21)이 형성된다.
도 2 는 종래기술에 따른 반도체소자의 패드 형성방법의 문제점을 도시한 FIB ( focused ion beam ) 단면 사진으로서, 패드 가장자리 부분에서의 부식 메카니즘에 의해 발생된 것이다.
이때, 상기 부식이 티타늄질화막과 알루미늄합금의 경계부를 따라 진행됨을 알 수 있다.
도 3 은 종래기술에 따른 반도체소자의 패드 형성방법의 문제점을 도시한 사진으로서, 일측은 단위 패드를 도시한 것이고 타측은 상기 일측의 모서리 부분을 확대 도시한 것이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 반도체소자의 고집적화 및 웨이퍼의 대구경화에 따른 디싱 시간의 증가로 인하여 패드 경계부 부식 현상이 더욱 취약해 지는 문제점이 있고, 구리 금속배선 사용에 따른 본딩패드로 알루미늄합금을 적용으로 반도체소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 패드마스크를 이용한 사진식각공정 후에 식각면의 측벽에 절연막 스페이서를 형성하고 후속 공정으로 디싱 공정을 실시함으로써 패드용 금속과 장벽금속층의 경계부로 DI 수가 접촉되는 현상을 방지하여 부식을 방지하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, 상측에 장벽금속층이 구비되는 패드를 형성하는 공정과, 상기 패드 상부에 보호막을 형성하는 공정과, 패드마스크를 이용한 사진식각공정으로 상기 보호막 및 장벽금속층을 패터닝하는 공정을 순차적으로 실시하여 반도체 소자를 형성하는 방법에 있어서, 상기 보호막 및 장벽금속층이 패터닝된 결과물 표면에 절연막을 형성하고, 상기 절연막을 식각하여 상기 패터닝된 보호막 및 장벽금속층의 측벽에 이종 금속간 경계부 노출을 방지하도록 절연막으로 이루어진 스페이서를 형성시키는 것을 특징으로 한다.
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상기 장벽금속층은 티타늄질화막으로 형성할 수 있다.
상기 절연막으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘산화막 또는 상기 절연막으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘질화막인 것을 특징으로 한다.
상기 절연막으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘산화막 또는 상기 절연막으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘질화막인 것을 특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도 시한 단면도이다.
도 4a를 참조하면, 반도체기판(미도시) 상에 티타늄막(31), 알루미늄합금(33) 및 장벽금속층인 티타늄질화막(35)의 적층구조로 패드를 형성한다. 일반적으로, 구리 배선공정을 이용하는 반도체소자의 경우 본딩패드는 알루미늄을 이용하여 형성한다.
그 다음, 상기 티타늄질화막(35) 상부에 제1보호막(37) 및 제2보호막(39)의 적층구조로 보호막을 형성한다. 이때, 상기 제1보호막(37)은 FP-TEOS 막으로 형성하고 상기 제2보호막(39)은 P-SiN 막으로 형성한다.
그 다음, 패드마스크(미도시)를 이용한 사진식각공정으로 상기 제2보호막(39), 제1보호막(37) 및 티타늄질화막(35)을 식각하여 상기 티타늄질화막(35)과 알루미늄합금(33)의 경계부를 노출시킨다.
도 4b를 참조하면, 전체표면상부에 절연막(41)을 소정두께 형성한다. 이때, 상기 절연막(41)은 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 2000 ∼ 3000 Å 두께만큼 산화막이나 질화막으로 형성한 것이다.
도 4c를 참조하면, 절연막(41)을 이방성 식각하여 상기 제2,1보호막(39,37) 및 장벽금속층인 티타늄질화막(35)의 측벽에 절연막(41)으로 스페이서를 형성하고, 후속 공정으로 디싱 공정을 실시한다.
도 5 는 상기 도 4c 의 공정후 DI 수에 담구어 테스트한 패드의 평면 사진으로서, 일측은 단위 패드를 도시하고 타측은 상기 단위 패드의 모서리 부분을 확대 도시한 것이다.
본 발명의 다른 실시예는 패드용 금속으로 알루미늄 구리 합금을 사용하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 디싱 공정시 유발될 수 있는 이종 금속간의 갈바닉 반응을 사전에 방지할 수 있도록 이종 금속간의 경계부 노출을 방지할 수 있는 스페이서를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 상측에 장벽금속층이 구비되는 패드를 형성하는 공정과,상기 패드 상부에 보호막을 형성하는 공정과,패드마스크를 이용한 사진식각공정으로 상기 보호막 및 장벽금속층을 패터닝하는 공정을 순차적으로 실시하여 반도체 소자를 형성하는 방법에 있어서,상기 보호막 및 장벽금속층이 패터닝된 결과물 표면에 절연막(41)을 형성하고,상기 절연막(41)을 식각하여 상기 패터닝된 보호막 및 장벽금속층의 측벽에 이종 금속간 경계부 노출을 방지하도록 절연막(41)으로 이루어진 스페이서를 형성시키는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 장벽금속층은 티타늄질화막(35)으로 형성한 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 절연막(41)으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘산화막인 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 절연막(41)으로 이루어진 스페이서는 20℃ ∼ 400 ℃ 온도에서 PECVD 방법으로 형성된 실리콘질화막인 것을 특징으로 하는 반도체소자의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117330A KR100621810B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체소자의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117330A KR100621810B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체소자의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078193A KR20060078193A (ko) | 2006-07-05 |
| KR100621810B1 true KR100621810B1 (ko) | 2006-09-18 |
Family
ID=37170135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117330A KR100621810B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체소자의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100621810B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237228A (ja) | 2000-02-24 | 2001-08-31 | Canon Sales Co Inc | 基板処理方法および基板処理装置ならびにデバイス製造方法 |
-
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|---|---|---|---|---|
| JP2001237228A (ja) | 2000-02-24 | 2001-08-31 | Canon Sales Co Inc | 基板処理方法および基板処理装置ならびにデバイス製造方法 |
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| KR20060078193A (ko) | 2006-07-05 |
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