KR20070109486A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상부 금속배선이 변색(discolor)되는 것을 방지하기 위해, 2층의 알루미늄층을 포함한 상부 금속배선을 형성하여 PIQ층 형성 공정시 상측 알루미늄층에 발생한 결정 결함(Grain Defect)을 이후의 식각공정을 통해 제거함으로써 상부 금속배선이 변색(discolor)되는 것을 방지하여 패키지 어셈블리(assembly) 공정에서 얼라인(Align) 불량을 개선할 수 있고, 공정 안정성을 향상시킬 수 있는 기술이다.
변색(discolor), 결정 결함(Grain Defect)
Description
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 사진도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 상부 금속배선이 변색(discolor)되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 기술이다.
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물이 구비된 반도체 기판(11) 상에 금속 층간 절연층(IMD)(13)을 형성한다.
이때, 상기 하부 구조물은 소자 분리막(미도시), 워드라인(미도시), 비트라인(미도시), 캐패시터(미도시), 하부 금속배선(미도시) 및 하부 절연층(미도시)을 포함한다.
그 다음, 상기 금속 층간 절연층(13) 상부에 제 1 티타늄(Ti)층(15), 알루미늄(Al)층(17), 제 2 티타늄(Ti)층(19) 및 질화 티타늄(TiN)층(21)을 순차적으로 형성한다.
도 1b를 참조하면, 상기 질화 티타늄층(21) 상부에 상부 금속배선 형성을 위한 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 상기 질화 티타늄층(21), 제 2 티타늄층(19), 알루미늄층(17) 및 제 1 티타늄층(15)을 식각하여 질화 티타늄층 패턴(21a), 제 2 티타늄층 패턴(19a), 알루미늄층 패턴(17a) 및 제 1 티타늄층 패턴(15a)으로 이루어진 상부 금속배선을 완성한다.
이때, 상기 알루미늄층(17)은 구리(Cu)를 일부 포함한다.
도 1c를 참조하면, 전체 표면 상부에 반도체 소자를 보호하기 위한 제 1 보호막(23)을 형성하고, 상기 제 1 보호막(23) 상부에 제 2 보호막(25)을 형성한다.
이때, 상기 제 1 보호막(23)은 고밀도 플라즈마(HDP;High Density Plasma) 산화막으로 형성하고, 상기 제 2 보호막(25)는 플라즈마 질화막(PE-Nitride)으로 형성한다.
도 1d를 참조하면, 상기 상부 금속배선의 상기 알루미늄층 패턴(17a)이 노출될 때까지 상기 제 2 보호막(25), 제 1 보호막(23), 질화 티타늄층 패턴(21a), 제 2 티타늄층 패턴(19a)을 식각하여 패드 오픈 영역(27)을 형성한다.
도 1e를 참조하면, 수소(H₂)와 질소(N₂)를 이용한 어닐(anneal) 공정을 상기 구조물에 실시한다.
이때, 노출된 상기 알루미늄층 패턴(17a) 표면에 불안정한 산화막이 형성되는데, 이러한 산화막은 상기 알루미늄층 패턴(17a)에서 구리(Cu)가 석출되는 촉매 역활을 하여 상기 알루미늄층 패턴(17a) 표면의 결정 입계(Grain Boundary)에 구리(Cu)가 쌓이게 된다.
도 1f를 참조하면, 전체 표면 상부에 퓨즈 크랙(crack)을 방지하기 위한 PIQ(polyimide isoindroquinazoline)층(미도시)을 형성하고, 상기 PIQ층을 선택적으로 노광 및 현상하여 PIQ층 패턴(29)을 형성한다.
이때, 상기 현상 공정시 현상용액으로 2.38 중량%의 테트라 메틸 암모늄 하이드록사이드(TMAH)를 사용한다.
도 1g를 참조하면, 상기 현상용액에 의해 상기 산화막이 식각됨과 동시에 결정 입계(Grain Boundary)에 쌓인 구리(Cu)가 이온화되어 알루미늄(Al)의 산화를 촉진시키는 갈바니 부식(Galvanic Corrosion) 현상이 발생된다. 이로 인해, 계면 식각(Al Grain Boundary Attack)으로 상기 알루미늄층 패턴(17a)에 결정 결함(Grain Defect)(A)이 발생하여 상부 금속배선이 변색(discolor)된다.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 사진도이며, 도 2b는 도 2a의 (B)영역을 확대 도시한 사진도이고, 도 2c는 도 2b를 확대 도시한 사진도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 상기 PIQ층 패턴(29) 형성시 상기 상부 금속배선이 변색(discolor)(B)되어 패키지 어셈블리(assembly) 공정에서 얼라인(Align) 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 2층의 알루미늄층을 포함한 상부 금속배선을 형성하여 PIQ 공정시 상측 알루미늄층에 발생한 결정 결함(Grain Defect)을 이후의 식각공정을 통해 제거함으로써 상부 금속배선이 변색(discolor)되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, (a) 소정의 하부구조물이 구비된 반도체 기판 상부에 금속 층간 절연층을 형성하는 단계;(b) 금속 층간 절연층 상부에 제 1 티타늄층, 제 1 알루미늄층, 제 2 티타늄층, 제 2 알루미늄층, 제 3 티타늄층 및 질화 티타늄층의 적층구조로 이루어진 상부 금속배선을 형성하는 단계; (c) 상부 금속 배선 및 금속 층간 절연층 상부에 제 1 보호막 및 제 2 보호막을 순차적으로 형성하는 단계; (d) 제 2 알루미늄층이 노출될 때까지 제 2 보호막, 제 1 보호막, 질화 티타늄층 및 제 3 티타늄층을 식각하여 패드 오픈 영역을 형성하고, 어닐(anneal) 공정을 실시하는 단계; (e) 제 2 보호막 상부에 PIQ층 패턴을 형성하는 단계; 및 (f) 제 2 알루미늄층 및 제 2 티타늄층을 식각하여 제 1 알루미늄층을 노출시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 소정의 하부 구조물이 구비된 반도체 기판(111) 상에 금속 층간 절연층(IMD)(113)을 형성한다.
이때, 상기 하부 구조물은 소자 분리막(미도시), 워드라인(미도시), 비트라인(미도시), 캐패시터(미도시), 하부 금속배선(미도시) 및 하부 절연층(미도시)을 포함한다.
그 다음, 상기 금속 층간 절연층(113) 상부에 제 1 티타늄(Ti)층(115), 제 1 알루미늄(Al)층(117), 제 2 티타늄(Ti)층(119), 제 2 알루미늄(Al)층(121), 제 3 티타늄(Ti)층(123) 및 질화 티타늄(TiN)층(125)을 순차적으로 형성한다.
도 3b를 참조하면, 상기 질화 티타늄층(125) 상부에 상부 금속배선 형성을 위한 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 상기 질화 티타늄(TiN)층(125), 제 3 티타늄(Ti)층(123), 제 2 알루미늄(Al)층(121), 제 2 티타늄(Ti)층(119), 제 1 알루미늄(Al)층(117) 및 제 1 티타늄(Ti)층(115)을 식각하여 질화 티타늄층 패턴(125a), 제 3 티타늄층 패턴(123a), 제 2 알루미늄층 패턴(121a), 제 2 티타늄층 패턴(119a), 제 1 알루미늄층 패턴(117a) 및 제 1 티타늄층 패턴(115a)으로 이루어진 상부 금속배선을 완성한다.
이때, 제 1 알루미늄층(117) 및 제 2 알루미늄층(121)은 구리(Cu)를 일부 포함하는 것이 바람직하다.
도 3c를 참조하면, 전체 표면 상부에 반도체 소자를 보호하기 위한 제 1 보호막(127)을 형성하고, 상기 제 1 보호막(127) 상부에 제 2 보호막(129)을 형성한다.
이때, 상기 제 1 보호막(127)은 고밀도 플라즈마(HDP;High Density Plasma) 산화막으로 형성하고, 상기 제 2 보호막(129)는 플라즈마 질화막(PE-Nitride)으로 형성하는 것이 바람직하다.
도 3d를 참조하면, 상기 상부 금속배선의 제 2 알루미늄층 패턴(121a)이 노출될 때까지 상기 제 2 보호막(129), 제 1 보호막(127), 질화 티타늄층 패턴(125a), 제 3 티타늄층 패턴(123a)을 식각하여 패드 오픈 영역(131)을 형성한다.
도 3e를 참조하면, 수소(H₂)와 질소(N₂)를 이용한 어닐(anneal) 공정을 상기 구조물에 실시한다.
이때, 노출된 상기 제 2 알루미늄층 패턴(121a) 표면에 불안정한 산화막이 형성되는데, 이러한 산화막은 상기 제 2 알루미늄층 패턴(121a)에서 구리(Cu)가 석출되는 촉매 역활을 하여 상기 알루미늄층 패턴(121a) 표면의 결정 입계(Grain Boundary)에 구리(Cu)가 쌓이게 된다.
그러나, 상기 제 1 알루미늄층 패턴(117a) 표면에는 촉매 역할을 하는 산화막이 형성되지 않기 때문에, 상기 제 2 알루미늄층 패턴(121a)의 표면에 비해 구리(Cu)가 적게 쌓이게 된다.
도 3f를 참조하면, 전체 표면 상부에 퓨즈 크랙(crack)을 방지하기 위한 PIQ(polyimide isoindroquinazoline)층(미도시)을 형성하고, 상기 PIQ층을 선택적으로 노광 및 현상하여 PIQ층 패턴(133)을 형성한다.
이때, 상기 현상 공정시 현상용액으로 2.38 중량%의 테트라 메틸 암모늄 하이드록사이드(TMAH)를 사용하는 것이 바람직하다.
여기서, 상기 현상용액에 의해 상기 산화막이 식각됨과 동시에 결정 입계(Grain Boundary)에 쌓인 구리(Cu)가 이온화되어 알루미늄(Al)의 산화를 촉진시키는 갈바니 부식(Galvanic Corrosion) 현상이 발생된다. 이로 인해, 계면 식각(Al Grain Boundary Attack)으로 상기 제 2 알루미늄층 패턴(121a)에 결정 결함(Grain Defect)(C)이 발생한다.
그러나, 상기 제 1 알루미늄층 패턴(117a) 표면에 쌓인 구리(Cu)는 현상용액과 반응하지 않기 때문에, 상기 제 1 알루미늄층 패턴(117a)에는 결정 결함(Grain Defect)이 발생하지 않는 것을 볼 수 있다.
도 3g를 참조하면, 상기 제 2 알루미늄층 패턴(121a), 제 2 티타늄층 패턴(119a)을 식각하여 상기 제 1 알루미늄층 패턴(117a)을 노출시킨다.
이에 따라, 상기 제 2 알루미늄층 패턴(121a)에 발생한 결정 결함(Grain Defect)(C)이 제거되어 상부 금속배선이 변색(discolor)되는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은, 2층의 알루미늄층을 포함한 상부 금속배선을 형성하여 PIQ층 형성 공정시 상측 알루미 늄층에 발생한 결정 결함(Grain Defect)을 이후의 식각공정을 통해 제거함으로써 상부 금속배선이 변색(discolor)되는 것을 방지하여 패키지 어셈블리(assembly) 공정에서 얼라인(Align) 불량을 개선할 수 있고, 공정 안정성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- (a) 소정의 하부구조물이 구비된 반도체 기판 상부에 금속 층간 절연층을 형성하는 단계;(b) 상기 금속 층간 절연층 상부에 제 1 티타늄층, 제 1 알루미늄층, 제 2 티타늄층, 제 2 알루미늄층, 제 3 티타늄층 및 질화 티타늄층의 적층구조로 이루어진 상부 금속배선을 형성하는 단계;(c) 상기 상부 금속 배선 및 상기 금속 층간 절연층 상부에 제 1 보호막 및 제 2 보호막을 순차적으로 형성하는 단계;(d) 상기 제 2 알루미늄층이 노출될 때까지 상기 제 2 보호막, 상기 제 1 보호막, 상기 질화 티타늄층 및 상기 제 3 티타늄층을 식각하여 패드 오픈 영역을 형성하고, 어닐(anneal) 공정을 실시하는 단계;(e) 상기 제 2 보호막 상부에 PIQ층 패턴을 형성하는 단계; 및(f) 상기 제 2 알루미늄층 및 상기 제 2 티타늄층을 식각하여 상기 제 1 알루미늄층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 보호막은 고밀도 플라즈마 산화막으로 형성하고, 상기 제 2 보호막은 플라즈마 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 어닐(anneal) 공정은 수소(H₂)와 질소(N₂)를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 (e) 단계는전체 표면 상부에 퓨즈 크랙(crack)을 방지하기 위한 PIQ층을 형성하는 단계; 및상기 PIQ층을 선택적으로 노광 및 현상하여 상기 PIQ층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 현상 공정시 현상용액으로 2.38 중량%의 테트라 메틸 암모늄 하이드록사이드(TMAH)를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2006
- 2006-05-11 KR KR1020060042512A patent/KR20070109486A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112820657A (zh) * | 2021-01-05 | 2021-05-18 | 苏州工业园区纳米产业技术研究院有限公司 | 一种解决铝垫打线异常的方法 |
| CN112820657B (zh) * | 2021-01-05 | 2024-05-14 | 苏州工业园区纳米产业技术研究院有限公司 | 一种解决铝垫打线异常的方法 |
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