KR20060006395A - 반도체 소자의 비트라인 형성방법 - Google Patents
반도체 소자의 비트라인 형성방법 Download PDFInfo
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Abstract
본 발명의 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명은 셀 영역과 코어 및 주변 영역을 포함하며, 랜딩플러그 폴리가 구비된 반도체 기판을 제공하는 단계; 상기 랜딩플러그 폴리를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀 표면 및 층간절연막 상에 베리어금속막을 형성하는 단계; 상기 비트라인 콘택홀이 매립되도록 베리어금속막 상에 제1금속막을 형성하는 단계; 상기 기판 상의 셀 영역만 노출되도록 코어 및 주변 영역에 감광막 패턴을 형성하는 단계; 상기 셀 영역의 베리어금속막이 노출되도록 제1금속막을 에치백하는 단계; 상기 기판 전면 상에 제2금속막을 형성하는 단계; 상기 제2금속막 상에 하드마스크막 및 반사방지막을 차례로 형성하는 단계; 및 상기 셀 영역의 반사방지막과 하드마스크막 및 제2금속막을 식각함과 동시에 코어 및 주변 영역의 반사방지막과 하드마스크막 및 제2금속막 및 제1금속막을 식각하여 셀 영역과 코어 및 주변 영역에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 14 : 스페이서
15 : 제1층간절연막 16 : 콘택홀
17 : 랜딩플러그 폴리 18 : 제2층간절연막
19 : 비트라인 콘택홀 20 : 베리어금속막
21 : 제1금속막 22 : 제1감광막 패턴
23 : 제2금속막 24 : 하드마스크막
25 : 반사방지막 26 : 제2감광막 패턴
27a, 27b : 비트라인
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는, 코어 및 주변 영역에 형성된 비트라인의 시트 저항(sheet resistance)을 감소시켜 소자의 속도를 개선할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
최근, 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다. 이에 수반해서, 반도체 소자는 다층의 배선 구조를 가지게 되며, 이러한 다층 배선간을 연결하기 위해 많은 방법이 제시되고 있다.
한편, 종래 반도체 소자의 제조 공정에서 비트라인을 셀(cell) 영역과 코어 (core)및 주변(peripheral) 영역의 구분없이 동일한 적층구조 및 두께로 형성하고 있다. 이렇게 비트라인을 셀 영역과 코어 및 주변 영역의 구분없이 동일한 적층구조 및 두께로 형성하게 되면, 공정 단계가 단순화되며, 공정 단가를 감소시킬 수 있다.
그러나, 셀과 코어 및 주변 영역의 사용 목적에 따라 레이어(layer)의 특성을 확보하기 위해 비트라인의 폭(width)과 스페이스(space)를 변경하여 사용하고 있지만, 이는 반도체 칩의 크기를 증가시키는 요소로 작용하고 있다. 따라서, 반도체 소자가 고집적화 됨에 따라 코어 및 주변 영역의 비트라인의 시트 저항(sheet resistance : Rs)을 낮추어야 하는데, 기존의 공정으로 한계가 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 셀 영역 과 코어 및 주변 영역에 형성되는 비트라인의 두께를 각각 다르게 형성하여 코어 및 주변 영역에 형성된 비트라인의 시트 저항을 감소시켜 소자의 속도를 개선할 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 셀 영역과 코어 및 주변 영역을 포함하며, 랜딩플러그 폴리가 구비된 반도체 기판을 제공하는 단계; 상기 랜딩플러그 폴리를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀 표면 및 층간절연막 상에 베리어 금속막을 형성하는 단계; 상기 비트라인 콘택홀이 매립되도록 베리어 금속막 상에 제1금속막을 형성하는 단계; 상기 기판 상의 셀 영역만 노출되도록 코어 및 주변 영역에 감광막 패턴을 형성하는 단계; 상기 셀 영역의 베리어금속막이 노출되도록 제1금속막을 에치백하는 단계; 상기 기판 전면 상에 제2금속막을 형성하는 단계; 상기 제2금속막 상에 하드마스크막 및 반사방지막을 차례로 형성하는 단계; 및 상기 셀 영역의 반사방지막과 하드마스크막 및 제2금속막을 식각함과 동시에 코어 및 주변 영역의 반사방지막과 하드마스크막 및 제2금속막 및 제1금속막을 식각하여 셀 영역과 코어 및 주변 영역에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 베리어 금속막을 형성하는 단계와 제1금속막을 형성하는 단계 사이에 상기 기판 결과물에 대해 급속열처리하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 및 제2금속막은 텅스텐막으로 형성하는 것을 특징으로 한다.
상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역(A)과 코어 및 주변 영역(B)을 포함하는 반도체 기판(11) 내에 STI 공정을 적용하여 소자분리막(12)을 형성한다. 그 다음, 상기 기판(11) 상에 폴리실리콘막 및 하드마스크막으로 이루어지는 게이트(13)를 형성한 후에 상기 게이트(13) 양측벽에 스페이서(14)를 형성한다. 이어서, 상기 게이트(13)를 포함한 기판 결과물 상에 제1층간절연막(15)을 형성한다.
도 1b에 도시된 바와 같이, 상기 제1층간절연막(15)을 식각하여 콘택홀(16)을 형성한 다음, 상기 콘택홀(16)이 매립되도록 도전막을 증착하여 랜딩플러그 폴리(17)를 형성한다. 그 다음, 상기 랜딩플러그 폴리(17)를 포함한 제1층간절연막 (15) 상에 제2층간절연막(18)을 형성한 후에 상기 제2층간절연막(18)을 식각하여 비트라인 콘택홀(19)을 형성한다.
도 1c에 도시된 바와 같이, 상기 비트라인 콘택홀(19) 표면 및 제2층간절연막(18) 상에 베리어금속막(20)을 증착한 다음, 상기 기판 결과물에 대해 열처리를 실시한다. 여기에서, 상기 베리어금속막(20은 Ti/TiN으로 형성하며, 상기 열처리는 급속열처리(rapid thermal annealing)를 실시한다. 이어서, 상기 비트라인 콘택홀이 매립되도록 베리어금속막(20) 상에 제1금속막(21)을 증착한다. 이때, 상기 제1금속막(21)은 텅스텐막으로 형성한다.
도 1d에 도시된 바와 같이, 상기 기판(11) 상의 셀 영역(A)만 노출되도록 상기 기판(11) 상의 코어 및 주변 영역(B)에 제1감광막 패턴(22)을 형성한 후에 상기 셀 영역(A)의 상기 베리어금속막(20)이 노출되도록 제1금속막(21)을 에치백한다.
이때, 상기 셀 영역(A)은 에치백으로 인해 제1금속막(21)이 제거되고, 상기 코어 및 주변 영역(B)은 제1감광막 패턴(22)에 의해 가려져 있어 제1금속막(21)이 남게 되므로, 후속의 공정에서 상기 셀 영역(A)과 코어 및 주변 영역(B)에 형성되는 비트라인의 두께가 각각 다르게 형성됨으로써 비트라인의 시트 저항을 감소시켜 소자의 속도를 개선할 수 있다.
도 1e에 도시된 바와 같이, 상기 기판(11) 상의 코어 및 주변 영역(B)에 형성된 제1감광막 패턴(21)을 제거한 후에 상기 기판(11) 전면 상에 제2금속막(23)을 증착한다. 이때, 상기 제2금속막(23)은 텅스텐막으로 형성한다.
그 다음, 상기 제2금속막(23) 상에 하드마스크막(24) 및 반사방지막(25)을 차례로 형성한다. 이때, 상기 하드마스크막(24)은 질화막으로 형성한다. 이어서, 상기 셀 영역(A)과 코어 및 주변 영역(B) 상에 제2감광막 패턴(26)을 형성한다.
도 1f에 도시된 바와 같이, 상기 제2감광막 패턴(26)을 이용하여 셀 영역(A)의 반사방지막(25)과 하드마스크막(24) 및 제2금속막(23)을 식각함과 동시에 코어 및 주변 영역(B)의 반사방지막(25)과 하드마스크막(24) 및 제2금속막(23) 및 제1금 속막(21)을 식각하여 셀 영역과 코어 및 주변 영역에 각각 비트라인(27a, 27b)을 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 셀 영역에는 얇은 두께의 비트라인을 형성하고, 코어 및 주변 영역에는 두꺼운 두께의 비트라인을 형성함으로써 코어 및 주변 영역에 형성된 비트라인의 시트 저항이 감소시킬 수 있다. 이로 인해, 코어 및 주변 영역에서의 신호 지연(signal delay)을 억제함으로써 소자의 동작 속도를 향상시킬 수 있다.
Claims (4)
- 셀 영역과 코어 및 주변 영역을 포함하며, 랜딩플러그 폴리가 구비된 반도체 기판을 제공하는 단계;상기 랜딩플러그 폴리를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;상기 비트라인 콘택홀 표면 및 층간절연막 상에 베리어 금속막을 형성하는 단계;상기 비트라인 콘택홀이 매립되도록 베리어 금속막 상에 제1금속막을 형성하는 단계;상기 기판 상의 셀 영역만 노출되도록 코어 및 주변 영역에 감광막 패턴을 형성하는 단계;상기 셀 영역의 베리어금속막이 노출되도록 제1금속막을 에치백하는 단계;상기 기판 전면 상에 제2금속막을 형성하는 단계;상기 제2금속막 상에 하드마스크막 및 반사방지막을 차례로 형성하는 단계; 및상기 셀 영역의 반사방지막과 하드마스크막 및 제2금속막을 식각함과 동시에 코어 및 주변 영역의 반사방지막과 하드마스크막 및 제2금속막 및 제1금속막을 식각하여 셀 영역과 코어 및 주변 영역에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 베리어 금속막을 형성하는 단계와 제1금속막을 형성하는 단계 사이에 상기 기판 결과물에 대해 급속열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 제1 및 제2금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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