JP2005012078A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005012078A JP2005012078A JP2003176411A JP2003176411A JP2005012078A JP 2005012078 A JP2005012078 A JP 2005012078A JP 2003176411 A JP2003176411 A JP 2003176411A JP 2003176411 A JP2003176411 A JP 2003176411A JP 2005012078 A JP2005012078 A JP 2005012078A
- Authority
- JP
- Japan
- Prior art keywords
- film
- fuse
- alignment mark
- electrode pad
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】ヒューズの反射防止を図りつつ、アライメントマークの読み取り精度を向上させる。
【解決手段】電極パッド３の開口工程において、ヒューズ４上にＴｉＮ膜２ｃを残したまま、アライメントマーク５上のＴｉＮ膜２ｃを除去する。
【選択図】 図１
【解決手段】電極パッド３の開口工程において、ヒューズ４上にＴｉＮ膜２ｃを残したまま、アライメントマーク５上のＴｉＮ膜２ｃを除去する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ヒューズのトリミング時の位置合わせに用いられるアライメントマークに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、表面保護膜の開口率を低下させることにより、金属配線層を構成しているアルミニウ合金やその上層にある反射防止を目的としたＴｉＮ膜の一部がヒューズ上に落下することを抑制して、アライメント不良を防止することが行われている。
【０００３】
【特許文献１】
特開平１０−３１２９９９号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、ＴｉＮ膜が積層されたアルミニウ合金を用いて金属配線層を構成すると、ヒューズおよびアライメントマーク上にも、反射防止を目的としたＴｉＮ膜が残存する。このため、ヒューズのトリミング時の位置合わせにおいて、アライメントマーク上にレーザ光を照射すると、アライメントマーク上のＴｉＮ膜にてレーザ光が吸収される。この結果、ヒューズのトリミング時において、アライメントマークからのレーザ光の反射が弱くなり、アライメントマークの読み取りが困難となることから、ヒューズのトリミングが不安定になるという問題があった。
【０００５】
そこで、本発明の目的は、ヒューズの反射防止を図りつつ、アライメントマークの読み取り精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、前記層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去されたアライメントマークと、前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする。
【０００７】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となる。このため、レーザ光をヒューズに効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、アライメントマークを精度よく読み取ることが可能となる。この結果、ヒューズのトリミング時の位置合わせ精度を向上させることを可能としつつ、ヒューズを容易に切断することが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、前記層間絶縁膜上に形成され、反射防止膜が除去された表面上に保護膜が設けられたアライメントマークと、前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする。
【０００９】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となるとともに、アライメントマーク上に保護膜を残すことが可能となる。このため、アライメントマークを保護膜で保護しつつ、電極パッド上にバンプ電極を形成することが可能となるとともに、レーザ光をヒューズに効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッド上の保護膜および反射防止膜を除去するとともに、前記アライメントマーク上の保護膜および反射防止膜を除去する工程と、前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする。
【００１１】
これにより、電極パッドの開口工程において、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となる。このため、工程数を増加させることなく、レーザ光をヒューズに効率よく吸収させることが可能となるとともに、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、前記アライメントマーク上の反射防止膜を除去する工程と、前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッド上の保護膜および反射防止膜を除去する工程と、前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする。
【００１３】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となるとともに、アライメントマーク上に保護膜を残すことが可能となる。このため、アライメントマークを保護膜で保護しつつ、電極パッド上にバンプ電極を形成することが可能となるとともに、ヒューズのトリミングを安定して行うことが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００１５】
図１（ａ）において、層間絶縁膜１上には、電極パッド３、ヒューズ４およびアライメントマーク５が形成されている。ここで、電極パッド３、ヒューズ４およびアライメントマーク５は、例えば、Ｔｉ膜２ａ、Ａｌ膜２ｂおよびＴｉＮ膜２ｃの３層構造から構成することができる。また、電極パッド３、ヒューズ４およびアライメントマーク５が形成された層間絶縁膜１上には、絶縁膜６および保護膜７が形成されている。なお、絶縁膜６としては、例えば、シリコン酸化膜、保護膜７としては、例えば、シリコン窒化膜を用いることができる。
【００１６】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、電極パッド３およびアライメントマーク５上に開口部８、９をそれぞれ形成し、電極パッド３およびアライメントマーク５上の保護膜７、絶縁膜６およびＴｉＮ膜２ｃをそれぞれ除去する。
次に、図１（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、ヒューズ４上に開口部１０を形成し、ヒューズ４上の絶縁膜６および保護膜７を薄膜化する。
【００１７】
これにより、電極パッド３の開口工程において、ヒューズ４上にＴｉＮ膜２ｃを残したまま、アライメントマーク５上のＴｉＮ膜２ｃを除去することが可能となる。このため、工程数を増加させることなく、レーザ光をヒューズ４に効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク５上で効率よく反射させることが可能となり、アライメントマーク５を精度よく読み取ることが可能となる。この結果、ヒューズ４のトリミング時の位置合わせ精度を向上させることを可能としつつ、ヒューズ４を容易に切断することが可能となり、ヒューズ４のトリミングを安定して行うことが可能となる。
【００１８】
なお、上述した実施形態では、電極パッド３、ヒューズ４およびアライメントマーク５として、ＴｉＮ／Ａｌ／Ｔｉ構造をそれぞれ用いる方法について説明したが、電極パッド３、ヒューズ４およびアライメントマーク５として、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いるようにしてもよい。
【００１９】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、スパッタリングなどの方法により、Ｔｉ／Ａｌ／ＴｉＮを順次積層し、フォトリソグラフィー技術およびエッチング技術を用いてＴｉ／Ａｌ／ＴｉＮからなる積層膜をパターニングすることにより、電極パッド２３、ヒューズ２４およびアライメントマーク２５を層間絶縁膜２１上に形成する。ここで、電極パッド２３、ヒューズ２４およびアライメントマーク２５は、例えば、Ｔｉ膜２２ａ、Ａｌ膜２２ｂおよびＴｉＮ膜２２ｃの３層構造から構成することができる。
【００２０】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてＴｉＮ膜２２ｃを選択的にエッチングすることにより、アライメントマーク２５上のＴｉＮ膜２２ｃを除去する。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、電極パッド２３、ヒューズ２４およびアライメントマーク２５が形成された層間絶縁膜２１上に絶縁膜２６および保護膜２７を順次積層する。なお、絶縁膜２６としては、例えば、シリコン酸化膜、保護膜２７としては、例えば、シリコン窒化膜を用いることができる。
【００２１】
次に、図３（ａ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、電極パッド２３上に開口部２８を形成し、電極パッド２３上の保護膜２７、絶縁膜２６およびＴｉＮ膜２２ｃを除去する。
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、ヒューズ２４上に開口部２９を形成し、ヒューズ２４上の絶縁膜２６および保護膜２７を薄膜化する。
【００２２】
これにより、ヒューズ２４上にＴｉＮ膜２２ｃを残したまま、アライメントマーク２５上のＴｉＮ膜２２ｃを除去することが可能となるとともに、アライメントマーク２５上に保護膜２７を残すことが可能となる。このため、アライメントマーク２５を保護膜２７で保護しつつ、電極パッド２３上にバンプ電極を形成することが可能となるとともに、レーザ光をヒューズ２４に効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク２５上で効率よく反射させることが可能となり、ヒューズ２４のトリミングを安定して行うことが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１、２１ 層間絶縁膜、２ａ、２２ａ Ｔｉ膜、２ｂ、２２ｂ Ａｌ膜、２ｃ、２２ｃ ＴｉＮ膜、３、２３ 電極パッド、４、２４ ヒューズ ５、２５ アライメントマーク、６、２６ 絶縁膜、７、２７ 保護膜、８、９、１０、２８、２９ 開口部
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ヒューズのトリミング時の位置合わせに用いられるアライメントマークに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、表面保護膜の開口率を低下させることにより、金属配線層を構成しているアルミニウ合金やその上層にある反射防止を目的としたＴｉＮ膜の一部がヒューズ上に落下することを抑制して、アライメント不良を防止することが行われている。
【０００３】
【特許文献１】
特開平１０−３１２９９９号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、ＴｉＮ膜が積層されたアルミニウ合金を用いて金属配線層を構成すると、ヒューズおよびアライメントマーク上にも、反射防止を目的としたＴｉＮ膜が残存する。このため、ヒューズのトリミング時の位置合わせにおいて、アライメントマーク上にレーザ光を照射すると、アライメントマーク上のＴｉＮ膜にてレーザ光が吸収される。この結果、ヒューズのトリミング時において、アライメントマークからのレーザ光の反射が弱くなり、アライメントマークの読み取りが困難となることから、ヒューズのトリミングが不安定になるという問題があった。
【０００５】
そこで、本発明の目的は、ヒューズの反射防止を図りつつ、アライメントマークの読み取り精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、前記層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去されたアライメントマークと、前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする。
【０００７】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となる。このため、レーザ光をヒューズに効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、アライメントマークを精度よく読み取ることが可能となる。この結果、ヒューズのトリミング時の位置合わせ精度を向上させることを可能としつつ、ヒューズを容易に切断することが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、前記層間絶縁膜上に形成され、反射防止膜が除去された表面上に保護膜が設けられたアライメントマークと、前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする。
【０００９】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となるとともに、アライメントマーク上に保護膜を残すことが可能となる。このため、アライメントマークを保護膜で保護しつつ、電極パッド上にバンプ電極を形成することが可能となるとともに、レーザ光をヒューズに効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッド上の保護膜および反射防止膜を除去するとともに、前記アライメントマーク上の保護膜および反射防止膜を除去する工程と、前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする。
【００１１】
これにより、電極パッドの開口工程において、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となる。このため、工程数を増加させることなく、レーザ光をヒューズに効率よく吸収させることが可能となるとともに、レーザ光をアライメントマーク上で効率よく反射させることが可能となり、ヒューズのトリミングを安定して行うことが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、前記アライメントマーク上の反射防止膜を除去する工程と、前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッド上の保護膜および反射防止膜を除去する工程と、前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする。
【００１３】
これにより、ヒューズ上に反射防止膜を残したまま、アライメントマーク上の反射防止膜を除去することが可能となるとともに、アライメントマーク上に保護膜を残すことが可能となる。このため、アライメントマークを保護膜で保護しつつ、電極パッド上にバンプ電極を形成することが可能となるとともに、ヒューズのトリミングを安定して行うことが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００１５】
図１（ａ）において、層間絶縁膜１上には、電極パッド３、ヒューズ４およびアライメントマーク５が形成されている。ここで、電極パッド３、ヒューズ４およびアライメントマーク５は、例えば、Ｔｉ膜２ａ、Ａｌ膜２ｂおよびＴｉＮ膜２ｃの３層構造から構成することができる。また、電極パッド３、ヒューズ４およびアライメントマーク５が形成された層間絶縁膜１上には、絶縁膜６および保護膜７が形成されている。なお、絶縁膜６としては、例えば、シリコン酸化膜、保護膜７としては、例えば、シリコン窒化膜を用いることができる。
【００１６】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、電極パッド３およびアライメントマーク５上に開口部８、９をそれぞれ形成し、電極パッド３およびアライメントマーク５上の保護膜７、絶縁膜６およびＴｉＮ膜２ｃをそれぞれ除去する。
次に、図１（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、ヒューズ４上に開口部１０を形成し、ヒューズ４上の絶縁膜６および保護膜７を薄膜化する。
【００１７】
これにより、電極パッド３の開口工程において、ヒューズ４上にＴｉＮ膜２ｃを残したまま、アライメントマーク５上のＴｉＮ膜２ｃを除去することが可能となる。このため、工程数を増加させることなく、レーザ光をヒューズ４に効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク５上で効率よく反射させることが可能となり、アライメントマーク５を精度よく読み取ることが可能となる。この結果、ヒューズ４のトリミング時の位置合わせ精度を向上させることを可能としつつ、ヒューズ４を容易に切断することが可能となり、ヒューズ４のトリミングを安定して行うことが可能となる。
【００１８】
なお、上述した実施形態では、電極パッド３、ヒューズ４およびアライメントマーク５として、ＴｉＮ／Ａｌ／Ｔｉ構造をそれぞれ用いる方法について説明したが、電極パッド３、ヒューズ４およびアライメントマーク５として、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いるようにしてもよい。
【００１９】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、スパッタリングなどの方法により、Ｔｉ／Ａｌ／ＴｉＮを順次積層し、フォトリソグラフィー技術およびエッチング技術を用いてＴｉ／Ａｌ／ＴｉＮからなる積層膜をパターニングすることにより、電極パッド２３、ヒューズ２４およびアライメントマーク２５を層間絶縁膜２１上に形成する。ここで、電極パッド２３、ヒューズ２４およびアライメントマーク２５は、例えば、Ｔｉ膜２２ａ、Ａｌ膜２２ｂおよびＴｉＮ膜２２ｃの３層構造から構成することができる。
【００２０】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてＴｉＮ膜２２ｃを選択的にエッチングすることにより、アライメントマーク２５上のＴｉＮ膜２２ｃを除去する。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、電極パッド２３、ヒューズ２４およびアライメントマーク２５が形成された層間絶縁膜２１上に絶縁膜２６および保護膜２７を順次積層する。なお、絶縁膜２６としては、例えば、シリコン酸化膜、保護膜２７としては、例えば、シリコン窒化膜を用いることができる。
【００２１】
次に、図３（ａ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、電極パッド２３上に開口部２８を形成し、電極パッド２３上の保護膜２７、絶縁膜２６およびＴｉＮ膜２２ｃを除去する。
次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、ヒューズ２４上に開口部２９を形成し、ヒューズ２４上の絶縁膜２６および保護膜２７を薄膜化する。
【００２２】
これにより、ヒューズ２４上にＴｉＮ膜２２ｃを残したまま、アライメントマーク２５上のＴｉＮ膜２２ｃを除去することが可能となるとともに、アライメントマーク２５上に保護膜２７を残すことが可能となる。このため、アライメントマーク２５を保護膜２７で保護しつつ、電極パッド２３上にバンプ電極を形成することが可能となるとともに、レーザ光をヒューズ２４に効率よく吸収させることを可能としつつ、レーザ光をアライメントマーク２５上で効率よく反射させることが可能となり、ヒューズ２４のトリミングを安定して行うことが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１、２１ 層間絶縁膜、２ａ、２２ａ Ｔｉ膜、２ｂ、２２ｂ Ａｌ膜、２ｃ、２２ｃ ＴｉＮ膜、３、２３ 電極パッド、４、２４ ヒューズ ５、２５ アライメントマーク、６、２６ 絶縁膜、７、２７ 保護膜、８、９、１０、２８、２９ 開口部
Claims (4)
- 層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、
前記層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去されたアライメントマークと、
前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする半導体装置。 - 層間絶縁膜上に形成され、表面の反射防止膜および保護膜が除去された電極パッドと、
前記層間絶縁膜上に形成され、反射防止膜が除去された表面上に保護膜が設けられたアライメントマークと、
前記層間絶縁膜上に形成され、表面の保護膜が薄膜化されたヒューズとを備えることを特徴とする半導体装置。 - 反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、
前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、
前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッド上の保護膜および反射防止膜を除去するとともに、前記アライメントマーク上の保護膜および反射防止膜を除去する工程と、
前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。 - 反射防止膜が積層された導電膜を層間絶縁膜上に形成する工程と、
前記反射防止膜が積層された導電膜をパターニングすることにより、電極パッド、ヒューズおよびアライメントマークを前記層間絶縁膜上に形成する工程と、
前記アライメントマーク上の反射防止膜を除去する工程と、
前記電極パッド、ヒューズおよびアライメントマークが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッド上の保護膜および反射防止膜を除去する工程と、
前記ヒューズ上の保護膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176411A JP2005012078A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176411A JP2005012078A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005012078A true JP2005012078A (ja) | 2005-01-13 |
Family
ID=34099301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003176411A Withdrawn JP2005012078A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005012078A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746631B1 (ko) | 2006-09-19 | 2007-08-08 | 주식회사 하이닉스반도체 | 메탈 퓨즈를 구비한 반도체 소자의 형성방법 |
| KR100831980B1 (ko) * | 2007-03-05 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100861369B1 (ko) | 2007-05-23 | 2008-10-01 | 주식회사 하이닉스반도체 | 퓨즈를 구비하는 반도체소자의 제조방법 |
| KR100993179B1 (ko) | 2006-12-27 | 2010-11-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US9245851B2 (en) | 2013-07-18 | 2016-01-26 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
2003
- 2003-06-20 JP JP2003176411A patent/JP2005012078A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746631B1 (ko) | 2006-09-19 | 2007-08-08 | 주식회사 하이닉스반도체 | 메탈 퓨즈를 구비한 반도체 소자의 형성방법 |
| KR100993179B1 (ko) | 2006-12-27 | 2010-11-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100831980B1 (ko) * | 2007-03-05 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8426257B2 (en) | 2007-03-05 | 2013-04-23 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| KR100861369B1 (ko) | 2007-05-23 | 2008-10-01 | 주식회사 하이닉스반도체 | 퓨즈를 구비하는 반도체소자의 제조방법 |
| US9245851B2 (en) | 2013-07-18 | 2016-01-26 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100808719B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN101197315B (zh) | 半导体器件的金属线路图案及其制造方法 | |
| JP2005012078A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7459768B2 (en) | Semiconductor wafer and dicing method | |
| KR100577308B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2007103593A (ja) | 半導体装置及びその製造方法 | |
| JP4118044B2 (ja) | 最適化された金属ヒューズの処理工程 | |
| JP2009070966A (ja) | 半導体装置とその製造方法 | |
| JP2004303991A (ja) | 半導体装置及びその製造方法 | |
| JP2007035904A (ja) | アクティブ基板の製造方法 | |
| JP4400087B2 (ja) | 半導体装置及びその製造方法 | |
| US20220285423A1 (en) | Chip package and method for forming the same | |
| JP2000353748A (ja) | 半導体装置の製造方法 | |
| KR20070105827A (ko) | 리페어 퓨즈를 구비한 반도체 소자의 제조 방법 | |
| JPH0645315A (ja) | 半導体装置及び半導体素子 | |
| JPH06310597A (ja) | 半導体装置 | |
| JP2004342922A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006041257A (ja) | 半導体装置 | |
| KR20030048870A (ko) | 반도체 장치 제조 방법 | |
| KR20010053873A (ko) | 반도체소자의 제조방법 | |
| KR20070109486A (ko) | 반도체 소자의 제조방법 | |
| JP3900115B2 (ja) | 半導体装置およびその製造方法 | |
| KR0137619B1 (ko) | 반도체 장치 제조 방법 | |
| KR100621810B1 (ko) | 반도체소자의 형성방법 | |
| JP2008098417A (ja) | 加速度センサー製造用基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |