KR101178567B1 - 반도체 장치의 퓨즈 및 그 제조방법 - Google Patents

반도체 장치의 퓨즈 및 그 제조방법 Download PDF

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Abstract

본 발명은 리페어 공정시 언컷페일이 발생하는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 소정간격 이격된 제1퓨즈패턴을 형성하는 단계; 상기 제1퓨즈패턴을 덮되, 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 구비한 절연막을 형성하는 단계; 상기 오픈영역 내부에 상기 제1퓨즈패턴 사이를 연결하는 제2퓨즈패턴을 형성하는 단계; 상기 절연막 상에 상기 제2퓨즈패턴을 노출시키는 퓨즈박스를 구비한 보호막을 형성하는 단계; 및 표면처리를 실시하여 상기 제2퓨즈패턴 표면에 캡핑막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 표면처리를 통해 캡핑막을 형성함으로써, 캡핑막이 제2퓨즈패턴의 표면을 따라 일정한 두께로 형성되기 때문에 리페어 공정시 언컷페일이 발생하는 것을 보다 효과적으로 방지할 수 있는 효과가 있다.

Description

반도체 장치의 퓨즈 및 그 제조방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 퓨즈 및 그 제조방법에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(cutting)하는 퓨즈 블로잉(fuse blowing)방식을 사용하여 리페어 공정을 수행한다.
하지만, 종래기술에 따른 반도체 장치의 퓨즈는 레이져를 이용한 리페어 공정시 퓨즈의 상태 및 퓨즈를 덮는 캡핑막의 상태에 따라 퓨즈가 정상적으로 컷팅되지 않는 언컷페일(uncut fail)이 발생하는 문제점이 있다. 특히, 패키징공정을 진행하지 않고 웨이퍼 단위로 판매되는 제품은 대기중에서 장시간 웨이퍼를 보관함에 따라 퓨즈 및 캡핑막의 상태 변화가 심화되어 상술한 언컷페일이 더욱더 심화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리페어 공정시 언컷페일이 발생하는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 형성되고, 소정 간격 이격된 제1퓨즈패턴; 상기 제1퓨즈패턴을 덮되, 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 구비한 절연막; 상기 오픈영역 내부에 형성되고, 상기 제1퓨즈패턴 사이를 연결하는 제2퓨즈패턴; 및 상기 절연막 상에 형성되어 상기 제2퓨즈패턴을 노출시키는 퓨즈박스를 구비한 보호막을 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 상기 제1퓨즈패턴과 상기 절연막 사이 및 상기 오픈영역으로 인해 노출된 상기 제1퓨즈패턴의 측벽에 형성된 제1산화방지막; 상기 제2퓨즈패턴 측벽에 형성된 제2산화방지막; 및 상기 제2퓨즈패턴 표면에 형성된 캡핑막을 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 소정간격 이격된 제1퓨즈패턴을 형성하는 단계; 상기 제1퓨즈패턴을 덮되, 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 구비한 절연막을 형성하는 단계; 상기 오픈영역 내부에 상기 제1퓨즈패턴 사이를 연결하는 제2퓨즈패턴을 형성하는 단계; 상기 절연막 상에 상기 제2퓨즈패턴을 노출시키는 퓨즈박스를 구비한 보호막을 형성하는 단계; 및 상기 제2퓨즈패턴에 대한 표면처리를 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한 본 발명의 반도체 장치 제조방법은 상기 오픈영역을 형성하기 이전에 상기 제1퓨즈패턴이 형성된 구조물 표면을 따라 제1산화방지막을 형성하는 단계; 및 상기 표면처리를 실시하기 이전에 상기 제2퓨즈패턴 측벽에 제2산화방지막을 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 퓨즈는 제1퓨즈패턴이 절연막 및 제1산화방지막에 의하여 캡핑된 구조를 갖고, 제2퓨즈패턴은 제2산화방지막 및 캡핑막에 의하여 캡핑된 구조를 갖기 때문에 장시간 대기중에 노출되더라도 퓨즈의 상태가 변화하는 것을 방지할 수 있다. 따라서, 리페어 공정시 언컷페일이 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 표면처리를 통해 캡핑막을 형성함으로써, 캡핑막이 제2퓨즈패턴의 표면을 따라 일정한 두께로 형성되기 때문에 리페어 공정시 언컷페일이 발생하는 것을 보다 효과적으로 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술한 본 발명은 레이져를 이용한 퓨즈 블로잉 방식(fuse blowing)으로 리페어 공정을 수행하는 과정에서 언컷페일(uncut fail)이 발생하는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공한다. 특히, 본 발명의 일실시예에서는 패키징공정을 진행하지 않고 웨이퍼 단위로 판매되는 제품의 퓨즈에서 언컷페일이 발생하는 것을 효과적으로 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 퓨즈는 소정의 구조물이 형성된 기판(11) 상에 형성되어 소정 간격 이격된 제1퓨즈패턴(12), 제1퓨즈패턴(12)을 덮되, 서로 마주보는 제1퓨즈패턴(12)의 끝단을 노출시키는 오픈영역(15)을 구비한 절연막(14), 노출된 제1퓨즈패턴(12)의 끝단 측벽에 형성된 제1산화방지막(13), 오픈영역(15) 내부에 형성되어 제1퓨즈패턴(12) 사이를 연결하는 제2퓨즈패턴(16A), 제2퓨즈패턴(16A) 측벽에 형성된 제2산화방지막(19), 제2퓨즈패턴(16A) 표면상에 형성된 캡핑막(20) 및 절연막(14) 상에 형성되어 제2퓨즈패턴(16A)을 노출시키는 퓨즈박스(18)를 구비한 보호막(17)을 포함한다.
제1퓨즈패턴(12)과 제2퓨즈패턴(16A)은 금속막을 포함하며, 제1퓨즈패턴(12)과 제2퓨즈패턴(16A)은 이들 사이의 콘택특성을 향상시키기 위한 목적으로 서로 동일한 금속막으로 구성될 수 있다. 일례로, 제1퓨즈패턴(12)과 제2퓨즈패턴(16A)은 알루미늄막으로 형성된 것일 수 있다.
제1퓨즈패턴(12)은 기판(11)에 형성된 소정의 구조물과 연결된 패드로서 작용하며, 절연막(14) 및 제1산화방지막(13A)에 의하여 캡핑된 구조를 갖는다. 따라서, 제1퓨즈패턴(12)은 대기중에 노출되지 않는다.
여기서, 제1산화방지막(13A)은 공정간 제1퓨즈패턴(12)의 산화 및 손상을 방지하는 역할을 수행함과 동시에 리페어 공정시 발생된 도전성부산물에 의하여 언컷페일이 발생하는 것을 방지하는 장벽막으로 작용한다. 제1산화방지막(13A)은 질화막을 포함할 수 있다.
제2퓨즈패턴(16A)은 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져가 조사되는 영역에 배치된 것으로, 실질적으로 퓨즈 컷팅이 이루어지는 곳이다. 따라서, 제2퓨즈패턴(16A)은 퓨즈박스(18)를 통해 대기중에 노출된 구조를 갖는다. 하지만, 제2퓨즈패턴(16A)의 측벽에 형성된 제2산화방지막(19) 및 캡핑막(20)에 의하여 제2퓨즈패턴(16A)이 대기중에 노출되더라도, 제2퓨즈패턴(16A)의 상태가 변화하는 것을 방지할 수 있다.
여기서, 제2산화방지막(19)은 제2퓨즈패턴(16A)의 측벽을 통한 산화를 방지하는 역할을 수행하는 것으로, 질화막을 포함할 수 있다. 그리고, 캡핑막(20)은 제2퓨즈패턴(16A)의 표면에 대한 표면처리를 통해 형성된 것으로, 제2퓨즈패턴(16A)이 절연물질로 변환되어 형성된 것이다. 일례로, 캡핑막(20)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 캡핑막(20)을 형성하기 위한 표면처리에 대해서는 후술하는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법에서 자세히 설명하기로 한다.
절연막(14) 및 보호막(17)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
상술한 구조를 갖는 본 발명의 퓨즈는 제1퓨즈패턴(12)이 절연막(14) 및 제1산화방지막(13A)에 의하여 캡핑된 구조를 갖고, 제2퓨즈패턴(16A)은 제2산화방지막(19) 및 캡핑막(20)에 의하여 캡핑된 구조를 갖기 때문에 장시간 대기중에 노출되더라도 퓨즈의 상태가 변화하는 것을 방지할 수 있다. 즉, 언컷페일이 발생하는 것을 방지할 수 있다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 소정 간격 이격된 제1퓨즈패턴(12)을 형성한다. 제1퓨즈패턴(12)은 금속막으로 형성할 수 있다. 일례로, 제1퓨즈패턴(12)은 알루미늄막으로 형성할 수 있다.
다음으로, 제1퓨즈패턴(12)이 형성된 구조물 표면을 따라 제1산화방지막(13)을 형성한다. 제1산화방지막(13)은 제1퓨즈패턴(12)이 산화되는 것을 방지함과 동시에 리페어 공정시 발생된 도전성부산물에 의하여 언컷페일이 발생하는 것을 방지하는 역할을 수행한다. 따라서, 제1산화방지막(13)은 질화막으로 형성할 수 있다. 이때, 제1산화방지막(13)을 질화막으로 형성하는 이유는 제1산화방지막(13)을 산화막 또는 산화질화막으로 형성하는 경우에 증착공정시 제공되는 산소성분에 의하여 제1퓨즈패턴(12)이 산화될 우려가 있기 때문이다.
다음으로, 제1퓨즈패턴(12)을 덮는 절연막(14)을 형성한 다음, 평탄화공정을 실시한다. 절연막(14)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 그리고, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 2b에 도시된 바와 같이, 절연막(14) 및 제1산화방지막(13)을 선택적으로 식각하여 서로 마주보는 제1퓨즈패턴(12)의 끝단을 노출시키는 오픈영역(15)을 형성한다. 이때, 제1퓨즈패턴(12) 사이의 기판(11)이 일부 식각되도록 과도식각을 실시할 수 있으며, 노출된 제1퓨즈패턴(12) 끝단 측벽에서는 스페이서 형태로 제1산화방지막(13)이 잔류한다. 이하, 제1산화방지막(13)의 도면부호를 '13A'로 변경하여 표기한다.
도 2c에 도시된 바와 같이, 오픈영역(15) 내부에 제1퓨즈패턴(12) 사이를 연결하는 제2퓨즈패턴(16)을 형성한다. 제2퓨즈패턴(16)은 리페어 공정시 레이져가 조사되는 영역에 배치되는 것으로, 실질적인 퓨즈 컷팅이 이루어지는 곳이다.
제2퓨즈패턴(16)은 오픈영역(15)을 포함한 구조물 표면을 따라 금속막을 형성한 다음, 금속막을 선택적으로 식각하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 제2퓨즈패턴(16)의 선폭은 오픈영역(15)의 선폭보다 크게 형성하는 것이 바람직하다.
제2퓨즈패턴(16)은 금속막으로 형성할 수 있으며, 제1퓨즈패턴(12)과의 콘택특성을 향상시키기 위해 제1퓨즈패턴(12)과 동일한 물질로 형성할 수 있다. 일례로, 제2퓨즈패턴(16)은 알루미늄막으로 형성할 수 있다.
다음으로, 기판(11) 전면에 보호막(17)을 형성한다. 보호막(17)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 보호막(17)을 선택적으로 식각하여 제2퓨즈패턴(16)을 노출시키는 퓨즈박스(18)를 형성한다.
도 2d에 도시된 바와 같이, 제2퓨즈패턴(16) 측벽에 스페이서 형태의 제2산화방지막(19)을 형성한다. 제2산화방지막(19)은 제2퓨즈패턴(16)이 측벽으로부터 산화되는 것을 방지하는 역할을 수행한다. 따라서, 제2산화방지막(19)은 질화막으로 형성할 수 있다.
다음으로, 전면식각을 실시하여 제2퓨즈패턴(16)의 두께를 감소시킨다. 이는 후속 리페어 공정을 보다 용이하게 진행하기 위함이다. 이하, 두께가 감소된 제2퓨즈패턴(16)의 도면부호를 '16A'로 변경하여 표기한다.
한편, 경우에 따라 제2퓨즈패턴(16)의 두께를 감소시키기 위한 전면식각공정은 생략할 수 있다. 즉, 제2퓨즈패턴(16) 형성공정시 반도체 장치의 퓨즈가 요구하는 두께로 제2퓨즈패턴(16A)을 형성한 경우에는 전면식각공정을 생략할 수 있다.
도 2e에 도시된 바와 같이, 표면처리를 실시하여 제2퓨즈패턴(16A) 표면에 캡핑막(20)을 형성한다. 캡핑막(20)은 표면처리를 통해 제2퓨즈패턴(16A)의 표면을 절연물질로 변환시켜 형성할 수 있다.
표면처리는 산화법(oxidation), 질화법(nitration) 및 산질화법(oxynitrocarburising)로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. 그리고, 산화법, 질화법 및 산질화법은 각각 열처리(thermal treatment), 플라즈마처리(plasma treatment) 및 라디컬처리(radical treatment)로 이루어진 그룹으로부터 선택된 어느 하나의 방법 또는 둘 이상의 방법을 동시에 사용하여 실시할 수 있다. 예컨대, 열처리, 플라즈마처리 및 라디컬처리 중 어느 하나의 방법으로 표면처리를 실시하거나, 또는 열처리와 플라즈마처리를 동시에 진행하여 표면처리를 실시할 수도 있다. 일례로, 캡핑막(20)은 제2퓨즈패턴(16A) 표면을 산화시켜 산화막으로 형성할 수 있다. 이때, 제2퓨프패턴(16A)을 알루미늄막으로 형성한 경우에 캡핑막(20)은 알루미늄산화막일 수 있다.
표면처리를 통해 형성된 캡핑막(20)은 제2퓨즈패턴(16A)을 변화시켜서 형성하기 때문에 일반적인 증착법을 사용하여 캡핑막(20)을 형성하는 경우보다 제2퓨즈패턴(16A) 표면을 따라 균일한 두께를 갖도록 형성할 수 있는 장점이 있다. 아울러, 제2퓨즈패턴(16A)과 캡핑막(20) 사이의 우수한 계면특성을 구현할 수 있기 때문에 안정성이 뛰어나고, 장벽으로서 우수한 작용효과를 구현할 수 있다.
상술한 제조과정을 통해 형성된 본 발명의 퓨즈는 제1퓨즈패턴(12)이 절연막(14) 및 제1산화방지막(13A)에 의하여 캡핑된 구조를 갖고, 제2퓨즈패턴(16A)은 제2산화방지막(19) 및 캡핑막(20)에 의하여 캡핑된 구조를 갖기 때문에 장시간 대기중에 노출되더라도 퓨즈의 상태가 변화하는 것을 방지할 수 있다. 즉, 언컷페일이 발생하는 것을 방지할 수 있다.
또한, 표면처리를 통해 형성된 캡핑막(20)은 제2퓨즈패턴(16A)의 표면을 따라 일정한 두께로 형성되기 때문에 리페어 공정시 언컷페일이 발생하는 것을 보다 효과적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 제1퓨즈패턴
13, 13A : 제1산화방지막 14 : 절연막
15 : 오픈영역 16, 16A : 제2퓨즈패턴
17 : 보호막 18 : 오픈영역
19 : 제2산화방지막 20 : 캡핑막

Claims (20)

  1. 기판상에 형성되고, 소정 간격 이격된 제1퓨즈패턴;
    상기 제1퓨즈패턴을 덮되, 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 구비한 절연막;
    상기 오픈영역 내부에 형성되고, 상기 제1퓨즈패턴 사이를 연결하는 제2퓨즈패턴;
    상기 절연막 상에 형성되어 상기 제2퓨즈패턴을 노출시키는 퓨즈박스를 구비한 보호막;
    상기 제1퓨즈패턴과 상기 절연막 사이 및 상기 오픈영역으로 인해 노출된 상기 제1퓨즈패턴의 측벽에 형성된 제1산화방지막; 및
    상기 제2퓨즈패턴 측벽에 형성된 제2산화방지막
    을 포함하는 반도체 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2산화방지막은 질화막을 포함하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2퓨즈패턴 표면에 형성된 캡핑막을 더 포함하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 캡핑막은 상기 제2퓨즈패턴 표면을 절연물질로 변환시켜 형성된 절연막을 포함하는 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 캡핑막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 오픈영역은 서로 마주보는 상기 제1퓨즈패턴의 끝단을 노출시키는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2퓨즈패턴은 금속막을 포함하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2퓨즈패턴은 동일한 물질로 구성된 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    퓨즈 블로잉 방식을 이용한 리페어 공정시 상기 제2퓨즈패턴에 레이져가 조사되는 반도체 장치.
  11. 기판상에 소정간격 이격된 제1퓨즈패턴을 형성하는 단계;
    상기 제1퓨즈패턴이 형성된 구조물 표면을 따라 제1산화방지막을 형성하는 단계;
    상기 제1퓨즈패턴을 덮되, 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 구비한 절연막을 형성하는 단계;
    상기 오픈영역 내부에 상기 제1퓨즈패턴 사이를 연결하는 제2퓨즈패턴을 형성하는 단계;
    상기 절연막 상에 상기 제2퓨즈패턴을 노출시키는 퓨즈박스를 구비한 보호막을 형성하는 단계;
    상기 제2퓨즈패턴 측벽에 제2산화방지막을 형성하는 단계; 및
    상기 제2퓨즈패턴에 대한 표면처리를 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 및 제2산화방지막은 질화막으로 형성하는 반도체 장치 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 오픈영역을 구비한 절연막을 형성하는 단계는,
    상기 제1퓨즈패턴을 덮는 절연막을 형성하는 단계; 및
    상기 절연막을 선택적으로 식각하여 서로 마주보는 상기 제1퓨즈패턴의 끝단을 노출시키는 오픈영역을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 표면처리를 실시하는 단계에서
    상기 제2퓨즈패턴 표면에 캡핑막을 형성하는 반도체 장치 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 캡핑막은 상기 표면처리를 통해 상기 제2퓨즈패턴 표면을 절연물질로 변환시켜 형성하는 반도체 장치 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 표면처리를 실시하는 단계는,
    산화법, 질화법 및 산질화법으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시하는 반도체 장치 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 표면처리를 실시하는 단계는,
    열처리, 플라즈마처리 및 라디컬처리로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하거나, 또는 둘 이상을 동시에 사용하여 실시하는 반도체 장치 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 및 제2퓨즈패턴은 금속막으로 형성하는 반도체 장치 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 및 제2퓨즈패턴은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
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