KR20040059259A - 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그제조방법 - Google Patents

퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그제조방법 Download PDF

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Abstract

이 발명은 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법에 관한 것으로, 패드부 및 퓨즈부의 식각후, 에싱(ashing) 공정에서 CF4를 첨가한 O2 플라즈마 처리를 통해 TiN의 식각 속도를 향상시킴과 동시에 절연막으로 이용되는 산화막의 식각 속도를 낮출 수 있도록, 실리콘 서브스트레이트 위에 하부 메탈라인이 형성되고, 상기 하부 메탈라인은 산화막으로 덮혀 있으며, 상기 하부 메탈라인에 연결되어 상부로 플러그가 형성되고, 상기 플러그의 상부에 상부 메탈라인이 형성되며, 상기 상부 메탈라인은 산화막 및 질화막으로 덮인 패드부와, 상기 실리콘 서브스트레이트 위에 다수의 퓨즈융 메탈라인이 형성되고, 그 표면은 산화막 및 질화막으로 덮인 퓨즈부로 이루어진 반도체 소자를 제공하는 단계와, 상기 질화막의 상면에 소정 패턴의 포토레지스트를 형성한 후, 식각하여 상기 패드부는 산화막 및 질화막을 통하여 외부로 노출되고, 상기 퓨즈부 상면에는 일정 두께의 산화막이 잔존하도록 하는 단계와, 상기 패드부의 상부 메탈라인에 잔존할 수 있는 아크 TiN에 대한 식각 속도는 빠르고, 상기 퓨즈부를 덮는 산화막의 식각 속도는 느려지도록 O2에 CF4를 첨가하여 에싱 공정을 수행하는 단계로 이루어짐.

Description

퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법{semiconductor device for prevent metal line from exposuring of metal line for fuse and its manufacturing method}
본 발명은 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 패드부 및 퓨즈부의 식각후, 에싱(ashing) 공정에서 CF4를 첨가한 O2 플라즈마 처리를 통해 TiN의 식각 속도를 향상시킴과 동시에 절연막으로 이용되는 산화막의 식각 속도를 낮춰, 그 선택비를 향상시켜 퓨즈부의 부식 등에 의한 오픈 페일(open fail) 방지 및 리페어 일드(repair yield)를 향상시킬 수 있는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자 제조 공정중 램(RAM)의 경우 셀(cell) 내부에 손상된 부분이 있더라도, 제조 공정중에서 이러한 문제 부분을 사용하지 않게 하여 작동 가능한 반도체 소자를 제조할 수 있다. 이러한 기술은 퓨즈 식각을 수행한 후 가능한데, 상기 퓨즈 식각 공정에서는 셀 내부의 문제 부분을 회로상에서 끊어 주기 위하여 퓨즈부의 메탈라인을 대기 중에 노출시켜야 하나, 부식성이 강하기 때문에 일정 두께의 절연막을 메탈라인 위에 남겨야만 한다.
도1을 참조하면, 종래 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자(100') 구조가 도시되어 있다.
도시된 바와 같이 종래 반도체 소자(100')는 크게 패드부(110')와퓨즈부(120')로 나뉘어질 수 있다. 먼저 상기 패드부(110')는 실리콘 서브스트레이트(130')에 형성된 하부 메탈라인(112')과, 상기 하부 메탈라인(112')을 덮는 산화막(140')과, 상기 하부 메탈라인(112')에 연결되어 상부로 연장된 플러그(113')와, 상기 플러그(113')에 연결된 상부 메탈라인(114')과, 상기 상부 메탈라인(114')의 상부에 형성된 질화막(150')으로 이루어져 있다.
또한, 상기 퓨즈부(120')는 상기 실리콘 서브스트레이트(130') 위에 다수의 퓨즈용 메탈라인(122')이 형성되어 이루어져 있으며, 상기 퓨즈용 메탈라인(122')은 상기 산화막(140')으로 덮혀 외기로부터 보호되고 있다.
도면중 미설명 부호 150'는 보호층 역할을 하는 질화막이며, 160'은 상기 패드부(110') 및 퓨즈부(120')를 소정 형태로 식각하기 위한 일정 두께의 포토레지스트이다.
한편, 이러한 패드부(110')와 퓨즈부(120') 구조를 갖는 반도체 소자(100')의 식각시, 상기 퓨즈부(120')의 절연막(질화막(150') 및 산화막(140')) 식각은 패드부(110')의 아크(ARC) TiN(115') 식각과 병행하게 됨으로써, 식각 시간이 적을 경우에는 아크 TiN(115') 잔량이 패드부(110') 위에 존재하며, 식각 시간이 길면 퓨즈부(120')의 메탈라인(122')이 절연막(140')을 통해서 노출되는 문제가 있다.
즉, 종래 퓨즈부(120') 식각의 경우, 퓨즈부(120') 위에 적정 두께의 절연막(122')을 타겟(target)으로 할 경우, 공정 여유도(margin)가 적어 패드부(110') 위에 아크(ARC) 물질인 TiN(115')이 남는 문제가 있다. 상기 패드부(110')위에 TiN(115')이 잔존할 경우에는 와이어 본딩시에 접착력이 떨어짐은 물론 패드부(110')의 변색 문제가 발생한다. 또한 메탈라인(122')으로 이용되는 알루미늄 합금과의 전기 음성도 차에 의해 갈바닉 부식(galvanic corrosion) 문제를 야기시킬 수 있다. 이와는 반대로 아크 TiN(115')을 제거하기 위해 충분한 시간동안 식각할 경우, 퓨즈부(120')의 메탈라인(122')이 노출됨으로써 부식되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 패드부 및 퓨즈부의 식각후, 에싱 공정에서 CF4를 첨가한 O2 플라즈마 처리를 통해 TiN의 식각 속도를 향상시킴과 동시에 절연막으로 이용되는 산화막의 식각 속도를 낮춰, 그 선택비를 향상시켜 퓨즈부의 부식 등에 의한 오픈 페일(open fail) 방지 및 리페어 일드(repair yield)를 향상시킬 수 있는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법을 제공하는데 있다.
도1은 종래 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 구조를 도시한 단면도이다.
도2는 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자를 도시한 단면도이다.
도3a 내지 도3c는 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법을 도시한 순차 설명도이다.
도4는 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조후 AES(Auger Electron Spectroscopy )를 이용한 표면 분석 결과 그래프이다.
-도면중 주요 부호에 대한 설명-
100; 본 발명에 의한 반도체 소자 110; 패드부
112; 하부 메탈라인 113; 플러그
114; 상부 메탈라인 115; 아크 TiN
120; 퓨즈부 122; 퓨즈용 메탈라인
130; 서브스트레이트 140; 산화막
150; 질화막 160; 포토레지스트
상기한 목적을 달성하기 위해 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자는 실리콘 서브스트레이트 위에 하부 메탈라인이 형성되고, 상기 하부 메탈라인은 산화막으로 덮혀 있으며, 상기 하부 메탈라인에 연결되어 상부로 플러그가 형성되고, 상기 플러그의 상부에 상부 메탈라인이 형성된 패드부 및, 상기 실리콘 서브스트레이트 위에 다수의 퓨즈용 메탈라인이 형성되고, 그 표면은 산화막으로 덮혀 있는 퓨즈부를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 패드부는 아크(ARC) TiN없이 직접 상부 메탈라인을 이루는 알루미늄(Al)이 산화막 및 질화막을 통하여 외부로 노출되고, 상기 퓨즈부를 이루는 퓨즈용 메탈라인 위의 산화막 두께는 대략 1500~3000Å이다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법은 실리콘 서브스트레이트 위에 하부 메탈라인이 형성되고, 상기 하부 메탈라인은 산화막으로 덮혀 있으며, 상기 하부 메탈라인에 연결되어 상부로 플러그가 형성되고, 상기 플러그의 상부에 상부 메탈라인이 형성되며, 상기 상부 메탈라인은 산화막 및 질화막으로 덮인 패드부와, 상기 실리콘 서브스트레이트 위에 다수의 퓨즈융 메탈라인이 형성되고, 그 표면은 산화막 및 질화막으로 덮인 퓨즈부로 이루어진 반도체 소자를 제공하는 단계와, 상기 질화막의 상면에 소정 패턴의 포토레지스트를 형성한 후, 식각하여 상기 패드부는 산화막 및 질화막을 통하여 외부로 노출되고, 상기 퓨즈부 상면에는 일정 두께의 산화막이 잔존하도록 하는 단계와, 상기 패드부의 상부 메탈라인에 잔존할 수 있는 아크 TiN에 대한 식각 속도는 빠르고, 상기 퓨즈부를 덮는 산화막의 식각 속도는 느려지도록 O2에 CF4를 첨가하여 에싱 공정을 수행하는 단계로 이루어진 것을 특징으로 한다.
여기서, 상기 에싱 단계는 에싱 챔버압이 10~20Torr이고, 파워는 400~600W이며, 200~600 CF4를 첨가한 12000sccm의 O2 가스가 이용됨이 바람직하다.
또한, 상기 챔버는 온도가 200~250℃로 제어됨이 바람직하다.
더불어, 상기 에싱 공정은 포토레지스트 스트립 공정에서 동일한 조건으로 수행되거나, 또는 상기와 같은 조건으로 포토레지스트 스트립 공정을 수행한 후,에싱 공정이 수행될 수 있다.
상기와 같이 하여 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법에 의하면, 패드부의 상부 메탈라인에 존재할 수 있는 아크 TiN의 식각 속도를 높임으로써, 퓨즈부 식각의 공정 여유도(margin)을 향상시킬 수 있고, 따라서 리페어 일드(repair yield)를 향상시킬 수 있는 장점이 있다.
또한, 퓨즈부 위에 일정 두께의 산화막이 안정적으로 존재하기 때문에, 퓨즈용 메탈라인이 노출되는 것이 방지되고, 따라서 소자의 신뢰성이 향상되는 장점이 있다.
더불어, 포토레지스트 스트립(strip) 또는 패드부 표면의 폴리머 제거 공정인 에싱(ashing) 공정에서 일괄 공정으로 진행될 수 있기 때문에, 공정을 단순화시킬 수 있는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2를 참조하면, 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자(100)의 단면이 도시되어 있다.
도시된 바와 같이 본 발명에 의한 반도체 소자(100)는 패키징 공정시 와이어 본딩이 수행되는 패드부(110)와, 그 주변에 셀(cell) 내부의 문제 부분을 회로상에서 끊어주기 위한 퓨즈부(120)로 이루어져 있다.
먼저, 상기 패드부(110)는 각종 소자 영역이 형성된 실리콘 서브스트레이트(130) 위에 하부 메탈라인(112)이 형성되고, 상기 하부 메탈라인(112)은 산화막(140)으로 덮혀 있으며, 상기 하부 메탈라인(112)에 연결되어 상부로 플러그(113)가 형성되어 있으며, 상기 플러그(113)의 상부에는 상부 메탈라인(114)이 형성되어 이루어져 있다. 물론, 상기 산화막(140)의 표면에는 일정 두께의 질화막(150) 및 포토레지스트(160)가 더 형성되어 있으며, 상기 포토레지스트(160)를 마스크로 하여 상기 질화막(150) 및 산화막(140)이 식각되고, 따라서 상기 상부 메탈라인(114) 즉, 알루미늄(Al)이 직접 외부로 노출된 형태이다. 이를 좀더 상세히 설명하면, 상기 상부 메탈라인(114)의 표면에는 아크(ARC) TiN없이 직접 알루미늄(Al)이 노출됨으로써, 패키징 공정시 수행되는 와이어 본딩의 접착력 강해지도록 하고, 또한 패드부(110)의 변색이 방지되도록 하고 있다.
한편, 상기 패드부(110)의 주변에 형성된 퓨즈부(120)는 실리콘 서브스트레이트(130) 위에 다수의 퓨즈용 메탈라인(122)이 형성되고, 그 표면은 산화막(140)으로 덮혀져 있다. 여기서, 상기 퓨즈부(120)를 덮는 산화막(140)은 두께가 대략 1500~3000Å으로서, 상기 퓨즈용 메탈라인(122)의 부식이 방지될 수 있도록 되어 있다.
도면중 상기 실리콘 서브스트레이트(130)의 바로 위에는 각종 소자가 형성되어 있지만, 이것의 도시는 본 발명의 요지가 흐려지지 않도록 생략되어 있다.
도3a 내지 도3c를 참조하면, 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 반도체 소자의 제조 방법은 먼저 패드부(110) 및 퓨즈부(120)가 형성되고, 그 위에 산화막(140) 및 질화막(150)이 형성된 실리콘 서브스트레이트(130)를 제공하는 단계와, 상기 패드부(110)의 소정 영역이 상부로 노출되고, 상기 퓨즈부(120)의 상부에는 일정 두께의 산화막(140)이 잔존하도록 식각하는 단계와, 상기 패드부(110) 및 퓨즈부(120)의 식각 속도가 달라지도록 O2에 CF4를 첨가하여 플라즈마 에싱하는 단계로 이루어져 있다.
먼저, 상기 실리콘 서브스트레이트(130) 제공 단계에서는 실리콘 서브스트레이트(130) 위에 하부 메탈라인(112)이 형성되고, 상기 하부 메탈라인(112)은 산화막(140)으로 덮혀 있으며, 상기 하부 메탈라인(112)에 연결되어 상부로 플러그(113)가 형성되고, 상기 플러그(113)의 상부에 상부 메탈라인(114)이 형성되며, 상기 상부 메탈라인(114)은 산화막(140) 및 질화막(150)으로 덮인 패드부(110)와, 상기 실리콘 서브스트레이트(130) 위에 다수의 퓨즈용 메탈라인(122)이 형성되고, 그 표면은 산화막(140) 및 질화막(150)으로 덮인 퓨즈부(120)로 이루어진 반도체 소자를 제공한다.(도3a 참조)
이어서, 상기 식각 단계는 상기 질화막(150)의 상면에 소정 패턴의 포토레지스트(160)를 형성한 후, 식각하여 상기 패드부(110)중 상부 메탈라인(114)이 산화막(140) 및 질화막(150)을 통하여 외부로 노출되고, 상기 퓨즈부(120)를 이루는 퓨즈용 메탈라인(122)의 상면에는 일정 두께의 산화막(140)이 잔존하도록 한다.(도3b참조)
여기서, 상기 퓨즈부(120) 상부의 산화막(140) 두께는 대략 1500~3000Å 정도 남도록 함이 바람직하다.
이어서, 상기 에싱 단계는 상기 패드부(110)의 상부 메탈라인(114)에 잔존할 수 있는 아크 TiN에 대한 식각 속도는 빠르고, 상기 퓨즈부(120)를 덮는 산화막(140)의 식각 속도는 느려지도록 O2에 CF4를 첨가하여 플라즈마 에싱 공정을 수행한다.(도3c 참조)
하기 표는 각 테스트 그룹별 산화막(140)과 TiN의 식각률과 균일성(uniformity) 결과를 나타낸 것이다.
챔버압력(Torr) CF4유량(sccm) 파워(W) 산화막식각률 균일도(%) TiN식각률 균일도(%)
40 800 900 258 130 >760 -
40 400 500 68 99 420 30
20 400 900 54 9 550 15
20 800 500 44 9 672 21
위의 표1을 살펴보면, 산화막(140)의 식각률과 균일도 변화의 주인자는 압력이고, TiN에 대한 주인자는 CF4 유량임을 알 수 있다.
위 결과로부터 패드부(110)의 식각후, TiN 제거를 위한 최적 조건으로, 챔버 온도 200~250℃, 챔버압력 10~20Torr, 파워 400~600W이며, 200~600 CF4를 첨가한 12000sccm의 O2 가스를 이용하여 에싱 공정을 수행함이 바람직하다. 여기서, 상술한 조건으로 패드부(110)의 식각 후처리를 진행할 경우, 상기 산화막(140)의 식각속도는 대략 48Å/min으로서, 상기 에싱 공정중 상기 퓨즈용 메탈라인(122)이 산화막(140)(두께 대략 1500~3000Å)을 통해 외기로 노출될 확률은 거의 없음을 알 수 있다.
도4를 참조하면, 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조후 AES(Auger Electron Spectroscopy )를 이용한 표면 분석 결과 그래프가 도시되어 있다.
도시된 바와 같이 표면 분석 결과 탄소(C), 산소(O), 불소(F) 및 알루미늄(Al)만이 검출될 뿐, 패드부(110) 표면에서 아크 TiN은 검출되지 않고 있다. 물론, 상기 퓨즈용 메탈라인(122)은 산화막(140)으로 완벽하게 덮혀 외기에 의한 부식이 방지되고 있다.
더불어, 상기 에싱 공정이 포토레지스트(160)의 스트립(strip) 공정에 동일한 조건으로 적용될 수 있으며, 또한 상기와 같은 조건으로 포토레지스트(160)의 스트립 공정을 수행한 후, 에싱 공정이 2단계로 수행될 수도 있다.
상기와 같이 하여 본 발명은 비록 상기의 실시예에 한정하여 설명하였지만, 본 발명은 상기의 실시예로 한정되는 것은 아니며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 당업자에 의해 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자 및 그 제조 방법에 의하면, 패드부의 상부 메탈라인에 존재할 수 있는 아크 TiN의식각 속도를 높임으로써, 퓨즈부 식각의 공정 여유도(margin)을 향상시킬 수 있고, 따라서 리페어 일드(repair yield)를 향상시킬 수 있는 효과가 있다.
또한, 퓨즈부 위에 일정 두께의 산화막이 안정적으로 존재하기 때문에, 퓨즈용 메탈라인이 노출되는 것이 방지되고, 따라서 소자의 신뢰성이 향상되는 효과가 있다.
더불어, 포토레지스트 스트립(strip) 또는 패드부 표면의 폴리머 제거 공정인 에싱(ashing) 공정에서 일괄 공정으로 진행될 수 있기 때문에, 공정을 단순화시킬 수 있는 효과가 있다.

Claims (6)

  1. 실리콘 서브스트레이트 위에 하부 메탈라인이 형성되고, 상기 하부 메탈라인은 산화막으로 덮혀 있으며, 상기 하부 메탈라인에 연결되어 상부로 플러그가 형성되고, 상기 플러그의 상부에 상부 메탈라인이 형성된 패드부; 및,
    상기 실리콘 서브스트레이트 위에 다수의 퓨즈용 메탈라인이 형성되고, 그 표면은 산화막으로 덮혀 있는 퓨즈부를 포함하여 이루어진 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자.
  2. 제1항에 있어서, 상기 패드부는 아크(ARC) TiN없이 직접 상부 메탈라인을 이루는 알루미늄(Al)이 산화막을 통하여 외부로 노출되고, 상기 퓨즈부를 이루는 퓨즈용 메탈라인 위의 산화막 두께는 대략 1500~3000Å인 것을 특징으로 하는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자.
  3. 실리콘 서브스트레이트 위에 하부 메탈라인이 형성되고, 상기 하부 메탈라인은 산화막으로 덮혀 있으며, 상기 하부 메탈라인에 연결되어 상부로 플러그가 형성되고, 상기 플러그의 상부에 상부 메탈라인이 형성되며, 상기 상부 메탈라인은 산화막 및 질화막으로 덮인 패드부와, 상기 실리콘 서브스트레이트 위에 다수의 퓨즈융 메탈라인이 형성되고, 그 표면은 산화막 및 질화막으로 덮인 퓨즈부로 이루어진 반도체 소자를 제공하는 단계;
    상기 질화막의 상면에 소정 패턴의 포토레지스트를 형성한 후, 식각하여 상기 패드부는 산화막 및 질화막을 통하여 외부로 노출되고, 상기 퓨즈부 상면에는 일정 두께의 산화막이 잔존하도록 하는 단계; 및,
    상기 패드부의 상부 메탈라인에 잔존할 수 있는 아크 TiN에 대한 식각 속도는 빠르고, 상기 퓨즈부를 덮는 산화막의 식각 속도는 느려지도록 O2에 CF4를 첨가하여 에싱 공정을 수행하는 단계로 이루어진 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 에싱 단계는 에싱 챔버압이 10~20Torr이고, 파워는 400~600W이며, 200~600 CF4를 첨가한 12000sccm의 O2 가스가 이용됨을 특징으로 하는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 챔버는 온도가 200~250℃인 것을 특징으로 하는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법.
  6. 제2항 또는 제4항에 있어서, 상기 에싱 공정은 포토레지스트 스트립 공정에서 동일한 조건으로 수행되거나, 또는 상기와 같은 조건으로 포토레지스트 스트립 공정을 수행한 후, 에싱 공정이 수행됨을 특징으로 하는 퓨즈용 메탈라인의 노출 방지를 위한 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN103187323A (zh) * 2011-12-28 2013-07-03 北大方正集团有限公司 一种半导体芯片及其压焊块金属层增厚制作方法

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