KR20040108223A - 퓨즈 컷팅홀 형성을 위한 2단계 식각 공정을 포함하는반도체 소자의 제조 방법 - Google Patents

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Abstract

퓨즈 컷팅홀 형성을 위한 리페어 식각을 패드 식각과 동시에 행하는 데 있어서, 폴리머 부산물 생성을 억제하는 동시에 퓨즈의 손상 없이 퓨즈 상면 위의 절연층 두께를 낮추기 위하여 2 단계 식각 공정을 행한다. 제1 식각 단계에서는 SF6가스를 포함하는 제1 식각 가스를 사용하여 퓨즈 상부 및 본딩 패드 상부의 절연층을 일부 제거한다. 제2 식각 단계에서는 퓨즈를 구성하는 텅스텐 실리사이드층의 손상을 방지할 수 있도록 SF6가스를 포함하지 않는 제2 식각 가스를 사용하여 본딩 패드 상부의 절연층을 목표량까지 식각한다.

Description

퓨즈 컷팅홀 형성을 위한 2단계 식각 공정을 포함하는 반도체 소자의 제조 방법 {Method of manufacturing semiconductor device including 2-step etching for forming fuse cutting hole}
본 발명은 퓨즈를 갖춘 반도체 소자의 제조 방법에 관한 것으로, 특히 패시베이션 공정 후 행해지는 패드 형성을 위한 식각 단계에서 퓨즈 컷팅홀을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제조 공정은 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적회로를 갖는 복수의 셀을 형성하는 패브리케이션 공정과, 복수의 셀이 형성된 기판을 칩 단위로 패키징하는 어셈블리 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정과의 사이에는 기판상에 형성된 셀들의 전기적 특성을 검사하기 위한 EDS (electical die sorting) 공정을 행한다. 이 공정에서는 기판상에 형성된 셀들이 전기적으로 양호 상태인가 불량 상태인가를 판별한다. 이 때, 불량 상태의 셀들은 리페어(repair) 공정을 통하여 레이저 빔에 의하여 컷팅시켜 제거하고 칩 내에 내장된 리던던시 셀(redundancy cell)로 대체한다.
반도체 소자중에서 SRAM 소자의 경우에는 주로 게이트 라인을 퓨즈로 이용하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)상에 게이트 라인(도시 생략) 형성과 동시에 퓨즈(12)를 형성한다. 상기 퓨즈(12)는 도전성 폴리실리콘층(22)과 텅스텐 실리사이드층(24)의 적층 구조를 가지며, 마스크 패턴(26)에 의하여 그 상면이 덮여 있는 구조를 가진다. 형성하고자 하는 반도체 소자의 설계 구조에 따라 상기 반도체 기판(10)상에 다양한 단위 소자 및 배선 패턴이 형성되며, 이 과정에서 상기 퓨즈(20) 위에는 복수의 층간절연막으로 이루어지는 제1 절연층(30)이 형성된다. 상기 제1 절연층(30) 위에 본딩 패드(40)를 형성한 후, 상기 본딩 패드(40)를 포함한 반도체 기판(10)상의 구조물 전체를 제2 절연층(50)으로 덮는다.
그 후, 상기 제2 절연층(50) 및 제1 절연층(30)을 1 단계로 식각하여 상기 퓨즈(20)의 상면에 제1 절연층(30)을 소정의 잔류 두께(d1) 만큼 남기고 식각하기 위한 리페어 식각과, 상기 본딩 패드(40)를 노출시키기 위한 패드 식각 공정을 동시에 진행하여 퓨즈 컷팅홀(52) 및 패드 홀(54)을 각각 형성한다.
1 단계로 진행되는 상기 리페어 식각 및 패드 식각 단계에 있어서, 식각 부산물로서 폴리머 부산물이 다량 생성되어 상기 본딩 패드(40)상에 이물질이 쌓이는 것을 방지하기 위하여, CF4가스, O2가스 및 Ar 가스로 구성되는 식각 가스에 SF6가스를 추가하여 사용하고 있다. 리페어 식각 및 패드 식각 진행시 SF6가스를 사용하면 폴리머 부산물이 비교적 적게 생성되어 후속 공정 진행시 이물질로 인한 문제를 유발하지 않게 된다.
한편, 상기 퓨즈(20)상에서 상기 제1 절연층(30)의 잔류 두께(d1)가 너무 두꺼우면 레이저 빔을 이용한 퓨즈 컷팅시 완전한 컷팅이 이루어지지 않는 문제가 있으므로 상기 잔류 두께(d1)를 작게 제어하고 있는 추세이다. 그러나, 반도체 소자 제조 공정시 사용되는 설비, 공정 조건 등 다양한 원인에 의하여 웨이퍼상에서 상기 상기 제1 절연층(30)의 두께는 불균일하게 형성된다. 그 결과, 리페어 식각 및 패드 식각시 상기 잔류 두께(d1)를 작게 하기 위하여 식각량을 크게 하면 식각 완료후 퓨즈(20)를 구성하는 텅스텐 실리사이드층(24)이 상기 퓨즈 컷팅홀(52)을 통하여 노출되는 경우가 있으며, 이 때 노출된 텅스텐 실리사이드층(24)은 식각 가스로 사용된 SF6에 의하여 손상을 받아 결국 퓨즈(20)가 컷팅되어버리는 문제가 발생하게 된다.
본 발명은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 반도체 소자 제조 공정중 리페어 식각 및 패드 식각 단계에서 퓨즈 위에서의 절연막 잔류 두께를 작게 유지하면서 SF6가스에 의한 퓨즈의 손상을 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a는 본 발명에 따른 반도체 소자의 제조 방법에 따라 리페어 식각을 2 단계로 행한 결과 얻어진 퓨즈의 상태를 평가하기 위한 SEM (scanning electron microscope) 사진이다.
도 3b는 대조 평가를 위하여 종래 기술에 따라 퓨즈가 형성된 반도체 기판상에서 리페어 식각을 1 단계로 행한 결과 얻어진 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 120: 퓨즈, 122: 도전성 폴리실리콘층, 124: 텅스텐 실리사이드층, 126: 마스크 패턴, 130: 제1 절연층, 140: 본딩 패드, 150: 제2 절연층, 160: 포토레지스트 패턴, 172: 제1 식각 가스, 174: 제2 식각 가스, 182: 퓨즈 컷팅홀, 184: 패드 홀.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 퓨즈를 형성한다. 상기 퓨즈를 덮는 제1 절연층을 형성한다. 상기 제1 절연층 위에 본딩 패드를 형성한다. 상기 제1 절연층 및 본딩패드를 덮는 제2 절연층을 형성한다. SF6가스를 포함하는 제1 식각 가스를 사용하는 제1 식각 단계와, SF6가스를 포함하지 않는 제2 식각 가스를 사용하는 제2 식각 단계를 순차적으로 행함으로써 상기 제2 절연층의 일부 및 제1 절연층의 일부를 식각하여 상기 퓨즈 위에 위치되는 퓨즈 컷팅홀과 상기 본딩 패드를 노출시키는 패드 홀을 형성한다.
바람직하게는, 상기 퓨즈는 도전성 폴리실리콘층과 텅스텐 실리사이드층의 적층 구조를 가진다.
본 발명에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판상에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 퓨즈는 상기 게이트 전극과 동시에 형성된다.
바람직하게는, 상기 제1 식각 가스는 SF6가스, CF4가스, O2가스 및 Ar 가스로 이루어진다. 여기서, 상기 SF6가스는 상기 제1 식각 가스 총량을 기준으로 0.001 ∼ 0.1 부피%의 양으로 포함된다. 상기 제2 식각 가스는 CF4가스, O2가스 및 Ar 가스로 이루어진다.
상기 제2 식각 단계는 상기 퓨즈의 상면 위에 남아 있는 제1 절연층의 잔류 두께가 목표 잔류 두께 보다 큰 시점에서 개시된다. 또한, 상기 제1 식각 단계 및 제2 식각 단계는 동일 챔버 내에서 인시튜(in-situ)로 행해진다.
상기 제1 식각 단계 및 제2 식각 단계는 각각 제1 식각 가스 및 제2 식각 가스의 플라즈마를 이용하여 행해지며, 각각 동일한 압력 및 동일한 파워 인가 조건하에서 행해진다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 퓨즈를 형성한다. 상기 퓨즈를 덮는 절연층을 형성한다. SF6가스를 포함하는 제1 식각 가스를 사용하는 제1 식각 단계와, SF6가스를 포함하지 않는 제2 식각 가스를 사용하는 제2 식각 단계를 순차적으로 행함으로써 상기 절연층의 일부를 식각하여 상기 퓨즈 위에 위치되는 퓨즈 컷팅홀을 형성한다.
본 발명에 의하면, 반도체 소자 형성 공정중 패드 식각 단계에서 SF6가스를 포함하는 식각 가스를 사용함으로써 폴리머 부산물 생성을 억제할 수 있으면서, 퓨즈 컷팅홀을 형성하는 데 있어서 퓨즈 근방에서 식각이 이루어질 때에는 SF6가스를 포함하지 않는 식각 가스를 사용함으로써 텅스텐 실리사이드층을 포함하는 퓨즈를 구성하는 경우에도 퓨즈 상면 위에 잔존하는 절연층의 두께를 충분히 낮출 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 전극(도시 생략) 및 퓨즈(120)를 동시에 형성한다. 상기 퓨즈(120)는 도전성 폴리실리콘층(122)과 텅스텐 실리사이드층(124)의 적층 구조를 포함하며, ARL(anti-reflection layer)막(126)과 같은 마스크 패턴(126)에 의하여 그 상면이 덮여 있다.
상기 퓨즈(120)가 형성된 결과물 위에 설계 구조에 따라 단위 소자들 및 배선 패턴들과, 이들을 전기적으로 절연시키기 위한 복수의 층간절연막을 형성한다. 그 결과, 상기 퓨즈(120)는 복수의 층간절연막으로 이루어지는 제1 절연층(130)으로 덮이게 된다. 상기 제1 절연층(130) 위에 본딩 패드(140)를 형성하고, 그 결과물 위에 제2 절연층(150)을 형성하여 상기 제1 절연층(130) 및 본딩 패드(140)를 상기 제2 절연층(150)으로 덮는다. 상기 본딩 패드(140)는 예를 들면 금속으로 이루어질 수 있다.
도 2b를 참조하면, 상기 제2 절연층(150) 위에 상기 제2 절연층(150)의 소정 영역을 노출시키는 포토레지스트 패턴(160)을 형성한 후, 이를 식각 마스크로 하여 SF6가스를 포함하는 제1 식각 가스(172)의 플라즈마를 이용한 건식 식각 방법에 의하여 상기 제2 절연층(150)의 일부 및 제1 절연층(130)의 일부를 식각한다. 여기서, 상기 제1 식각 가스(172)를 이용한 식각 공정 후 상기 퓨즈(120) 위에 남아 있는 제1 절연층(130) 잔류 두께(d2)가 상기 퓨즈(120) 위에 남기고자 하는 제1 절연층(130)의 목표 잔류 두께(d3) 보다 더 크게 되도록 한다. 즉, 여러가지 공정 변수로 인하여 웨이퍼 상에서 상기 퓨즈(120) 위에 형성된 제1 절연층(130)의 두께 편차가 존재함으로 인하여 웨이퍼상의 일부 영역에서 퓨즈(120) 위의 제1 절연층(130)이 제1 식각 단계에서 원하는 깊이보다 더 깊게 식각되더라도 제1 식각 단계에서는 상기 퓨즈(120)를 구성하는 텅스텐 실리사이드층(124)이 노출될 염려가 없도록 식각량을 제어한다. 이 단계에서, 상기 본딩 패드(140)는 이미 노출될 수 있다.
바람직하게는, 상기 제1 식각 가스(172)는 SF6가스, CF4가스, O2가스 및 Ar 가스로 이루어지며, 상기 제1 식각 가스(172) 내에서 SF6가스는 상기 제1 식각 가스(172) 총량을 기준으로 0.001 ∼ 0.1 부피%의 양으로 포함되도록 한다.
도 2c를 참조하면, 상기 포토레지스트 패턴(160)을 식각 마스크로 하여 SF6가스를 포함하지 않는 제2 식각 가스(174)의 플라즈마를 이용한 건식 식각 방법에 의하여 상기 제2 절연층(150) 및 제1 절연층(130)을 목표량까지 식각함으로써, 상기 퓨즈(120)의 상면 위에는 목표 잔류 두께(d3)의 제1 절연층(130)이 남아 있도록 하는 동시에 그 위에 퓨즈 컷팅홀(182)이 형성되도록 하고, 상기 본딩 패드(140) 위에는 상기 본딩 패드(140)를 노출시키는 패드 홀(184)이 형성되도록 한다. 이때, 상기 제2 식각 단계는 상기 퓨즈(120)의 상면 위에 남아 있는 제1 절연층(130)의 잔류 두께(d2)가 목표 잔류 두께(d3) 보다 큰 시점에서 개시되며 또한 SF6가스를 포함하지 않는 제2 식각 가스(174)를 사용하므로, 웨이퍼 상에서 상기 퓨즈(120) 위에 형성된 제1 절연층(130)의 두께 편차로 인하여 웨이퍼상의 일부 영역에서 퓨즈(120) 위의 제1 절연층(130)이 원하는 깊이보다 더 깊게 식각되어 상기 퓨즈(120)를 구성하는 텅스텐 실리사이드층(124)이 노출되더라도 상기 퓨즈(120)의 텅스텐 실리사이드층(124)이 거의 손상되지 않으며, 상기 퓨즈(120)의 원하지 않는 컷팅 현상이 발생되지 않는다.
바람직하게는, 상기 제2 식각 가스(174)는 CF4가스, O2가스 및 Ar 가스로 이루어진다.
상기 제1 식각 단계 및 제2 식각 단계는 동일 챔버 내에서 인시튜(in-situ)로 행해지며, 상기 제1 식각 단계 및 제2 식각 단계는 각각 동일한 압력 및 동일한 파워 인가 조건하에서 행해질 수 있다.
평가예
본 발명에 따른 반도체 소자의 제조 방법에 따라 리페어 식각을 2 단계로 행한 결과 얻어진 퓨즈의 상태를 평가하였다. 이 평가를 위하여, 반도체 기판상에 도전성 폴리실리콘층 및 텅스텐 폴리실리콘층의 적층 구조로 이루어지는 퓨즈를 형성하고, 이를 절연층으로 덮은 후, 본 발명에 따른 방법에 따라 상기 절연층을 식각 챔버 내에서 2 단계로 식각하여 퓨즈 컷팅홀을 형성하였다. 이 때, 제1 식각 단계에서는 제1 식각 가스로서 SF6가스, CF4가스, O2가스 및 Ar 가스의 혼합 가스를 사용하였으며, 이들 가스를 상기 식각 챔버 내에 각각 5 sccm, 180 sccm, 15 sccm, 260 sccm의 유량으로 공급하였다. 제1 식각 단계에서 상기 식각 챔버 내의 압력은 400 mTorr로 유지하고, 1500 W의 파워를 상기 식각 챔버 내에 인가하였다. 상기 제1 식각 단계는 100초 동안 진행하였다. 그 후, 제2 식각 단계를 상기 제1 식각 단계시와 동일 챔버 내에서 인시튜(in-situ)로 행하였다. 상기 제2 식각 단계에서 제2 식각 가스로서 CF4가스, O2가스 및 Ar 가스의 혼합 가스를 사용하였으며, 이들 가스를 상기 식각 챔버 내에 각각 180 sccm, 15 sccm, 260 sccm의 유량으로 공급하였다. 제2 식각 단계에서는 제1 식각 단계에서와 동일하게 상기 식각 챔버 내의 압력을 400 mTorr로 유지하고, 1500 W의 파워를 상기 식각 챔버 내에 인가하였다. 상기 제2 식각 단계는 50초 동안 진행하였다. 그 후, 가혹 테스트를 위하여 제2 식각 가스를 사용한 과도 식각 단계를 30초 동안 추가적으로 행하였다.
그 결과, 상기 퓨즈 컷팅홀이 형성된 후 남아 있는 퓨즈에서는 텅스텐 실리사이드층이 손상되지 않고 양호한 상태를 유지하였음을 도 3a의 SEM (scanning electron microscope) 사진을 통하여 확인하였다. 도 3a의 SEM 사진은 평가를 용이하게 하기 위하여 상기 퓨즈 컷팅홀이 형성된 결과물 위에 실리콘 질화막을 덮은 상태에서 얻어진 것이다.
대조예
한편, 대조 평가를 위하여 상기 평가예에서와 동일한 조건으로 반도체 기판상에 퓨즈를 형성하고, 이를 덮는 절연층을 형성한 후 리페어 식각 단계를 SF6가스를 포함하는 식각 가스를 사용하여 1 단계 식각 공정으로 행하여 퓨즈 컷팅홀을 형성하고, 그 결과 얻어진 퓨즈의 상태를 평가하였다. 여기서, 상기 식각 가스로서 SF6가스, CF4가스, O2가스 및 Ar 가스의 혼합 가스를 사용하였으며, 이들 가스를 상기 식각 챔버 내에 각각 5 sccm, 180 sccm, 15 sccm, 260 sccm의 유량으로 공급하였다. 또한, 식각 챔버 내의 압력은 400 mTorr로 유지하고, 1500 W의 파워를 인가하였다. 상기 식각 단계를 150초 동안 진행하였으며, 그 후 가혹 테스트를 위하여 동일한 식각 가스를 사용한 과도 식각 단계를 30초 동안 추가적으로 행하였다. 그 결과, 상기 퓨즈 컷팅홀이 형성된 후 남아 있는 퓨즈에서는 텅스텐 실리사이드층이 모두 소모되어 남아있지 않은 것을 도 3b의 SEM 사진을 통하여 확인하였다. 도 3b의 SEM 사진은 평가를 용이하게 하기 위하여 상기 퓨즈 컷팅홀이 형성된 결과물 위에 실리콘 질화막을 덮은 상태에서 얻어진 것이다.
본 발명에 따른 반도체 소자의 제조 방법에서는 퓨즈 컷팅홀 형성을 위한 리페어 식각 공정을 패드 식각과 동시에 행하는 식각 공정에 있어서, 폴리머 부산물 생성을 억제하기 위하여 먼저 SF6가스를 포함하는 제1 식각 가스를 사용하여 퓨즈 상부 및 본딩 패드 상부의 절연층을 일부 제거하는 제1 식각 단계를 행한다. 그 후, 퓨즈 상면 위에 잔존하는 절연층의 두께가 낮게 되도록 제어하면서 퓨즈를 구성하는 텅스텐 실리사이드층의 손상을 방지하기 위하여 SF6가스를 포함하지 않는제2 식각 가스를 사용하여 본딩 패드 상부의 절연층을 목표량까지 식각하는 제2 식각 단계를 행하여 퓨즈 컷팅홀 형성을 완료한다.
본 발명에 따르면, 반도체 소자 형성 공정중 패드 식각 단계에서 SF6가스를 포함하는 식각 가스를 사용함으로써 폴리머 부산물 생성을 억제할 수 있으면서, 퓨즈 컷팅홀을 형성하는 데 있어서 퓨즈 근방에서 식각이 이루어질 때에는 SF6가스를 포함하지 않는 식각 가스를 사용함으로써 텅스텐 실리사이드층을 포함하는 퓨즈를 구성하는 경우에도 퓨즈 상면 위에 잔존하는 절연층의 두께를 충분히 낮출 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 기판상에 퓨즈를 형성하는 단계와,
    상기 퓨즈를 덮는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 본딩 패드를 형성하는 단계와,
    상기 제1 절연층 및 본딩 패드를 덮는 제2 절연층을 형성하는 단계와,
    SF6가스를 포함하는 제1 식각 가스를 사용하는 제1 식각 단계와, SF6가스를 포함하지 않는 제2 식각 가스를 사용하는 제2 식각 단계를 순차적으로 행함으로써상기 제2 절연층의 일부 및 제1 절연층의 일부를 식각하여 상기 퓨즈 위에 위치되는 퓨즈 컷팅홀과 상기 본딩 패드를 노출시키는 패드 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 퓨즈는 도전성 폴리실리콘층과 텅스텐 실리사이드층의 적층 구조를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판상에 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 퓨즈는 상기 게이트 전극과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 식각 가스는 SF6가스, CF4가스, O2가스 및 Ar 가스로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 SF6가스는 상기 제1 식각 가스 총량을 기준으로 0.001 ∼ 0.1 부피%의양으로 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 식각 가스는 CF4가스, O2가스 및 Ar 가스로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 식각 단계는 상기 퓨즈의 상면 위에 남아 있는 제1 절연층의 잔류 두께가 목표 잔류 두께 보다 큰 시점에서 개시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 동일 챔버 내에서 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 각각 제1 식각 가스 및 제2 식각 가스의 플라즈마를 이용하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 각각 동일한 압력 및 동일한 파워 인가 조건하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판상에 퓨즈를 형성하는 단계와,
    상기 퓨즈를 덮는 절연층을 형성하는 단계와,
    SF6가스를 포함하는 제1 식각 가스를 사용하는 제1 식각 단계와, SF6가스를 포함하지 않는 제2 식각 가스를 사용하는 제2 식각 단계를 순차적으로 행함으로써 상기 절연층의 일부를 식각하여 상기 퓨즈 위에 위치되는 퓨즈 컷팅홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 퓨즈는 도전성 폴리실리콘층과 텅스텐 실리사이드층의 적층 구조를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 반도체 기판상에 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 퓨즈는 상기 게이트 전극과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 식각 가스는 SF6가스, CF4가스, O2가스 및 Ar 가스로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 SF6가스는 상기 제1 식각 가스 총량을 기준으로 0.001 ∼ 0.1 부피%의 양으로 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 식각 가스는 CF4가스, O2가스 및 Ar 가스로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 제2 식각 단계는 상기 퓨즈의 상면 위에 남아 있는 제1 절연층의 잔류 두께가 목표 잔류 두께 보다 큰 시점에서 개시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제11항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 동일 챔버 내에서 인시튜로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 각각 제1 식각 가스 및 제2 식각 가스의 플라즈마를 이용하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 식각 단계 및 제2 식각 단계는 각각 동일한 압력 및 동일한 파워 인가 조건하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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US7265001B2 (en) * 2003-12-31 2007-09-04 Dongbu Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR100805695B1 (ko) * 2005-08-17 2008-02-21 주식회사 하이닉스반도체 메탈퓨즈를 구비한 반도체소자의 제조 방법

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