KR100734695B1 - 반도체 소자의 콘택홀 제조방법 - Google Patents

반도체 소자의 콘택홀 제조방법 Download PDF

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Abstract

반도체 소자의 콘택홀 제조방법이 개시된다. 이 방법은 반도체 소자의 콘택홀을 제조하는 방법에 있어서, 하부 장벽층, 금속 배선, 반사 방지막으로 된 금속 배선 구조가 형성된 반도체 기판 상에 선택적인 식각 공정을 실시함으로써, 후속하는 공정을 통해 형성될 상기 콘택홀의 크기보다 적어도 더 큰 크기로 상기 반사 방지막의 상부 일부를 선택 제거하는 과정과, 상기 반도체 기판의 상부 전면에 후막의 층간 절연막을 형성하는 과정과, 상기 층간 절연막의 상부에 상기 선택 제거된 반사 방지막의 상부 크기보다 적어도 작은 크기의 홀 패턴을 갖는 콘택용 마스크 패턴을 형성하는 과정과, 상기 콘택용 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 층간 절연막의 일부를 선택 제거함으로써, 상기 금속 배선의 상부 일부를 노출시키는 상기 콘택홀을 형성하는 과정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 콘택홀을 형성하는 공정을 진행하기 전에, 후속하는 공정을 통해 형성될 상기 콘택홀의 크기보다 적어도 더 큰 크기로 상기 반사 방지막의 상부 일부를 선택 제거하는 과정을 더 포함함으로써, 식각반응물인 폴리머의 발생을 방지하여, 반도체 소자의 특성 저하를 막아주는 효과가 있다.

Description

반도체 소자의 콘택홀 제조방법{METHOD FOR MANUFACTURING A CONTACT HOLE OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 의한 반도체 소자의 콘택홀 제조 공정을 순차적으로 나타낸 수직 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택홀 제조방법을 순차적으로 나타낸 공정 순서도.
본 발명은 반도체 제조방법에 관한 것으로서, 특히 콘택홀 식각시에 발생되는 폴리머 생성을 방지할 수 있는 반도체 소자의 콘택홀 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세 선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 소자의 고집적화에 직접적으로 영향을 미치는 콘택홀의 마진(margin)또한 아주 미세해지고 있다. 고집적 반도체소자의 콘택홀을 형성하기 위한 식각 공정으로는 콘택홀의 크기를 정확하게 조절하기가 용이한 건식 식각공정이 널리 사용된다.
도 1은 종래 기술에 의한 반도체 소자의 콘택홀 제조 공정을 순차적으로 나타낸 수직 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10)에 게이트 또는 금속 배선 상부에 층간 절연막(12)을 형성하고 그 위에 포토레지스트 패턴(14)을 형성한다. 그리고, 포토레지스트 패턴(14)에 의해 드러난 층간 절연막(12)을 건식 식각해서 콘택홀(16)을 형성한다. 그런데, 상기 콘택홀(16) 식각 공정시 콘택홀 바닥면의 기판(10)에는 자연 산화막(18)이 성장되고 콘택홀(16)의 내부 및 포토레지스트 패턴(14) 상부에는 식각 반응물인 폴리머(20)가 생성된다.
이와 같이 폴리머가 제거되지 않고 남아 있을 경우 콘택홀의 갭필 공정시 콘택 저항을 증가시킬 뿐만 아니라, 하부 구조물과 콘택 전극 사이의 접착력을 저하시켜 반도체 소자의 성능 및 수율에 악영향을 미친다.
따라서 이를 제거하기 위하여 Wet 공정 또는 RF 세정 공정 등의 방법을 적용하고 있으나, 불필요한 공정 등이 추가적으로 필요하다는 점 등을 고려할 때 이는 근본적인 해결책이 될 수 없으므로, 폴리머가 발생하지 않는 구조의 개발이 요구되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 금속 배선 구조상에 콘택홀을 형성하기 전에 금속 배선 구조 상부의 금속 물질을 적어도 콘택홀 크기보다 크게 미리 제거해 줌으로써, 콘택홀 형성에 기인하는 폴리머의 발생을 방지할 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 콘택홀 형성에 기인하는 폴리머 발생으로 인해 콘택 저항이 증가하는 것을 방지할 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 콘택홀 형성에 기인하는 폴리머 발생으로 인한 콘택 전극에서의 접착력 저하를 방지할 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 콘택홀 형성에 기인하는 폴리머 발생으로 인해 야기되는 제조 공정의 복잡화를 방지할 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 있다.
상기의 기술적 과제를 이루기 위한, 본 발명에 의한 반도체 소자의 콘택홀 제조방법은 반도체 소자의 콘택홀을 제조하는 방법에 있어서, 하부 장벽층, 금속 배선, 반사 방지막으로 된 금속 배선 구조가 형성된 반도체 기판 상에 선택적인 식각 공정을 실시함으로써, 후속하는 공정을 통해 형성될 상기 콘택홀의 크기보다 적어도 더 큰 크기로 상기 반사 방지막의 상부 일부를 선택 제거하는 과정과, 상기 반도체 기판의 상부 전면에 후막의 층간 절연막을 형성하는 과정과, 상기 층간 절연막의 상부에 상기 선택 제거된 반사 방지막의 상부 크기보다 적어도 작은 크기의 홀 패턴을 갖는 콘택용 마스크 패턴을 형성하는 과정과, 상기 콘택용 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 층간 절연막의 일부를 선택 제거함으로써, 상기 금속 배선의 상부 일부를 노출시키는 상기 콘택홀을 형성하는 과정을 포함한다.
바람직하게는, 상기 반사 방지막은 Ti/TiN 인 것을 특징으로 한다.
바람직하게는, 상기 금속 배선은, Al, Cu, Al-Cu 합금 중 어느 하나인 것을 특징으로 한다.
바람직하게는, 상기 선택 제거된 반사 방지막의 상부 크기는, 상기 콘택홀 크기의 적어도 1.2 내지 1.4배 인 것을 특징으로 한다.
이하, 본 발명에 의한 반도체 소자의 콘택홀 제조방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택홀을 형성하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 하부 장벽층(barrier metal)(102a), 금속 배선(102b) 및 반사 방지막(102c)으로 된 금속 배선 구조(102)가 형성된 반도체 기판(100) 상에 스핀 코팅 등의 방법을 통해 금속 배선 구조(102)를 완전히 매립하는 형태로 포토레지스트 물질을 형성한다. 여기에서, 하부 장벽층(102a) 및 반사 방지막(102c)으로는, 예를 들면 Ti/TiN 등을 사용할 수 있으며, 금속 배선(102b)으로는 Al, Cu, Al-Cu 합금 등을 사용할 수 있다.
이어서, 노광 및 현상 등의 공정을 실시하여 반사 방지막(102c) 위에 형성된 포토레지스트 물질의 일부를 선택적으로 제거함으로써, 반사 방지막(102c)의 상부 일부를 선택적으로 노출시키는 홀 패턴(106)을 형성한다.
여기에서, 홀 패턴(106)의 크기(예컨대, 직경 등)는 후속하는 공정을 통해 금속 배선(102b) 상에 형성되어질 콘택홀의 크기보다 적어도 더 큰 크기로 하는 것이 바람직하다. 이것은 콘택홀의 크기보다 적어도 더 큰 크기로 반사 방지막(102c)을 제거하기 위해서이며, 이를 통해 층간 절연막을 형성한 후에 금속 배선(102b) 상에 건식식각 공정을 통하여 콘택홀을 형성할 때 반응물질인 폴리머가 생성되는 것을 방지하기 위해서이다. 이를 위한 홀 패턴(106)의 크기는 콘택홀 크기의 1.2 내지 1.4 배 정도로 하는 것이 바람직하다.
여기에서, 홀 패턴의 크기를 콘택홀 크기의 1.2 내지 1.4배로 하는 이유는, 홀 패턴의 크기가 콘택홀의 크기의 1.2배 이하일 경우, 금속배선(102b)상에 건식 식각공정을 통하여 콘택홀을 형성할 때 금속배선(102b)에 의해 폴리머가 생성될 가능성이 높아지게 된다. 또한 홀 패턴의 크기가 콘택홀의 크기의 1.4배 이상인 경우, 필요이상으로 반사 방지막(102c)이 제거되어 반도체 소자의 특성이 저하될 우려가 있기 때문이다.
이를 위해, 본 실시 예에서는 홀 패턴(106)을 식각 장벽층으로 이용하는 식각 공정(EPD(end point detector) 공정)을 실시하여 반사 방지막(102c)의 상부 일부를 선택적으로 제거함으로써, 일 예로서 도2a에 도시된 바와 같이, 금속 배선(102b)의 상부 일부를 선택적으로 노출시킨다.
이어서 스트리핑 공정을 통해 반도체 기판 상에 잔류하는 포토레지스트 패턴(104)을 제거하고, 증착 공정 등을 수행함으로써, 일 예로서 도 2c에 도시된 바와 같이 반도체 기판 상에 후막의 층간 절연막(108)을 형성한다.
다음에, 층간 절연막(108) 상에 스핀 코팅 등의 방법을 통해 포토레지스트 물질을 형성하고, 이어서 노광 및 현상 등의 공정을 실시하여 층간 절연막(108) 위에 형성된 포토레지스트 물질의 일부(즉, 금속 배선(102b)의 상부에 존재하는 포토레지스트 물질)를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 층간 절연막(108)의 상부 일부를 선택적으로 노출시키는 홀 패턴(110a)을 갖는 콘택용 마스크 패턴(110)을 형성한다. 여기에서, 홀 패턴(110a)의 크기는 전술한 도 2a에 도시된 홀 패턴(106)의 크기보다 적어도 작은 것으로, 후속하는 공정을 통해 형성되어질 콘택홀의 크기에 대응한다.
이어서, 콘택용 마스크 패턴(110)을 식각 장벽층으로 하는 식각 공정을 실시하여 층간 절연막(108)의 일부를 선택적으로 제거하고, 이를 통해 금속 배선(102b)의 상부 일부를 선택적으로 노출시킴으로써, 일 예로서 도 2e에 도시된 바와 같이, 금속 배선(102b)의 상부 일부를 노출시키는 콘택홀(112)을 완성한다.
따라서, 본 실시 예에 따르면, 임의의 홀 패턴을 갖는 콘택용 마스크 패턴을 이용하는 식각 공정을 통해 층간 절연막의 일부를 선택 제거하여 금속 배선의 상부 일부를 노출시키는 콘택홀을 형성할 때, 금속 배선의 상부 일부에 잔류하는 반사 방지막이 층간 절연막에 의해 물리적으로 격리되는 형태가 되기 때문에 콘택홀의 내부 등에 반응물질인 폴리머 등이 생성되는 것을 근본적으로 방지할 수 있다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면, 콘택홀을 형성하는 공정을 진행하기 전에, 후속하는 공정을 통해 형성될 상기 콘택홀의 크기보다 적어도 더 큰 크기로 상기 반사 방지막의 상부 일부를 선택 제거하는 과정을 더 포함함으로써, 식각반응물인 폴리머의 발생을 방지하여, 반도체 소자의 특성 저하를 막아주는 효과가 있다.
본 발명에 따르면, 금속 배선 구조상에 콘택홀을 형성하기 전에 금속 배선 구조 상부의 금속 물질을 적어도 콘택홀 크기보다 크게 미리 제거해 줌으로써, 콘택홀 형성에 기인하는 폴리머의 발생을 방지할 수 있다.
또한, 본 발명에 따르면, 콘택홀 형성에 기인하는 폴리머 발생으로 인해 콘택 저항이 증가하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 콘택홀 형성에 기인하는 폴리머 발생으로 인한 콘택 전극에서의 접착력 저하를 방지할 수 있다.
또한, 본 발명에 따르면, 콘택홀 형성에 기인하는 폴리머 발생으로 인해 야기되는 제조 공정의 복잡화를 방지할 수 있다.

Claims (4)

  1. 반도체 소자의 콘택홀을 제조하는 방법에 있어서,
    하부 장벽층, 금속 배선, 반사 방지막으로 된 금속 배선 구조가 형성된 반도체 기판 상에 선택적인 식각 공정을 실시함으로써, 후속하는 공정을 통해 형성될 상기 콘택홀의 크기보다 적어도 더 큰 크기로 상기 반사 방지막의 상부 일부를 선택 제거하는 과정과,
    상기 반도체 기판의 상부 전면에 후막의 층간 절연막을 형성하는 과정과,
    상기 층간 절연막의 상부에 상기 선택 제거된 반사 방지막의 상부 크기보다 적어도 작은 크기의 홀 패턴을 갖는 콘택용 마스크 패턴을 형성하는 과정과,
    상기 콘택용 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 층간 절연막의 일부를 선택 제거함으로써, 상기 금속 배선의 상부 일부를 노출시키는 상기 콘택홀을 형성하는 과정
    을 포함하는 반도체 소자의 콘택홀 제조방법.
  2. 제 1항에 있어서,
    상기 반사 방지막은 Ti/TiN 인 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
  3. 제 1항에 있어서,
    상기 금속 배선은, Al, Cu, Al-Cu 합금 중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 선택 제거된 반사 방지막의 상부 크기는, 상기 콘택홀 크기의 적어도 1.2 내지 1.4배 인 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
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* Cited by examiner, † Cited by third party
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KR19990057882A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치 제조 방법
KR20030055798A (ko) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 비아홀 형성방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057882A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치 제조 방법
KR20030055798A (ko) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 비아홀 형성방법

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