JP2015133452A - 半導体装置の製造方法および半導体装置 - Google Patents

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由憲 近藤
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/11019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
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    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/43—Manufacturing methods
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4502—Disposition
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8136—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/81375—Bonding interfaces of the semiconductor or solid state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8536—Bonding interfaces of the semiconductor or solid state body
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】アルミニウムを含有する最上層の配線Ｍ４上の保護膜ＰＲＯに、配線Ｍ４のパッド領域ＰＤ１を露出する開口部ＯＡ１を形成し、露出した配線Ｍ４の表面に、窒化アルミニウムを形成する。そして、この配線Ｍ４を有する半導体基板の裏面には、窒化シリコン膜が形成されている。このように、パッド領域ＰＤ１上に窒化アルミニウム膜Ｍ４ｅを設けることで、半導体基板の裏面の窒化シリコン膜に起因してパッド領域ＰＤ１上に生じる異物を防止することができる。特に、パッド領域ＰＤ１の形成工程の後において、検査工程やボンディング工程までに時間を要する場合があっても、パッド領域ＰＤ１において異物の生成反応を防止でき、半導体装置の特性を向上させることができる。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、パッド領域を有する半導体装置の製造方法およびパッド領域を有する半導体装置に好適に利用できるものである。
ＭＩＳＦＥＴなどの半導体素子や配線を有する半導体装置は、半導体基板上に、酸化シリコン膜や窒化シリコン膜などの絶縁膜、半導体膜および導電性膜を積層することにより形成される。このような半導体素子は、複数層の配線を介してパッド領域と電気的に接続される。このパッド領域は、ワイヤやバンプ電極などを介して外部端子と接続される。
例えば、特開２００２−７５９９６号公報（特許文献１）には、パッシベーション膜をエッチングする工程後、弗化アンモニウム含有液を用いて配線層表面をエッチングすることにより、パッドの接触不良を防止する技術が開示されている。
また、特開平４−１８６８３８号公報（特許文献２）には、Ａｌ配線の表面の汚染層であるＡｌ２Ｏ３をＢＣｌ３ガスを用いて除去した後、配線の表面に窒化Ａｌを形成する技術が開示されている。
特開２００２−７５９９６号公報 特開平４−１８６８３８号公報
本発明者は、パッド領域を有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、パッド領域を有する半導体装置ついて更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、アルミニウムを含有する配線上の絶縁膜に、配線の表面の一部を露出する開口部を形成する工程と、露出した配線の表面に、窒化アルミニウムを形成する工程とを有する。
本願において開示される代表的な実施の形態に示される半導体装置は、アルミニウムを含有する配線上に形成され、開口部を有する絶縁膜と、開口部の底面において、配線上に形成された窒化アルミニウムとを有する。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
また、本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１および比較例の半導体装置のパッド領域および半導体基板の裏面の様子を模式的に示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く半導体装置の製造工程を示す断面図である。 実施の形態１で用いられるＣＶＤ装置の模式的な断面図である。 実施の形態１で用いられる装置の模式的な断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程を示す断面図である。 実施の形態１の応用例の半導体装置のパッド領域の構成を示す断面図である。 パッド領域の積層膜の他の構成を示す断面図である。 ＮＨ３プラズマ処理の有無と腐食発生数との関係を示すグラフである。 実施の形態２の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を有する。
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、基板Ｓ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板Ｓ（ｐ型ウエルＰＷ）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜としては、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜が用いられる。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域ＮＰとｎ−型半導体領域ＮＭよりなる。ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＭよりも接合深さが深くかつ不純物濃度が高い。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）のゲート長は、例えば、１５０ｎｍ以下の微細なものである。
ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、半導体基板Ｓ（ｎ型ウエルＮＷ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板Ｓ（ｎ型ウエルＮＷ）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜としては、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜が用いられる。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ＋型半導体領域ＰＰとｐ−型半導体領域ＰＭよりなる。ｐ−型半導体領域ＰＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｐ＋型半導体領域ＰＰは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｐ−型半導体領域ＰＭよりも接合深さが深くかつ不純物濃度が高い。ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のゲート長は、例えば、１５０ｎｍ以下の微細なものである。
また、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上には、層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上には、配線Ｍ１が形成されている。ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース、ドレイン領域と配線Ｍ１とは、プラグＰ１を介して接続されている。このプラグＰ１は、層間絶縁膜ＩＬ１中に形成されている。この層間絶縁膜ＩＬ１は、例えば、下層に位置する窒化シリコン膜ＩＬ１ａと、この窒化シリコン膜ＩＬ１ａ上に位置する酸化シリコン膜ＩＬ１ｂの積層膜よりなる。
また、配線Ｍ１上には、層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２上には、配線Ｍ２が形成されている。この配線Ｍ１と配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグＰ２を介して接続されている。また、配線Ｍ２上には、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３上には、配線Ｍ３が形成されている。この配線Ｍ２と配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグＰ３を介して接続されている。また、配線Ｍ３上には、層間絶縁膜ＩＬ４が形成され、この層間絶縁膜ＩＬ４上には、配線Ｍ４が形成されている。この配線Ｍ３と配線Ｍ４とは、層間絶縁膜ＩＬ４中に形成されたプラグＰ４を介して接続されている。
配線Ｍ４上には、保護膜ＰＲＯが形成されている。この保護膜ＰＲＯには、開口部ＯＡ１が設けられ、開口部ＯＡ１の底部から配線Ｍ４の一部が露出している。この配線Ｍ４の露出部をパッド領域ＰＤ１という。配線Ｍ４は、アルミニウムを含有する配線である。別の言い方をすれば、配線Ｍ４は、アルミニウム膜を有する。ここで言うアルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）である。よって、例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜なども含むものである。また、このアルミニウム膜におけるＡｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが望ましい。
本実施の形態の半導体装置においては、配線Ｍ４が、最上層配線であり、配線（Ｍ１〜Ｍ４）により、半導体素子（例えば、上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。よって、配線（最上層配線）Ｍ４の露出部であるパッド領域ＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテスト（テスト工程）を行うことができる。
また、後述するように、パッド領域ＰＤ１上には、導電性部材よりなる突起電極（バンプ電極）ＢＰが形成される。また、パッド領域ＰＤ１上に、導電性部材よりなるボンディングワイヤを接続してもよい（図２６参照）。
ここで、本実施の形態においては、アルミニウムを含有する配線（最上層配線）Ｍ４のパッド領域ＰＤ１（露出表面）に、窒化アルミニウム膜Ｍ４ｅを形成し、配線Ｍ４の腐食を防止している。以下に詳細に説明する。
図２は、本実施の形態および比較例の半導体装置のパッド領域および半導体基板の裏面の様子を模式的に示す図である。（Ａ）は、本実施の形態の半導体装置の場合を示し、（Ｂ）は、比較例の半導体装置の場合を示す。
図２（Ｂ）に示すように、プラグＰ４上の配線Ｍ４は、チタン／窒化チタン膜Ｍ４ａ、アルミニウム膜Ｍ４ｂおよびチタン膜Ｍ４ｃを有する。チタン／窒化チタン膜Ｍ４ａは、チタン膜とその上に形成された窒化チタン膜の積層膜である。配線Ｍ４上には、保護膜ＰＲＯが形成され、この保護膜ＰＲＯ中の開口部ＯＡ１（パッド領域ＰＤ１）の底部からアルミニウム膜Ｍ４ｂの主面が露出している。別の言い方をすれば、配線Ｍ４上のパッド領域ＰＤ１上の保護膜ＰＲＯおよびチタン膜Ｍ４ｃは除去され、アルミニウム膜Ｍ４ｂが露出している。比較例においては、このアルミニウム膜Ｍ４ｂの露出部上に異物ＰＡが生じている。
ここで、半導体基板Ｓの裏面には、窒化シリコン膜（ＳｉＮ）および酸化シリコン膜（ＳｉＯ２）が形成されている。なお、図２（Ｂ）において、層間絶縁膜ＩＬ中に形成されている、プラグＰ４より下層の配線、プラグおよびＭＩＳＦＥＴ（ＮＴ、ＰＴ）の記載は、省略されている。
図２（Ａ）に示すように、本実施の形態において、プラグＰ４上の配線Ｍ４は、チタン／窒化チタン膜Ｍ４ａ、アルミニウム膜Ｍ４ｂおよびチタン膜Ｍ４ｃを有する。配線Ｍ４上には、保護膜ＰＲＯが形成され、この保護膜ＰＲＯ中の開口部ＯＡ１（パッド領域ＰＤ１）の底部からアルミニウム膜Ｍ４ｂの主面が露出している。別の言い方をすれば、配線Ｍ４上のパッド領域ＰＤ１上の保護膜ＰＲＯおよびチタン膜Ｍ４ｃは除去され、アルミニウム膜Ｍ４ｂが露出している。ここでは、このアルミニウム膜Ｍ４ｂ上に、窒化アルミニウム膜Ｍ４ｅが形成されている。ここでも、半導体基板Ｓの裏面には、窒化シリコン膜（ＳｉＮ）および酸化シリコン膜（ＳｉＯ２）が形成されている。これらの絶縁膜は、後述するように、半導体装置の製造工程において、バッチ式の成膜装置を用いることにより形成される。なお、図２（Ａ）において、層間絶縁膜ＩＬ中に形成されている、プラグＰ４より下層の配線、プラグおよびＭＩＳＦＥＴ（ＮＴ、ＰＴ）の記載は、省略されている。
本発明者らの検討に拠れば、比較例の半導体装置のように、パッド領域ＰＤ１からアルミニウム膜Ｍ４ｂが露出している場合、パッド領域ＰＤ１から露出しているアルミニウム膜Ｍ４ｂが腐食する。より具体的には、パッド領域ＰＤ１から露出しているアルミニウム膜Ｍ４ｂの表面に不所望な反応物（異物ＰＡ）が発生する（図２（Ｂ）参照）。
そして、このような反応物は、半導体基板Ｓの裏面に膜が形成されていない半導体装置よりも、裏面に膜が形成されている半導体装置において多く発生していることが判明した。さらに、半導体基板Ｓの裏面に膜が形成されていない半導体装置と比較し、裏面に膜が形成されている半導体装置においては、ＮＨ４ ＋の発生量が多いことが判明した。
これらのことから、アルミニウム膜Ｍ４ｂの表面に形成される不所望な反応物（異物ＰＡ）には、半導体基板の裏面に形成されている窒化シリコン膜が関与していると考えられる。
即ち、半導体基板Ｓの裏面の窒化シリコン膜（ＳｉＮ）が形成されている場合、この窒化シリコン膜（ＳｉＮ）に起因して、ＮＨ４ ＋の発生量が増加することが分かった。このＮＨ４ ＋と、Ａｌ（Ａｌイオン）の反応により、Ａｌ（ＯＨ）３が異物として沈着する。以下に、Ａｌ（ＯＨ）３の生成反応を示す。
２Ａｌ＝２Ａｌ３ ＋＋６ｅ− …（化学式１）
６ＮＨ３＋６Ｈ２Ｏ＝６ＮＨ４ ＋＋６ＯＨ− …（化学式２）
２Ａｌ３ ＋＋６ＨＯ−＝２Ａｌ（ＯＨ）３↓ …（化学式３）
６ＮＨ４ ＋＋６ｅ−＝６ＮＨ３＋３Ｈ２↑ …（化学式４）
このような、異物（Ａｌ（ＯＨ）３）が生じた場合は、パッド領域ＰＤ１上に導電性部材（バンプ電極、ボンディングワイヤ）を精度よく形成することができず、不良となってしまう。
さらに、本発明者らの検討に拠れば、半導体基板の裏面に形成されている窒化シリコン膜が酸化シリコン膜などで覆われている場合においても、酸化シリコン膜中を通過してＮＨ４ ＋の発生することが分かった。
よって、半導体装置の製造工程において、半導体基板の裏面に一度でも窒化シリコン膜が形成されれば、この窒化シリコン膜に起因して、異物（Ａｌ（ＯＨ）３）が生じることが分かった。
また、パッド領域ＰＤ１の形成工程の後には、検査工程やボンディング工程などの後工程が控えている。半導体装置の製造工程において、検査工程やボンディング工程までに時間を要する場合がある。例えば、１週間以上、フープ（ＦＯＵＰ、基板収納容器、基板収容容器ともいう）内で保管される場合がある。このように保管期間が長い場合において、上記Ａｌ（ＯＨ）３の生成反応が進行する。また、検査工程やボンディング工程を、それまでの製造ラインとは異なる場所で行う場合があり、その様な場合には、フープの輸送工程を含めて、保管期間が長くなる場合がある。この場合も、上記Ａｌ（ＯＨ）３の生成反応が進行する。
これに対し、本実施の形態によれば、パッド領域ＰＤ１上に窒化アルミニウム膜Ｍ４ｅが設けられているため、パッド領域ＰＤ１において異物の生成反応を防止することができる。特に、パッド領域ＰＤ１の形成工程の後において、検査工程やボンディング工程までに時間を要する場合があっても、パッド領域ＰＤ１において異物の生成反応を防止することができる。
さらに、パッド領域ＰＤ１上の窒化アルミニウム膜Ｍ４ｅは、薄膜（１０ｎｍ以下）であるため、パッド領域ＰＤ１上への導電性部材（バンプ電極、ボンディングワイヤ）の圧着工程の際に、容易に砕け、導電性部材とパッド領域ＰＤ１（配線Ｍ４）との電気的導通を図ることができる。
［製法説明］
次いで、図３〜図２６を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図３〜図２６（図５、図６除く）は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３に示すように、半導体基板（ウエハ）Ｓとして、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板Ｓを用いてもよい。
次いで、半導体基板Ｓの主面に素子分離領域ＳＴＩを形成する。例えば、半導体基板Ｓ中に素子分離溝を形成し、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域ＳＴＩを形成する。なお、ＬＯＣＯＳ（local Oxidation of silicon）法を用いて、素子分離領域を形成してもよい。
次いで、半導体基板Ｓのｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の形成領域にｐ型ウエルＰＷを、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の形成領域にｎ型ウエルＮＷを形成する。
例えば、図４に示すように、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の形成領域を、マスク膜ＭＮで覆い、ｐ型不純物（ホウ素（Ｂ）など）をイオン注入することによってｐ型ウエルＰＷを形成する（図７）。マスク膜ＭＮは、例えば、酸化シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができる。半導体基板Ｓの全面上に、マスク膜ＭＮとして、酸化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の形成領域以外のマスク膜ＭＮを除去する。
ここで、複数枚の半導体基板Ｓについて、マスク膜ＭＮ（酸化シリコン膜）を、同時に成膜することが可能である。図５は、本実施の形態で用いられるＣＶＤ装置の模式的な断面図である。図５に示すＣＶＤ装置１００においては、チャンバー（処理室、炉）１００ａの内部に、複数枚の半導体基板（ウエハ）Ｓが収納され、ガス導入孔１００ｂから導入される原料ガスに晒され、半導体基板Ｓの全面上に、マスク膜ＭＮ（酸化シリコン膜）が形成される。この際、半導体基板Ｓの裏面の外周部が支持部により支持（保持）され、裏面の大部分は支持部から露出しているため、マスク膜ＭＮ（酸化シリコン膜）は、半導体基板Ｓの表面側（図５においては、上側）のみならず、裏面側（図５においては、下側）にも形成される（図４参照）。このように複数枚の半導体基板Ｓを同時に処理する装置を、バッチ式の装置と呼ぶことがある。
これに対し、図６に示す装置は、半導体基板Ｓを１枚ずつ処理する装置である。図６は、本実施の形態で用いられる装置の模式的な断面図である。このような装置を、枚葉式の装置と呼ぶことがある。例えば、このような枚葉式のＣＶＤ装置で膜を形成する場合には、チャンバー（処理室）１００ａ内のステージ（基板搭載台）１００ｃに、半導体基板（ウエハ）Ｓが搭載され、ガス導入孔（図示せず）から導入される原料ガスにより半導体基板Ｓの全面上に膜が形成される。このような枚葉式のＣＶＤ装置を用いた処理の場合、半導体基板Ｓの裏面がステージ１００ｃと接しているため、半導体基板Ｓの裏面側に膜は形成されない。また、図６に示す“枚葉式”の装置は、ＣＶＤ装置などの成膜装置のみならず、ドライエッチング装置などの処理装置にも用いられる。
よって、前述したように、バッチ式の装置でマスク膜ＭＮ（酸化シリコン膜）を形成した場合には、半導体基板Ｓの裏面側にもマスク膜ＭＮが形成される（図４参照）。そして、このマスク膜ＭＮについて、枚葉式のエッチング装置でエッチングを行った場合には、半導体基板Ｓの裏面側のマスク膜ＭＮは、除去されず残存した状態となる（図４参照）。なお、後述する処理工程において、明示しない場合には、枚葉式の装置で処理を行ったものとする。
マスク膜ＭＮをマスクとしてｐ型ウエルＰＷを形成した後、図８に示すように、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の形成領域を、酸化シリコン膜よりなるマスク膜ＭＰで覆い、ｎ型不純物（ヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することによってｎ型ウエルＮＷを形成する。この際に形成されるマスク膜ＭＰも、マスク膜ＭＮと同様に、半導体基板Ｓの裏面側にも形成される。よって、半導体基板Ｓの裏面には、基板側からマスク膜ＭＮおよびマスク膜ＭＰの積層膜が形成される。次いで、注入された不純物を活性化するための熱処理を行い、マスク膜ＭＰ（酸化シリコン膜）をドライエッチングにより除去する。
次いで、図９に示すように、半導体基板Ｓの主面（ｐ型ウエルＰＷ、ｎ型ウエルＮＷの主面）に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、半導体基板Ｓの主面（ｐ型ウエルＰＷ、ｎ型ウエルＮＷの主面）を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとしては、酸化シリコン膜の他、窒化シリコン膜や酸窒化シリコン膜を用いてもよい。また、高誘電率膜（いわゆる、high-k膜）をゲート絶縁膜ＧＩとして用いてもよい。また、熱酸化法の他、ＣＶＤ法などの他の成膜方法を用いてゲート絶縁膜ＧＩを形成してもよい。
次いで、導電性膜（導電体膜）としてシリコン膜を形成する。このシリコン膜として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成する。この多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ゲート電極ＧＥを形成する。なお、各ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の特性に応じて、ゲート電極ＧＥを構成する材料（ここでは、多結晶シリコン膜）中に不純物を注入してもよい。
次いで、各ゲート電極ＧＥの両側の半導体基板Ｓ（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）中に、ソース・ドレイン領域を形成する。
まず、ゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入し、ｎ−型半導体領域ＮＭを形成する（図９）。ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に自己整合して形成される。また、ゲート電極ＧＥの両側のｎ型ウエルＮＷ中に、ホウ素（Ｂ）などのｐ型不純物を注入し、ｐ−型半導体領域ＰＭを形成する（図９）。ｐ−型半導体領域ＰＭは、ゲート電極ＧＥの側壁に自己整合して形成される。
次いで、ゲート電極ＧＥの側壁部に、側壁絶縁膜（サイドウォール膜）ＳＷを形成する。例えば、図１０に示すように、半導体基板Ｓの主面の全面上に、側壁絶縁膜ＳＷを構成する絶縁膜を形成する。ここでは、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜を用いる。半導体基板Ｓの主面の全面上に、酸化シリコン膜ＳＷａを、例えば、バッチ式のＣＶＤ装置を用いて形成する。次いで、酸化シリコン膜ＳＷａ上に、窒化シリコン膜ＳＷｂを、例えば、バッチ式の低圧ＣＶＤ装置を用いて形成する。これにより、半導体基板Ｓの主面の全面上に、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜が形成される。この際、前述したマスク膜ＭＰ、ＭＮの場合と同様に、半導体基板Ｓの裏面にも、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜が形成される。よって、半導体基板Ｓの裏面には、基板側からマスク膜ＭＮ、マスク膜ＭＰ、酸化シリコン膜ＳＷａおよび窒化シリコン膜ＳＷｂの積層膜が形成される。なお、側壁絶縁膜ＳＷとしては、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂの積層膜の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次いで、図１１に示すように、酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜をエッチバックすることによって、ゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。この積層膜のエッチバックは、枚葉式のエッチング装置で行われる。よって、半導体基板Ｓの裏面側の酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜は、除去されず残存した状態となる。
次いで、図１２に示すように、ゲート電極ＧＥと側壁絶縁膜ＳＷとの合成体の両側のｐ型ウエルＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入し、ｎ＋型半導体領域ＮＰを形成する。ｎ＋型半導体領域ＮＰは、側壁絶縁膜ＳＷの側壁に自己整合して形成される。ｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、ゲート電極ＧＥと側壁絶縁膜ＳＷとの合成体の両側のｎ型ウエルＮＷ中に、ホウ素（Ｂ）などのｐ型不純物を注入し、ｐ＋型半導体領域ＰＰを形成する。ｐ＋型半導体領域ＰＰは、側壁絶縁膜ＳＷの側壁に自己整合して形成される。ｐ＋型半導体領域ＰＰは、ｐ−型半導体領域ＰＭよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。次いで、注入された不純物を活性化するための熱処理を行う。これにより、ゲート電極ＧＥの両側のｐ型ウエルＰＷ中に、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰとからなるＬＤＤ構造のソース、ドレイン領域が形成され、ゲート電極ＧＥの両側のｎ型ウエルＮＷ中に、ｐ−型半導体領域ＰＭとｐ＋型半導体領域ＰＰとからなるＬＤＤ構造のソース、ドレイン領域が形成される。
以上の工程により、ｐ型ウエルＰＷの主表面に、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成され、ｎ型ウエルＮＷの主表面に、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が形成される。
次いで、サリサイド技術を用いて、ゲート電極ＧＥ、ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰの上部に、それぞれ金属シリサイド膜ＳＩＬを形成する。
まず、金属シリサイド膜ＳＩＬを形成しない領域（図示せず）に、シリサイドマスクＳＭとして、酸化シリコン膜を、例えば、バッチ式のＣＶＤ装置を用いて形成する（図１３参照）。この際、前述したマスク膜ＭＰ、ＭＮ、および酸化シリコン膜ＳＷａと窒化シリコン膜ＳＷｂとの積層膜の場合と同様に、半導体基板Ｓの裏面にも、シリサイドマスクＳＭ（酸化シリコン膜）が形成される。よって、半導体基板Ｓの裏面には、基板側からマスク膜ＭＮ、マスク膜ＭＰ、酸化シリコン膜ＳＷａおよび窒化シリコン膜ＳＷｂの積層膜、およびシリサイドマスクＳＭが形成される。
次いで、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）上のシリサイドマスクＳＭ（酸化シリコン膜）を、フォトリソグラフィ技術およびエッチング技術を使用して除去する（図１３参照）。
次いで、図１３に示すように、半導体基板Ｓの全面上に、金属膜Ｍを形成し、熱処理を施すことによって、ゲート電極ＧＥ、ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰと金属膜Ｍとを反応させる。これにより、ゲート電極ＧＥ、ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰの上部に、それぞれ金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜Ｍを除去する（図１４参照）。なお、金属シリサイド膜ＳＩＬの形成工程は、省略してもよい。
次いで、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）上に、絶縁膜（層間絶縁膜）ＩＬ１を形成する。まず、図１５に示すように、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース、ドレイン領域およびゲート電極ＧＥの上方を覆うように、窒化シリコン膜ＩＬ１ａを形成する。この窒化シリコン膜ＩＬ１ａは、バッチ式のＣＶＤ装置を用いて形成する。この際、前述したマスク膜ＭＰ、ＭＮ等と同様に、半導体基板Ｓの裏面にも、窒化シリコン膜ＩＬ１ａが形成される。よって、半導体基板Ｓの裏面には、基板側からマスク膜ＭＮ、マスク膜ＭＰ、酸化シリコン膜ＳＷａおよび窒化シリコン膜ＳＷｂの積層膜、シリサイドマスクＳＭおよび窒化シリコン膜ＩＬ１ａが形成される。
次いで、図１６に示すように、窒化シリコン膜ＩＬ１ａ上にこの窒化シリコン膜ＩＬ１ａよりも厚く形成された酸化シリコン膜ＩＬ１ｂをＣＶＤ法などを用いて形成する。これにより、窒化シリコン膜ＩＬ１ａおよび酸化シリコン膜ＩＬ１ｂの積層膜よりなる層間絶縁膜ＩＬ１を形成することができる。この層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
次いで、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１を選択的に除去することにより、層間絶縁膜ＩＬ１中にコンタクトホールを形成する。この際、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとのエッチングの選択比を利用して、まず、酸化シリコン膜ＩＬ１ｂをエッチングし、露出した窒化シリコン膜ＩＬ１ａを、さらにエッチングすることで、精度良くコンタクトホールを形成することができる。
次いで、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、バリア導体膜（図示せず）および主導体膜の積層膜を形成する。次いで、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰ１を形成する。このプラグＰ１は、例えば、ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰの上部に金属シリサイド膜ＳＩＬを介して形成される。また、プラグＰ１をゲート電極ＧＥの上部に形成してもよい。なお、バリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜としては、タングステン膜などを用いることができる。
次いで、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に導電性膜よりなる配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。チタン／窒化チタン膜の積層膜は、バリア導体膜とも呼ばれる。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に配線Ｍ１を形成する。
配線Ｍ１を形成するための上記アルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜を用いることができる。また、このアルミニウム膜におけるＡｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが望ましい。このことは、配線Ｍ１を形成するための上記アルミニウム膜だけでなく、配線Ｍ２〜Ｍ３を形成するためのアルミニウム膜についても同様である。
次いで、図１８に示すように、配線Ｍ１上に、層間絶縁膜ＩＬ２を形成する。例えば、配線Ｍ１上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。
次いで、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ２を選択的に除去することにより、層間絶縁膜ＩＬ２中にコンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグＰ２を形成する。このプラグＰ２は、プラグＰ１と同様に形成することができる。次いで、プラグＰ２上に、導電性膜よりなる配線Ｍ２を形成する。例えば、層間絶縁膜ＩＬ２およびプラグＰ２上に、導電性膜として、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグＰ２上に配線Ｍ２を形成する。
次いで、図１９に示すように、配線Ｍ２上に、層間絶縁膜ＩＬ３を形成する。例えば、配線Ｍ２上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ３を選択的に除去することにより、層間絶縁膜ＩＬ３中にコンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ３中にプラグＰ３を形成する。このプラグＰ３は、プラグＰ１と同様に形成することができる。次いで、プラグＰ３上に、導電性膜よりなる配線Ｍ３を形成する。例えば、層間絶縁膜ＩＬ３およびプラグＰ３上に、導電性膜として、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグＰ３上に配線Ｍ３を形成する。
次いで、図２０に示すように、配線Ｍ２上に、層間絶縁膜ＩＬ４を形成する。例えば、配線Ｍ３上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ４を選択的に除去することにより、層間絶縁膜ＩＬ４中にコンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ４中にプラグＰ４を形成する。このプラグＰ４は、プラグＰ１と同様に形成することができる。
次いで、図２１に示すように、プラグＰ４上に、導電性膜よりなる配線Ｍ４を形成する。例えば、層間絶縁膜ＩＬ４およびプラグＰ４上に、導電性膜として、チタン／窒化チタン膜Ｍ４ａ、アルミニウム膜Ｍ４ｂおよびチタン膜Ｍ４ｃよりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグＰ４上に配線Ｍ４を形成する。なお、配線Ｍ４のパターニングの際、配線Ｍ４上に反射防止膜として、例えば、酸窒化シリコン膜を形成してもよい。この酸窒化シリコン膜は、配線Ｍ４のパターニング後、除去してもよいし、配線Ｍ４上に残存させたままとしてもよい。
次いで、図２２に示すように、配線Ｍ４の側面（アルミニウム膜Ｍ４ｂの側面）の不動態化処理（酸化処理）を行う。例えば、配線Ｍ４を酸素プラズマ処理することにより、配線Ｍ４の側面（アルミニウム膜Ｍ４ｂの側面）に酸化アルミニウム膜（Ａｌ２Ｏ３膜）Ｍ４ｄを形成する。例えば、ステージ温度：２５０℃、高周波パワー：２０００Ｗ、処理室内圧力；１００Ｐａ、Ｏ２ガス流量；７０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の条件下において、１２０秒間、処理を行う。かかる処理によれば、配線Ｍ４の側面に、１ｎｍ〜５ｎｍ程度の膜厚の酸化アルミニウム膜を形成することができる。なお、不動態化処理（酸化処理）には、酸素を用いる他、オゾン（Ｏ３）を用いた処理を行うことも可能である。
次いで、図２３に示すように、配線Ｍ４上に、保護膜ＰＲＯを形成する。例えば、配線Ｍ４上を含む層間絶縁膜ＩＬ４上に、ＣＶＤ法などにより窒化シリコン膜ＰＲＯａを堆積し、さらに、この窒化シリコン膜ＰＲＯａ上に、ＣＶＤ法などにより酸化シリコン膜ＰＲＯｂを堆積する。
次いで、図２４に示すように、配線Ｍ４（アルミニウム膜Ｍ４ｂ）のパッド領域ＰＤ１上の保護膜ＰＲＯを除去することにより、開口部ＯＡ１を形成する。例えば、開口部ＯＡ１の形成領域に開口部を有するフォトレジスト膜を保護膜ＰＲＯ上に形成し、このフォトレジスト膜をマスクとして保護膜ＰＲＯをエッチングする。反射防止膜が残存している場合には、この膜もエッチングする。次いで、露出したチタン膜Ｍ４ｃをさらにエッチングする。これにより、パッド領域ＰＤ１のアルミニウム膜Ｍ４ｂが露出する。言い換えれば、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１が開口部ＯＡ１の底面に露出する。
次いで、図２５に示すように、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１を窒化することにより、窒化アルミニウム膜（ＡｌＮ膜）Ｍ４ｅを形成する。例えば、アンモニア（ＮＨ３）プラズマ処理を行う。例えば、ステージ温度：４００℃、高周波パワー：２７０Ｗ、処理室内圧力；６６０Ｐａ、ＮＨ３ガス流量；１４５ｍＬ／ｍｉｎ（ｓｃｃｍ）の条件下において、２０秒間、処理を行う。なお、窒化処理では、窒素（Ｎ２）やアンモニア（ＮＨ３）などの窒素化合物ガスを用いたプラズマ処理を行う。
かかる処理によれば、パッド領域ＰＤ１の表面に、３ｎｍ〜６ｎｍ程度の膜厚の窒化アルミニウム膜（ＡｌＮ膜）を形成することができる。この窒化アルミニウム膜（ＡｌＮ膜）の膜厚は、１０ｎｍ未満とすることが好ましい。
次いで、パッド領域ＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテスト（試験）を行う。例えば、プローブ針をパッド領域ＰＤ１に突き立てて、所定の電気信号を印加し、所望の動作を行うか否かの試験を行う。この際、窒化アルミニウム膜（ＡｌＮ膜）の膜厚は、数ｎｍであるため、プローブ針で容易に突き破ることができ、プローブ針とパッド領域ＰＤ１との電気的導通に支障をきたすことはない。このテスト工程により、パッド領域ＰＤ１にプローブ痕が形成される。
その後、半導体基板Ｓの裏面研削を行い、半導体基板Ｓを薄膜化し、半導体基板Ｓを切断（ダイシング）して複数の半導体チップに分割（個片化）する。これにより、半導体基板Ｓ（半導体ウエハ）の各チップ領域から半導体チップが取得される。
次いで、図２６に示すように、パッド領域ＰＤ１上に、導電性部材よりなる突起電極（バンプ電極）ＢＰを形成する（ボンディング工程）。導電性部材は、例えば、金または金を含む合金よりなる。例えば、電気トーチにより、金よりなるワイヤの先端に金ボールを形成し、金ボールをパッド領域ＰＤ１に圧着しつつ、金ボールに接続するワイヤを切断する。この後、金バンプを、配線基板などに形成された外部端子（配線、リード）の上に搭載し、電気的に接続することにより、半導体装置（チップ）を実装することができる。また、パッド領域ＰＤ１と配線（リード）との電気的接続をボンディングワイヤにより行ってもよい。この場合、例えば、電気トーチにより、金よりなるワイヤの一端に金ボールを形成し、金ボールをパッド領域ＰＤ１に圧着し、金ボールに接続するワイヤの多端を配線（リード）に圧着する。
このように、パッド領域ＰＤ１上に、外部端子と電気的に接続される導電性部材（バンプ電極、ボンディングワイヤ）を圧着することにより、窒化アルミニウム膜Ｍ４ｅが割れ（砕け）、窒化アルミニウム膜Ｍ４ｅの割れ目を介して、配線Ｍ４と導電性部材（ＢＰ）との電気的接続を図ることができる。
以上詳細に説明したように、本実施の形態によれば、パッド領域ＰＤ１上に窒化アルミニウム膜Ｍ４ｅを設けたので、半導体基板の裏面に窒化シリコン膜（ＳＷｂ、ＩＬ１ａ）が形成される場合においても、パッド領域ＰＤ１における異物の生成反応を防止することができる。特に、パッド領域ＰＤ１の形成工程の後において、検査工程やボンディング工程までに時間を要し、半導体基板の裏面に窒化シリコン膜が形成され、かつ、パッド領域ＰＤ１が露出した状態が長期間となる場合においても、異物の生成反応を効果的に防止することができる。
特に、半導体基板（ウエハ）の大口径化に伴い、裏面に形成される膜の影響が大きくなるため、例えば、直径３００ｍｍ以上の半導体基板（ウエハ）を用いる場合には、本実施の形態を適用して効果的である。
なお、上記製造工程においては、半導体基板の裏面に窒化シリコン膜が形成される工程として、酸化シリコン膜ＳＷａの形成工程および窒化シリコン膜ＩＬ１ａの形成工程を例示したが、これらに限定されるものではない。半導体装置の他の構成部に窒化シリコン膜を用いてもよく、その形成工程において、半導体基板の裏面に窒化シリコン膜が形成され得る場合があることは言うまでもない。また、各種処理工程（例えば、イオン注入工程など）において形成されるマスク膜として窒化シリコン膜を用いてもよく、その形成工程において、半導体基板の裏面に窒化シリコン膜が形成され得る場合があることは言うまでもない。
（応用例）
上記製造工程においては、開口部ＯＡ１を形成した後、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１の窒化処理を行ったが、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１に不動態化処理（酸化処理）を行った後、窒化処理を行ってもよい。なお、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１上の構成以外は実施の形態１と同様であるため、その詳細な説明を省略する。
図２７は、本実施の形態の応用例の半導体装置のパッド領域の構成を示す断面図である。図２７に示すように、本応用例において、配線Ｍ４は、チタン／窒化チタン膜Ｍ４ａ、アルミニウム膜Ｍ４ｂおよびチタン膜Ｍ４ｃを有する。配線Ｍ４の側壁には、酸化アルミニウム膜（Ａｌ２Ｏ３膜）Ｍ４ｄが形成されている。
また、配線Ｍ４上には、保護膜ＰＲＯが形成され、この保護膜ＰＲＯ中の開口部ＯＡ１（パッド領域ＰＤ１）において、酸化アルミニウム膜Ｍ４ｆと窒化アルミニウム膜Ｍ４ｅの積層膜が設けられている。言い換えれば、保護膜ＰＲＯ中の開口部ＯＡ１（パッド領域ＰＤ１）において、アルミニウム膜Ｍ４ｂ上に、酸化アルミニウム膜Ｍ４ｆが形成され、さらに、この酸化アルミニウム膜Ｍ４ｆ上に、窒化アルミニウム膜Ｍ４ｅが形成されている。
このように、パッド領域ＰＤ１上に、酸化アルミニウム膜Ｍ４ｆと窒化アルミニウム膜Ｍ４ｅの積層膜を設けた場合も、パッド領域ＰＤ１において異物の生成反応を防止することができる。
次いで、パッド領域ＰＤ１上に、酸化アルミニウム膜Ｍ４ｆと窒化アルミニウム膜Ｍ４ｅの積層膜を形成する工程について説明する。
まず、図２４を参照しながら説明したように、配線Ｍ４（アルミニウム膜Ｍ４ｂ）のパッド領域ＰＤ１上の保護膜ＰＲＯを除去することにより、開口部ＯＡ１を形成し、さらに、露出したチタン膜Ｍ４ｃをエッチングする。これにより、パッド領域ＰＤ１のアルミニウム膜Ｍ４ｂが露出する。
次いで、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１を、酸化することにより、酸化アルミニウム膜（Ａｌ２Ｏ３膜）Ｍ４ｆを形成する（図２７参照）。例えば、ステージ温度：２５０℃、高周波パワー：２０００Ｗ、処理室内圧力；１００Ｐａ、Ｏ２ガス流量；７０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の条件下において、１２０秒間、酸素プラズマ処理を行う。
次いで、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１を、窒化することにより、窒化アルミニウム膜（ＡｌＮ膜）を形成する。例えば、ステージ温度：４００℃、高周波パワー：２７０Ｗ、処理室内圧力；６６０Ｐａ、ＮＨ３ガス流量；１４５ｍＬ／ｍｉｎ（ｓｃｃｍ）の条件下において、２０秒間、ＮＨ３プラズマ処理を行う。
このＮＨ３プラズマ処理においては、酸化アルミニウム膜（Ａｌ２Ｏ３膜）Ｍ４ｆを還元し、酸化アルミニウム膜をアルミニウムに変換した後、窒化アルミニウム膜を形成することができる。これにより、パッド領域ＰＤ１上に、酸化アルミニウム膜Ｍ４ｆと窒化アルミニウム膜Ｍ４ｅの積層膜を形成することができる。
なお、酸化アルミニウム膜Ｍ４ｆの膜厚によっては、そのすべてが窒化アルミニウム膜Ｍ４ｅとなる場合がある。
また、酸化アルミニウム膜Ｍ４ｆは、均一な膜として形成し難く、ピンホールを有する不連続な膜となる場合がある。図２８は、パッド領域の積層膜の他の構成を示す断面図である。図２８に示すように、酸化アルミニウム膜Ｍ４ｆの形成されていない領域（ピンホール）ＰＩＮを埋めるように窒化アルミニウム膜Ｍ４ｅが形成されていてもよい。この場合、例えば、Ｎ２プラズマ処理を行う。Ｎ２プラズマ処理では、還元作用がないため、酸化アルミニウム膜Ｍ４ｆの形成されていない領域（ピンホール）ＰＩＮに、窒化アルミニウム膜Ｍ４ｅが形成される。
このような場合も、パッド領域ＰＤ１が、酸化アルミニウム膜Ｍ４ｆまたは窒化アルミニウム膜Ｍ４ｅで覆われることとなり、パッド領域ＰＤ１において異物の生成反応を防止することができる。もちろん、ＮＨ３プラズマ処理を行い、酸化アルミニウム膜Ｍ４ｆの形成されていない領域（ピンホール）ＰＩＮを含むパッド領域ＰＤ１全面に、窒化アルミニウム膜Ｍ４ｅを形成していてもよい。
このように、パッド領域ＰＤ１に酸化処理と窒化処理の双方を施してもよい。但し、形成される酸化アルミニウム膜Ｍ４ｆや窒化アルミニウム膜Ｍ４ｅは、それぞれ、５ｎｍ以下の厚さ、１０ｎｍ未満の厚さの薄膜であるため、膜の積層状態は種々の形態をとり得るものと考えられる。
図２７や図２８に示すような積層状態の膜は、オージェ電子分光分析などにより、酸化アルミニウム膜Ｍ４ｆおよび窒化アルミニウム膜Ｍ４ｅの構成元素を検出することで、その形成を確認することができる。
なお、前述したとおり、酸化アルミニウム膜Ｍ４ｆは、ピンホールを有する不連続な膜となりやすいため、酸化アルミニウム膜Ｍ４ｆ単層で、パッド領域ＰＤ１を覆うことは好ましくない。図２７や図２８に示すように、窒化アルミニウム膜Ｍ４ｅを併せて形成することにより、パッド領域ＰＤ１において異物の生成反応を効果的に防止することができる。
（実験例）
図２９は、ＮＨ３プラズマ処理の有無と腐食発生数との関係を示すグラフである。横軸は、ウエハ番号であり、縦軸は、腐食発生数［個］である。半導体基板の裏面に窒化シリコン膜が形成され、かつ、パッド領域ＰＤ１が露出した状態で、８日間放置（保存）した２４枚のウエハ（半導体基板）と、１２日間放置（保存）した２４枚のウエハ（半導体基板）について外観検査試験を行った。
ＮＨ３プラズマ処理を行わなかった場合（ひし形マーク）は、放置期間が長くなるにしたがって腐食発生数が、２個から３個に増加している。即ち、放置期間が長くなるにしたがって腐食発生数が、２個から３個に増加した。これに対し、ＮＨ３プラズマ処理を行った場合（正方形マーク）は、放置期間に関わらず、腐食発生数は、０個であった。即ち、ＮＨ３プラズマ処理を行った場合（正方形マーク）は、ＮＨ３プラズマ処理を行わなかった場合（ひし形マーク）より腐食発生数が少なく、放置期間が長くなっても腐食発生数が少ないままであった。
このように、パッド領域ＰＤ１上の窒化アルミニウム膜Ｍ４ｅによる腐食（異物の生成反応）の防止効果を確認することができた。
（実施の形態２）
実施の形態１においては、パッド領域ＰＤ１上に、導電性部材よりなる突起電極（バンプ電極）ＢＰを形成したが（図２６参照）、パッド領域ＰＤ１上に再配線を設け、この再配線上に、導電性部材よりなる突起電極ＢＰを設けてもよい。
図３０は、本実施の形態の半導体装置の構成を示す断面図である。配線Ｍ４より下層の構成は実施の形態１の場合と同様であるためその詳細な説明を省略する。
図３０に示すように、配線Ｍ４は、層間絶縁膜ＩＬ４上に形成され、配線Ｍ３とプラグＰ４を介して接続されている。
配線Ｍ４上には、層間絶縁膜ＩＬ５が形成されている。この層間絶縁膜ＩＬ５には、開口部ＯＡ１が設けられ、開口部ＯＡ１の底部から配線Ｍ４の一部が露出している。この配線Ｍ４の露出部をパッド領域ＰＤ１という。配線Ｍ４は、アルミニウムを含有する配線である。
開口部ＯＡ１内および層間絶縁膜ＩＬ５上には、再配線ＲＷが形成されている。よって、開口部ＯＡ１の底部（パッド領域ＰＤ１）において、配線Ｍ４と再配線ＲＷが接続される。再配線ＲＷは、アルミニウムを含有する配線である。
本実施の形態の半導体装置においては、配線Ｍ４が、最上層配線であり、配線（Ｍ１〜Ｍ４）により、半導体素子（例えば、上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。よって、配線（最上層配線）Ｍ４の露出部であるパッド領域ＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテスト（テスト工程）を行うことができる。
そして、再配線ＲＷは、配線（最上層配線）Ｍ４の一部であるパッド領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出す配線である。
再配線ＲＷ上には、保護膜ＰＩが形成されている。この保護膜ＰＩには、開口部ＯＡ２が設けられ、開口部ＯＡ２の底部から再配線ＲＷの主面が露出している。この再配線ＲＷの露出部をパッド領域ＰＤ２という。
また、パッド領域ＰＤ２上には、導電性部材よりなる突起電極（バンプ電極）ＢＰが形成される。また、パッド領域ＰＤ２上に、導電性部材よりなるボンディングワイヤを接続してもよい。
ここで、本実施の形態においては、アルミニウムを含有する配線（最上層配線）Ｍ４のパッド領域ＰＤ１（露出表面）に、窒化アルミニウム膜Ｍ４ｅを形成し、配線Ｍ４の腐食を防止している。また、アルミニウムを含有する再配線ＲＷのパッド領域ＰＤ２（露出表面）に、窒化アルミニウム膜ＲＷｂを形成し、再配線ＲＷの腐食を防止している。
このように、パッド領域ＰＤ１に、窒化アルミニウム膜Ｍ４ｅを形成することで、検査工程までに時間を要し、半導体基板の裏面に窒化シリコン膜が形成され、かつ、パッド領域ＰＤ１が露出した状態が長期間となる場合においても、異物の生成反応を効果的に防止することができる。また、パッド領域ＰＤ２に、窒化アルミニウム膜ＲＷｂを形成することで、ボンディング工程などの後工程までに時間を要し、半導体基板の裏面に窒化シリコン膜が形成され、かつ、パッド領域ＰＤ２が露出した状態が長期間となる場合においても、異物の生成反応を効果的に防止することができる。
次いで、配線Ｍ４および再配線ＲＷの形成工程について説明する。
まず、配線Ｍ４上に層間絶縁膜ＩＬ５を形成する。例えば、実施の形態１の場合と同様にして、配線Ｍ４上を含む層間絶縁膜ＩＬ３上に、ＣＶＤ法などにより窒化シリコン膜ＩＬ５ａを堆積し、さらに、この窒化シリコン膜ＩＬ５ａ上に、ＣＶＤ法などにより酸化シリコン膜ＩＬ５ｂを堆積する（図２３参照）。
次いで、配線Ｍ４（アルミニウム膜Ｍ４ｂ）のパッド領域ＰＤ１上の層間絶縁膜ＩＬ５を除去することにより、開口部ＯＡ１を形成する。例えば、開口部ＯＡ１の形成領域に開口部を有するフォトレジスト膜を層間絶縁膜ＩＬ５上に形成し、このフォトレジスト膜をマスクとして層間絶縁膜ＩＬ５をエッチングする。次いで、露出したチタン膜Ｍ４ｃをさらにエッチングする。これにより、パッド領域ＰＤ１のアルミニウム膜Ｍ４ｂが露出する（図２４参照）。
次いで、アルミニウム膜Ｍ４ｂのパッド領域ＰＤ１を窒化することにより、窒化アルミニウム膜（ＡｌＮ膜）を形成する（図２５参照）。例えば、実施の形態１の場合と同様に、アンモニア（ＮＨ３）プラズマ処理を行う。
次いで、パッド領域ＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテストを行う。例えば、プローブ針をパッド領域ＰＤ１に突き立てて導通試験を行う。この際、窒化アルミニウム膜（ＡｌＮ膜）の膜厚は、数ｎｍであるため、プローブ針で容易に突き破ることができ、導通試験に支障をきたすことはない。
次いで、開口部ＯＡ１内および層間絶縁膜ＩＬ５上に、導電性膜よりなる再配線ＲＷを形成する。例えば、開口部ＯＡ１内および層間絶縁膜ＩＬ５上に、導電性膜として、アルミニウム膜を、スパッタリング法などを用いて堆積する。導電性膜として、チタン／窒化チタン膜、アルミニウム膜、および窒化チタン膜よりなる積層膜を用いてもよい。次いで、上記導電性膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより再配線ＲＷを形成する。
次いで、再配線ＲＷ上に保護膜ＰＩを形成する。例えば、保護膜ＰＩとして、感光性のポリイミド膜を用い、再配線ＲＷおよび層間絶縁膜ＩＬ５上に塗布する。
次いで、再配線ＲＷ（アルミニウム膜ＲＷａ）のパッド領域ＰＤ２上の保護膜ＰＩを除去することにより、開口部ＯＡ２を形成する。例えば、感光性のポリイミド膜を露光・現像することにより開口部ＯＡ２を形成する。これにより、パッド領域ＰＤ２の再配線（アルミニウム膜）ＲＷが露出する。なお、再配線ＲＷとして、チタン／窒化チタン膜、アルミニウム膜、および窒化チタン膜よりなる積層膜を用いた場合は、パッド領域ＰＤ２の窒化チタン膜も除去し、アルミニウム膜を露出させる。
次いで、再配線（アルミニウム膜）ＲＷのパッド領域ＰＤ２を窒化することにより、窒化アルミニウム膜（ＡｌＮ膜）を形成する。例えば、実施の形態１の場合と同様に、アンモニア（ＮＨ３）プラズマ処理を行う。
その後、半導体基板Ｓの裏面研削を行い、半導体基板Ｓを薄膜化し、半導体基板Ｓを切断（ダイシング）して複数の半導体チップに分割（個片化）する。これにより、半導体基板Ｓ（半導体ウエハ）の各チップ領域から半導体チップが取得される。
次いで、パッド領域ＰＤ２上に、導電性部材よりなる突起電極（バンプ電極）ＢＰを形成する（ボンディング工程）。突起電極（バンプ電極）ＢＰは、実施の形態１と同様にして形成することができる。また、実施の形態１と同様にしてパッド領域ＰＤ２上に、ボンディングワイヤを形成してもよい。
なお、配線Ｍ４のパッド領域ＰＤ１上の窒化アルミニウム膜（ＡｌＮ膜）は、再配線ＲＷの形成時の膜応力により容易に割れる（砕ける）ため、配線Ｍ４と再配線ＲＷとの電気的導通を図ることができる。また、配線Ｍ４と再配線ＲＷとの間の接続抵抗が高い場合には、再配線ＲＷの形成工程の前に、配線Ｍ４のパッド領域ＰＤ１上の窒化アルミニウム膜（ＡｌＮ膜）の除去を行ってもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態１においては、配線Ｍ１〜配線Ｍ３をパターニングにより形成したが、層間絶縁膜中に設けた配線溝に銅（Ｃｕ）などの導電性膜を埋め込む、いわゆる“ダマシン法”を用いて配線Ｍ１〜配線Ｍ３を形成してもよい。また、層間絶縁膜中の配線溝およびその下のコンタクトホールに、同時に銅（Ｃｕ）などの導電性膜を埋め込む、いわゆる“デュアルダマシン法”を用いて配線およびプラグ（Ｍ２とＰ２等）を形成してもよい。
１００ 装置
１００ａ チャンバー
１００ｂ ガス導入孔
１００ｃ ステージ
ＢＰ 突起電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 窒化シリコン膜
ＩＬ１ｂ 酸化シリコン膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＩＬ５ａ 窒化シリコン膜
ＩＬ５ｂ 酸化シリコン膜
Ｍ 金属膜
Ｍ１ 配線
Ｍ２ 配線
Ｍ３ 配線
Ｍ４ 配線
Ｍ４ａ チタン／窒化チタン膜
Ｍ４ｂ アルミニウム膜
Ｍ４ｃ チタン膜
Ｍ４ｄ 酸化アルミニウム膜
Ｍ４ｅ 窒化アルミニウム膜
Ｍ４ｆ 酸化アルミニウム
ＭＮ マスク膜
ＭＰ マスク膜
ＮＭ ｎ−型半導体領域
ＮＰ ｎ＋型半導体領域
ＮＴ ｎチャネル型ＭＩＳＦＥＴ
ＮＷ ｎ型ウエル
ＯＡ１ 開口部
ＯＡ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｐ４ プラグ
ＰＡ 異物
ＰＤ１ パッド領域
ＰＤ２ パッド領域
ＰＩ 保護膜
ＰＩＮ 領域（ピンホール）
ＰＭ ｐ−型半導体領域
ＰＰ ｐ＋型半導体領域
ＰＲＯ 保護膜
ＰＲＯａ 窒化シリコン膜
ＰＲＯｂ 酸化シリコン膜
ＰＴ ｐチャネル型ＭＩＳＦＥＴ
ＰＷ ｐ型ウエル
ＲＷ 再配線
ＲＷａ アルミニウム膜
ＲＷｂ 窒化アルミニウム膜
Ｓ 半導体基板
ＳＩＬ 金属シリサイド膜
ＳＭ シリサイドマスク
ＳＴＩ 素子分離領域
ＳＷ 側壁絶縁膜
ＳＷａ 酸化シリコン膜
ＳＷｂ 窒化シリコン膜

Claims (20)

  1. （ａ）半導体基板の表面の上方に、窒化シリコン膜を形成する工程、
    （ｂ）前記窒化シリコン膜の上方に、第１配線を形成する工程、
    （ｃ）前記第１配線の上に第１絶縁膜を介してアルミニウムを含有する第２配線を形成する工程、
    （ｄ）前記第２配線の上に第２絶縁膜を形成する工程、
    （ｅ）前記第２配線の上の前記第２絶縁膜を除去することにより、前記第２配線の一部を露出する開口部を形成する工程、
    （ｆ）前記（ｅ）工程の後に、露出した前記第２配線の表面に、窒化アルミニウムを形成する工程、
    を有し、
    前記（ａ）工程において、前記半導体基板の裏面にも、前記窒化シリコン膜が形成される、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、前記半導体基板の外周を保持し、前記半導体基板の裏面の少なくとも一部が露出した状態で、化学的気相成長により、前記窒化シリコン膜を成膜する工程である、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程は、同一の処理装置内において、複数枚の前記半導体基板のそれぞれについて、前記窒化シリコン膜を形成する工程である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程は、窒素化合物のプラズマ処理である、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記窒素化合物は、ＮＨ３である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程の後に、前記窒化アルミニウムの上を含む前記第２配線の露出表面に、導電性部材を形成し、前記第２配線と前記導電性部材との電気的接続を図る工程、を有する半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、前記（ｇ）工程の前に、前記半導体装置を収納容器内で保存する工程、を有する半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記導電性部材は、ボンディングワイヤまたはバンプ電極である、半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、
    （ｈ）前記（ｆ）工程と、前記（ｇ）工程の間に、前記窒化アルミニウムの上を含む前記第２配線の露出表面に電気信号を印加する試験工程を有する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、アルミニウムを含有する導電性膜をエッチングすることにより、前記第２配線を形成する工程であり、
    （ｉ）前記（ｃ）工程と、前記（ｄ）工程の間に、第２配線の側壁に酸化アルミニウムを形成する工程、を有する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、ＭＩＳＦＥＴのゲート電極の両側に、前記窒化シリコン膜を有する側壁絶縁膜を形成する工程である、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、ＭＩＳＦＥＴの上部を前記窒化シリコン膜と、前記窒化シリコン膜の上部に位置する酸化シリコン膜との積層膜で覆う工程である、半導体装置の製造方法。
  13. 半導体基板の表面側の上方に形成された窒化シリコン膜と、
    前記窒化シリコン膜の上方に形成された第１配線と、
    前記第１配線の上に第１絶縁膜を介して形成されたアルミニウムを含有する第２配線と、
    前記第２配線の上に開口部を有する第２絶縁膜と、
    前記開口部の底面において、前記第２配線の上に形成された窒化アルミニウムと、
    を有する、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記開口部の底面の前記第２配線の上にボンディングワイヤまたはバンプ電極が形成されている、半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記開口部の底面の前記第２配線の上にプローブ痕を有する、半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記第２配線の側壁に酸化アルミニウムを有する、半導体装置。
  17. 請求項１３記載の半導体装置において、
    前記開口部の底面の前記第２配線の上には、前記窒化アルミニウムおよび酸化アルミニウムを有する、半導体装置。
  18. 請求項１３記載の半導体装置において、
    前記半導体基板の上に形成されたＭＩＳＦＥＴを有し、
    前記ＭＩＳＦＥＴは、
    前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁に形成された側壁絶縁膜と、
    を有し、
    前記窒化シリコン膜は、前記側壁絶縁膜を構成する、半導体装置。
  19. 請求項１３記載の半導体装置において、
    前記半導体基板の上に形成されたＭＩＳＦＥＴと、
    前記ＭＩＳＦＥＴのソース、ドレイン領域の上に形成された前記窒化シリコン膜と、
    前記窒化シリコン膜の上に形成された酸化シリコン膜と、
    を有する、半導体装置。
  20. 請求項１３記載の半導体装置において、
    前記半導体基板は、ウエハ状態であり、
    前記半導体基板の裏面にも、前記窒化シリコン膜が形成されている、半導体装置。
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