JP2002075996A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 パッドの接触不良を防止し、信頼性の高い半
導体装置を提供する。 【解決手段】 所望の素子領域および配線層の形成され
た半導体基板表面にパッシベーション膜を形成する工程
と、外部接続を行うべきパッド領域を露呈せしめるべ
く、前記パッシベーション膜をエッチングするエッチン
グ加工工程と、前記エッチング加工工程後、弗化アンモ
ニウム含有液を用いて配線層表面をエッチングする工程
とを含むことを特徴とする。
導体装置を提供する。 【解決手段】 所望の素子領域および配線層の形成され
た半導体基板表面にパッシベーション膜を形成する工程
と、外部接続を行うべきパッド領域を露呈せしめるべ
く、前記パッシベーション膜をエッチングするエッチン
グ加工工程と、前記エッチング加工工程後、弗化アンモ
ニウム含有液を用いて配線層表面をエッチングする工程
とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、パッシベーション膜の形成
後の後処理方法に関する。
その製造方法に関し、特に、パッシベーション膜の形成
後の後処理方法に関する。
【０００２】
【従来の技術】ＶＬＳＩ（超大規模集積回路）等の半導
体装置を製造する際に、所望の素子領域および配線領域
を形成した後、表面保護のためにパッシベーション膜が
形成される。
体装置を製造する際に、所望の素子領域および配線領域
を形成した後、表面保護のためにパッシベーション膜が
形成される。
【０００３】従来のパッシベーション膜の形成工程につ
いて説明する。例えば、図7（ａ）に示すように所望の
素子領域の形成されたシリコン基板１表面に、配線層と
してアルミニウム−銅（Al-Cu）層２を形成するととも
に、アルミニウムのマイグレーションを防止すべくこの
上層を覆うチタンナイトライドTiN層3を形成しこれをパ
ターニングする。
いて説明する。例えば、図7（ａ）に示すように所望の
素子領域の形成されたシリコン基板１表面に、配線層と
してアルミニウム−銅（Al-Cu）層２を形成するととも
に、アルミニウムのマイグレーションを防止すべくこの
上層を覆うチタンナイトライドTiN層3を形成しこれをパ
ターニングする。
【０００４】こののち、図７（ｂ）に示すように、プラ
ズマCVD法により酸化シリコン層4を形成した後、窒化シ
リコン層5を形成する。
ズマCVD法により酸化シリコン層4を形成した後、窒化シ
リコン層5を形成する。
【０００５】そして、図７（ｃ）に示すように、パッシ
ベーション膜として、ポリイミド層６を形成する。
ベーション膜として、ポリイミド層６を形成する。
【０００６】この後、図７（ｄ）に示すように、レジス
ト7を塗布し、このレジスト膜７をマスクとしてポリイ
ミド層６をパターニングする。
ト7を塗布し、このレジスト膜７をマスクとしてポリイ
ミド層６をパターニングする。
【０００７】そしてレジストを除去した後、ポリイミド
層6をマスクとして、前記チタンナイトライド層３をエ
ッチングし図７（ｅ）に示すように、パッド領域のAl-C
u層２を露呈せしめる。
層6をマスクとして、前記チタンナイトライド層３をエ
ッチングし図７（ｅ）に示すように、パッド領域のAl-C
u層２を露呈せしめる。
【０００８】
【発明が解決しようとする課題】このとき、ポリイミド
をマスクとしてドライエッチングを行うため、有機系の
ポリマーを含む残留物が多く、パッド表面や側壁に絶縁
物２０を形成し易い。
をマスクとしてドライエッチングを行うため、有機系の
ポリマーを含む残留物が多く、パッド表面や側壁に絶縁
物２０を形成し易い。
【０００９】このため、図３に示すように半導体プロセ
スの終了後プローブテストを行う際、表面に絶縁物２０
が付着しているため、導通不良を起こしてしまうことが
ある。
スの終了後プローブテストを行う際、表面に絶縁物２０
が付着しているため、導通不良を起こしてしまうことが
ある。
【００１０】また複数回プローブテストを繰り返すうち
に図４に示すように接触領域で絶縁物２０が剥離されて
導通するため、信頼性の向上のためには複数回のブルー
ブテストを行わなければならず作業性が悪いという問題
があった。
に図４に示すように接触領域で絶縁物２０が剥離されて
導通するため、信頼性の向上のためには複数回のブルー
ブテストを行わなければならず作業性が悪いという問題
があった。
【００１１】また、このAl-Cu層２表面を露呈せしめる
エッチング処理により表面が活性化され、ダイシング工
程特に、ＣＳＰ工程におけるダイシング工程などにおい
て、このパッド領域に切り屑が付着してしまうという問
題があった。
エッチング処理により表面が活性化され、ダイシング工
程特に、ＣＳＰ工程におけるダイシング工程などにおい
て、このパッド領域に切り屑が付着してしまうという問
題があった。
【００１２】本発明は前記実情に鑑みてなされたもの
で、パッドの接触不良を防止し、信頼性の高い半導体装
置を提供することを目的とする。
で、パッドの接触不良を防止し、信頼性の高い半導体装
置を提供することを目的とする。
【００１３】また、パッドの微細化に際しても、プロー
ブテストの信頼性を維持することのできる半導体装置の
製造方法を提供することを目的とする。
ブテストの信頼性を維持することのできる半導体装置の
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】そこで本発明の第１の方
法では、所望の素子領域および配線層の形成された半導
体基板表面にパッシベーション膜を形成する工程と、外
部接続を行うべきパッド領域を露呈せしめるべく、前記
パッシベーション膜をエッチングするエッチング加工工
程と、前記エッチング加工工程後、弗化アンモニウム含
有液を用いて前記配線層表面をエッチングする工程とを
含むことを特徴とする。
法では、所望の素子領域および配線層の形成された半導
体基板表面にパッシベーション膜を形成する工程と、外
部接続を行うべきパッド領域を露呈せしめるべく、前記
パッシベーション膜をエッチングするエッチング加工工
程と、前記エッチング加工工程後、弗化アンモニウム含
有液を用いて前記配線層表面をエッチングする工程とを
含むことを特徴とする。
【００１５】かかる方法によれば、エッチング工程によ
り表面に有機ポリマーなどの絶縁物が付着した場合に
も、弗化アンモニウム含有液による表面エッチングによ
り、このような絶縁物は除去され、清浄な配線表面を得
ることが可能となる。
り表面に有機ポリマーなどの絶縁物が付着した場合に
も、弗化アンモニウム含有液による表面エッチングによ
り、このような絶縁物は除去され、清浄な配線表面を得
ることが可能となる。
【００１６】また本発明の第２では、前記第１の方法に
おいて、前記エッチングする工程後、前記配線層表面に
酸素プラズマ処理又はアッシング処理を行う処理工程を
含むことを特徴とする。
おいて、前記エッチングする工程後、前記配線層表面に
酸素プラズマ処理又はアッシング処理を行う処理工程を
含むことを特徴とする。
【００１７】かかる構成によれば、活性化された配線表
面に対し、酸素プラズマ処理あるいはアッシング処理に
より、極めて薄い酸化膜を形成し、不活性化するように
しているため、ダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
面に対し、酸素プラズマ処理あるいはアッシング処理に
より、極めて薄い酸化膜を形成し、不活性化するように
しているため、ダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
【００１８】本発明の第３では、所望の素子領域および
配線層の形成された半導体基板表面にパッシベーション
膜を形成する工程と、外部接続を行うべきパッド領域を
露呈せしめるべく、前記パッシベーション膜をエッチン
グするエッチング加工工程と、前記エッチング加工工程
後、前記半導体基板表面に酸素プラズマ処理又はアッシ
ング処理を行う処理工程を含むことを特徴とする。
配線層の形成された半導体基板表面にパッシベーション
膜を形成する工程と、外部接続を行うべきパッド領域を
露呈せしめるべく、前記パッシベーション膜をエッチン
グするエッチング加工工程と、前記エッチング加工工程
後、前記半導体基板表面に酸素プラズマ処理又はアッシ
ング処理を行う処理工程を含むことを特徴とする。
【００１９】本発明の第４では、前記配線層はアルミニ
ウム含有膜表面にマイグレーション防止膜を形成した多
層膜からなり、前記エッチング加工工程後、前記マイグ
レーション防止膜を除去し配線層を露呈せしめる工程を
含むことを特徴とする。
ウム含有膜表面にマイグレーション防止膜を形成した多
層膜からなり、前記エッチング加工工程後、前記マイグ
レーション防止膜を除去し配線層を露呈せしめる工程を
含むことを特徴とする。
【００２０】例えばマイグレーション防止膜としてＴｉ
Ｎを用いた場合、このＴｉＮのエッチング工程で有機物
などの表面付着物は除去される。そしてその後、不活性
化処理を行うことにより、上記第1と同様の効果を奏効
する。さらにまた、テスターのプローブに付着物が生じ
るのを防止し、長期にわたるプローブの信頼性の向上を
図ることが可能となる。絶縁物を破るためにプルーブの
接触圧を高くして使用する必要がなくなり、パッドから
のプローブのはみ出しや、パッドの剥離などを防止する
ことも可能となる。さらには、確実なプローブテストを
行うことが可能となるため、パッドの狭ピッチ化が可能
となる。
Ｎを用いた場合、このＴｉＮのエッチング工程で有機物
などの表面付着物は除去される。そしてその後、不活性
化処理を行うことにより、上記第1と同様の効果を奏効
する。さらにまた、テスターのプローブに付着物が生じ
るのを防止し、長期にわたるプローブの信頼性の向上を
図ることが可能となる。絶縁物を破るためにプルーブの
接触圧を高くして使用する必要がなくなり、パッドから
のプローブのはみ出しや、パッドの剥離などを防止する
ことも可能となる。さらには、確実なプローブテストを
行うことが可能となるため、パッドの狭ピッチ化が可能
となる。
【００２１】本発明の第５では、所望の素子領域の形成
された半導体基板と、前記半導体基板表面に形成された
配線層と、前記配線層表面を覆うとともに、外部接続を
行うべきパッド領域の前記配線層を露呈せしめるように
形成されたパッシベーション膜とを具備してなる半導体
装置において、前記パッド領域表面が前記配線層形成材
料の構成元素と前記構成元素のダングリングボンドをタ
ーミネートする酸素とで構成されてなる不活性表面から
なることを特徴とする。
された半導体基板と、前記半導体基板表面に形成された
配線層と、前記配線層表面を覆うとともに、外部接続を
行うべきパッド領域の前記配線層を露呈せしめるように
形成されたパッシベーション膜とを具備してなる半導体
装置において、前記パッド領域表面が前記配線層形成材
料の構成元素と前記構成元素のダングリングボンドをタ
ーミネートする酸素とで構成されてなる不活性表面から
なることを特徴とする。
【００２２】かかる構成によれば、アルミニウムなどの
配線層構成元素のダングリングボンドが酸素等でターミ
ネートされ不活性な表面を形成してなるため、ＣＳＰ技
術を用いた半導体装置の製造工程においても、ダイシン
グ工程においてダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
配線層構成元素のダングリングボンドが酸素等でターミ
ネートされ不活性な表面を形成してなるため、ＣＳＰ技
術を用いた半導体装置の製造工程においても、ダイシン
グ工程においてダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
【００２３】本発明の第6では、パッド領域表面が面粗
さ平均が１５−３０ｎｍであることを特徴とする。かか
る構成によれば、パッド表面の有機物などの付着物が除
去され、凹凸の大きな表面を維持しているため、ボンデ
ィングが極めて高く、信頼性の高い半導体装置を提供す
ることが可能となる。
さ平均が１５−３０ｎｍであることを特徴とする。かか
る構成によれば、パッド表面の有機物などの付着物が除
去され、凹凸の大きな表面を維持しているため、ボンデ
ィングが極めて高く、信頼性の高い半導体装置を提供す
ることが可能となる。
【００２４】
【発明の実施の形態】つぎに、本発明の一実施形態によ
る半導体装置の製造方法について説明する。図１に示さ
れる図面は、各製造工程におけるＶＬＳＩ（超大規模集
積回路）等の半導体装置の断面構成の一部を示したもの
である。図１（ａ）乃至（ｄ）の工程は従来例の方法と
同様であるが、図１（ｅ）の工程の後、商品名ＥＬＭＣ
３０と指称される三菱化学製の弗化アンモニウム含有液
を用いて６０秒間の表面処理を行うことにより絶縁物２
０を除去する工程と、１５秒間の酸素プラズマ処理とを
付加したことを特徴とする。
る半導体装置の製造方法について説明する。図１に示さ
れる図面は、各製造工程におけるＶＬＳＩ（超大規模集
積回路）等の半導体装置の断面構成の一部を示したもの
である。図１（ａ）乃至（ｄ）の工程は従来例の方法と
同様であるが、図１（ｅ）の工程の後、商品名ＥＬＭＣ
３０と指称される三菱化学製の弗化アンモニウム含有液
を用いて６０秒間の表面処理を行うことにより絶縁物２
０を除去する工程と、１５秒間の酸素プラズマ処理とを
付加したことを特徴とする。
【００２５】図１（ａ）に示すように、まず、シリコン
基板１上にフィールド酸化膜を形成したものを用意し、
ポリシリコンゲートを備えたＭＯＳＦＥＴ（図示せず）
を含む半導体装置を形成し、所望の配線を形成する。こ
こでは、配線層として膜厚８００ｎｍのアルミニウム−
銅（Al-Cu）層２と、この上層を覆う膜厚４０ｎｍのチ
タンナイトライドTiN層3とを形成しこれをパターニング
する。
基板１上にフィールド酸化膜を形成したものを用意し、
ポリシリコンゲートを備えたＭＯＳＦＥＴ（図示せず）
を含む半導体装置を形成し、所望の配線を形成する。こ
こでは、配線層として膜厚８００ｎｍのアルミニウム−
銅（Al-Cu）層２と、この上層を覆う膜厚４０ｎｍのチ
タンナイトライドTiN層3とを形成しこれをパターニング
する。
【００２６】こののち、図１（ｂ）に示すように、プラ
ズマCVD法により膜厚１５０ｎｍの酸化シリコン層4を形
成した後、膜厚１０００ｎｍの窒化シリコン層5を形成
する。
ズマCVD法により膜厚１５０ｎｍの酸化シリコン層4を形
成した後、膜厚１０００ｎｍの窒化シリコン層5を形成
する。
【００２７】そして、図１（ｃ）に示すように、パッシ
ベーション膜として、膜厚３ミクロンのポリイミド層６
を形成する。
ベーション膜として、膜厚３ミクロンのポリイミド層６
を形成する。
【００２８】この後、図１（ｄ）に示すように、レジス
ト7を塗布し、このレジスト膜７をマスクとして現像液
によりレジストと共にポリイミド層６をパターニングす
る。
ト7を塗布し、このレジスト膜７をマスクとして現像液
によりレジストと共にポリイミド層６をパターニングす
る。
【００２９】そしてレジストを除去した後、ポリイミド
層6をマスクとして、パッシベーション膜をエッチング
した後、前記チタンナイトライド層３をＳＦ3／Ｈｅを
用いてエッチングし、図１（ｅ）に示すように、パッド
領域のAl-Cu層２を露呈せしめる。
層6をマスクとして、パッシベーション膜をエッチング
した後、前記チタンナイトライド層３をＳＦ3／Ｈｅを
用いてエッチングし、図１（ｅ）に示すように、パッド
領域のAl-Cu層２を露呈せしめる。
【００３０】この後、ＥＬＭＣ３０と指称される三菱化
学製の弗化アンモニウム含有液に６０秒間浸せきし、図
１（ｆ）に示すように、絶縁物２０を除去する。そして
最後に、１５秒間の酸素プラズマ処理を行う。
学製の弗化アンモニウム含有液に６０秒間浸せきし、図
１（ｆ）に示すように、絶縁物２０を除去する。そして
最後に、１５秒間の酸素プラズマ処理を行う。
【００３１】このようにして形成された半導体装置は、
図２（ａ）および（ｂ）に示すようにパッド表面に絶縁
物がなく、プローブPによって効率よくテストを行うこ
とが可能となる。
図２（ａ）および（ｂ）に示すようにパッド表面に絶縁
物がなく、プローブPによって効率よくテストを行うこ
とが可能となる。
【００３２】このようにして得られた半導体装置にプロ
ーブテストを行った結果４．３Vで導通した。また酸素
アッシングを行わない場合は２．６Vであった。ちなみ
に、弗化アンモニウム処理もアッシング処理も行わない
場合は２０．１Vであった。
ーブテストを行った結果４．３Vで導通した。また酸素
アッシングを行わない場合は２．６Vであった。ちなみ
に、弗化アンモニウム処理もアッシング処理も行わない
場合は２０．１Vであった。
【００３３】この電圧値はパッド表面を覆う酸化膜に対
する酸化膜破壊電圧とも言うことができる。このように
してPCM（プロセスコントロールモニター）と呼ばれる
ここの素子をテストするテスト工程、BGと呼ばれるバッ
クグラインド工程、ダイシング工程、EDS（ダイソー
ト）と呼ばれるチップの選別工程を経て半導体装置が完
成する。
する酸化膜破壊電圧とも言うことができる。このように
してPCM（プロセスコントロールモニター）と呼ばれる
ここの素子をテストするテスト工程、BGと呼ばれるバッ
クグラインド工程、ダイシング工程、EDS（ダイソー
ト）と呼ばれるチップの選別工程を経て半導体装置が完
成する。
【００３４】このようにして得られた半導体装置は、プ
ローブテストのための接触電圧を大幅に低減することが
できる。またダイシング時にダイシング屑がパッドに付
着したりすることもなく清浄で信頼性の高い表面を維持
することが可能となる。
ローブテストのための接触電圧を大幅に低減することが
できる。またダイシング時にダイシング屑がパッドに付
着したりすることもなく清浄で信頼性の高い表面を維持
することが可能となる。
【００３５】次に、このサンプルを多数個用意し、ＥＬ
ＭＣ３０による処理時間を２０秒、３０秒、４０秒、５
０秒、６０秒とそれぞれ変化させ、プローブテストを行
った結果を図５および図６に示す。また、５０秒間のＥ
ＬＭＣ３０処理後、酸素プラズマアッシング時間を１５
秒、６０秒と変化したもの、６０秒間のＥＬＭＣ３０処
理後、酸素プラズマアッシング時間を３０秒としたもの
について同じプローブを用いてテストを行った。その結
果についても図５および図６に示す。また後処理工程を
行わない従来の方法で形成したものについての測定結果
を＃７として示す。
ＭＣ３０による処理時間を２０秒、３０秒、４０秒、５
０秒、６０秒とそれぞれ変化させ、プローブテストを行
った結果を図５および図６に示す。また、５０秒間のＥ
ＬＭＣ３０処理後、酸素プラズマアッシング時間を１５
秒、６０秒と変化したもの、６０秒間のＥＬＭＣ３０処
理後、酸素プラズマアッシング時間を３０秒としたもの
について同じプローブを用いてテストを行った。その結
果についても図５および図６に示す。また後処理工程を
行わない従来の方法で形成したものについての測定結果
を＃７として示す。
【００３６】これらの比較から、ＥＬＭＣ３０による処
理時間は６０秒以下、望ましくは４０−６０秒とする。
また、酸素プラズマ処理時間は６０秒以下、望ましくは
１５−３０秒とする。
理時間は６０秒以下、望ましくは４０−６０秒とする。
また、酸素プラズマ処理時間は６０秒以下、望ましくは
１５−３０秒とする。
【００３７】図６のノーマルと他のものとの比較から明
らかなように、本発明の方法によれば、酸化膜破壊電圧
が大幅に低下することがわかる。
らかなように、本発明の方法によれば、酸化膜破壊電圧
が大幅に低下することがわかる。
【００３８】また、このようにして形成されたパッド領
域表面をＳＥＭで測定した結果、前記配線層形成材料の
構成元素であるＣｕ，Ａｌと前記構成元素のダングリン
グボンドをターミネートする酸素のみで構成されている
ことがわかった。
域表面をＳＥＭで測定した結果、前記配線層形成材料の
構成元素であるＣｕ，Ａｌと前記構成元素のダングリン
グボンドをターミネートする酸素のみで構成されている
ことがわかった。
【００３９】かかる構成によれば、アルミニウムなどの
配線層構成元素のダングリングボンドが酸素等でターミ
ネートされ不活性な表面を形成してなるため、ＣＳＰ技
術を用いた半導体装置の製造工程においても、ダイシン
グ工程においてダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
配線層構成元素のダングリングボンドが酸素等でターミ
ネートされ不活性な表面を形成してなるため、ＣＳＰ技
術を用いた半導体装置の製造工程においても、ダイシン
グ工程においてダイシング屑などが付着することもな
く、安定で信頼性の高い表面状態を得ることが可能とな
る。また、接触不良はなくなりプローブテストの連続実
行が可能となるため、作業性が大幅に向上する。
【００４０】さらに、パッド領域表面を段差測定機で50
ミクロンスイープさせ、表面粗さを測定した、その結果
表面処理をしない場合は、最大粗さ２５−５０ｎｍ、平
均値１０ｎｍであった。
ミクロンスイープさせ、表面粗さを測定した、その結果
表面処理をしない場合は、最大粗さ２５−５０ｎｍ、平
均値１０ｎｍであった。
【００４１】またＥＬＭＣ３０で６０秒表面処理し、Ｏ
3プラズマによる１５秒のアッシング処理を行った結
果、最大粗さ６０−８０ｎｍ、平均値１５ｎｍ以上であ
った。望ましくは表面粗さ平均値は１５−３０ｎｍとす
る。
3プラズマによる１５秒のアッシング処理を行った結
果、最大粗さ６０−８０ｎｍ、平均値１５ｎｍ以上であ
った。望ましくは表面粗さ平均値は１５−３０ｎｍとす
る。
【００４２】このように、ＥＬＭＣ３０を用いた表面処
理により、パッド表面の有機物などの付着物が除去さ
れ、凹凸の大きな表面を維持しているため、パッドの表
面積が大きく合金化が進み易い。したがって、ボンディ
ングが極めて高く、信頼性の高い半導体装置を提供する
ことが可能となる。
理により、パッド表面の有機物などの付着物が除去さ
れ、凹凸の大きな表面を維持しているため、パッドの表
面積が大きく合金化が進み易い。したがって、ボンディ
ングが極めて高く、信頼性の高い半導体装置を提供する
ことが可能となる。
【００４３】また、上述の実施形態においては、配線層
としてAl-Cu層とTiN層との２層膜を用いたが、これに限
定されることなく、Al層 、Al-Si-Cu層等のアルミニウ
ム含有層にも適用可能である。また、他の配線層にも適
用可能であることはいうまでもない。
としてAl-Cu層とTiN層との２層膜を用いたが、これに限
定されることなく、Al層 、Al-Si-Cu層等のアルミニウ
ム含有層にも適用可能である。また、他の配線層にも適
用可能であることはいうまでもない。
【００４４】さらにまた、ELMC30については、これに限
定されることなく、適宜変更可能である。
定されることなく、適宜変更可能である。
【００４５】加えて、本発明の第2の実施形態として、
ＥＬＭＣ３０による表面処理を行うことなく、マイグレ
ーション防止膜としてのＴｉＮをウエットエッチングで
パターニングし、同時に配線層表面の有機物などの絶縁
性付着物を除去し、この後、前記第1の実施形態と同様
の不活性化処理を行うようにしてもよい。かかる方法に
よっても前記第1の実施形態と同様の効果を得ることが
可能となる。
ＥＬＭＣ３０による表面処理を行うことなく、マイグレ
ーション防止膜としてのＴｉＮをウエットエッチングで
パターニングし、同時に配線層表面の有機物などの絶縁
性付着物を除去し、この後、前記第1の実施形態と同様
の不活性化処理を行うようにしてもよい。かかる方法に
よっても前記第1の実施形態と同様の効果を得ることが
可能となる。
【００４６】
【発明の効果】以上説明してきたように、本発明の方法
によれば、パッドを露呈せしめた後、弗化アンモニウム
含有液により表面処理を行うようにしているため、エッ
チング残さを除去し、導電性を確保するとともに、ボン
ディング性の高い半導体チップを得ることが可能とな
る。
によれば、パッドを露呈せしめた後、弗化アンモニウム
含有液により表面処理を行うようにしているため、エッ
チング残さを除去し、導電性を確保するとともに、ボン
ディング性の高い半導体チップを得ることが可能とな
る。
【００４７】また弗化アンモニウム含有液による表面処
理の後酸素プラズマアッシングを行うようにしているた
め、表面の活性度を和らげ、パッド表面にダイシング屑
などが付着するのを防止し、安定で信頼性の高い半導体
装置を提供することが可能となる。
理の後酸素プラズマアッシングを行うようにしているた
め、表面の活性度を和らげ、パッド表面にダイシング屑
などが付着するのを防止し、安定で信頼性の高い半導体
装置を提供することが可能となる。
【図１】本発明の一実施形態による半導体装置の製造工
程を示す図
程を示す図
【図２】本発明の一実施形態による半導体装置の製造工
程で得られた半導体装置を用いたプローブテストを示す
説明図
程で得られた半導体装置を用いたプローブテストを示す
説明図
【図３】従来例の半導体装置を用いたプローブテストを
示す説明図
示す説明図
【図４】従来例の半導体装置を用いたプローブテストを
示す説明図
示す説明図
【図５】本発明実施例の半導体装置の製造方法を用いた
形成した半導体チップのプローブテスト結果と従来例の
半導体チップとの比較データとを示す図
形成した半導体チップのプローブテスト結果と従来例の
半導体チップとの比較データとを示す図
【図６】本発明実施例の半導体装置の製造方法を用いた
形成した半導体チップのプローブテスト結果と従来例の
半導体チップとの比較データとを示す図
形成した半導体チップのプローブテスト結果と従来例の
半導体チップとの比較データとを示す図
【図７】従来の半導体装置の製造方法を示す図
１ シリコン基板 ２ アルミニウム−銅（Al-Cu）層 ３ チタンナイトライドTiN層 ４ 酸化シリコン層 ５ 窒化シリコン層 ６ ポリイミド層 ７ レジスト ２０ 絶縁物
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA08 AA14 DA26 DB09 EA10 EB02 FA07 5F033 HH08 HH09 HH33 MM05 MM26 QQ08 QQ09 QQ19 QQ89 QQ92 QQ96 RR04 RR06 RR22 SS15 VV07 VV12 XX09 XX37 5F043 BB27 DD15 GG04
Claims (6)
- 【請求項１】所望の素子領域および配線層の形成された
半導体基板表面にパッシベーション膜を形成する工程
と、 外部接続を行うべきパッド領域を露呈せしめるべく、前
記パッシベーション膜を選択的にエッチングするエッチ
ング加工工程と、 前記エッチング加工工程後、弗化アンモニウム含有液を
用いて前記配線層表面をエッチングする工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記エッチングする工程後、前記配線層表
面に酸素プラズマ処理又はアッシング処理を行う処理工
程を含むことを特徴とする請求項1に記載の半導体装置
の製造方法。 - 【請求項３】所望の素子領域および配線層の形成された
半導体基板表面にパッシベーション膜を形成する工程
と、 外部接続を行うべきパッド領域を露呈せしめるべく、前
記パッシベーション膜を選択的にエッチングするエッチ
ング加工工程と、 前記エッチング加工工程後、前記半導体基板表面に酸素
プラズマ処理又はアッシング処理を行う処理工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】前記配線層はアルミニウム含有膜表面にマ
イグレーション防止膜を形成した多層膜からなり、前記
エッチング加工工程後、前記マイグレーション防止膜を
除去し配線層を露呈せしめる工程を含むことを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項５】所望の素子領域の形成された半導体基板
と、 前記半導体基板表面に形成された配線層と、 前記配線層表面を覆うとともに、外部接続を行うべきパ
ッド領域の前記配線層を露呈せしめるように形成された
パッシベーション膜とを具備してなる半導体装置におい
て、 前記パッド領域表面が前記配線層形成材料の構成元素と
前記構成元素のダングリングボンドをターミネートする
酸素とからで構成されてなることを特徴とする半導体装
置。 - 【請求項６】所望の素子領域の形成された半導体基板
と、 前記半導体基板表面に形成された配線層と、 前記配線層表面を覆うとともに、外部接続を行うべきパ
ッド領域の前記配線層を露呈せしめるように形成された
パッシベーション膜とを具備してなる半導体装置におい
て、 前記パッド領域表面の面粗さ平均は１５ｎｍ以上である
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256212A JP2002075996A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256212A JP2002075996A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002075996A true JP2002075996A (ja) | 2002-03-15 |
Family
ID=18744856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256212A Pending JP2002075996A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002075996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105632977A (zh) * | 2015-12-29 | 2016-06-01 | 南通富士通微电子股份有限公司 | 半导体绝缘电阻监控方法 |
| US9443817B2 (en) | 2014-01-15 | 2016-09-13 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
-
2000
- 2000-08-25 JP JP2000256212A patent/JP2002075996A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9443817B2 (en) | 2014-01-15 | 2016-09-13 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
| CN105632977A (zh) * | 2015-12-29 | 2016-06-01 | 南通富士通微电子股份有限公司 | 半导体绝缘电阻监控方法 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060425 |
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| A02 | Decision of refusal |
Effective date: 20090804 Free format text: JAPANESE INTERMEDIATE CODE: A02 |