JP2010003992A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010003992A
JP2010003992A JP2008163797A JP2008163797A JP2010003992A JP 2010003992 A JP2010003992 A JP 2010003992A JP 2008163797 A JP2008163797 A JP 2008163797A JP 2008163797 A JP2008163797 A JP 2008163797A JP 2010003992 A JP2010003992 A JP 2010003992A
Authority
JP
Japan
Prior art keywords
film
silicon
oxide film
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008163797A
Other languages
English (en)
Other versions
JP5417748B2 (ja
Inventor
Takayuki Wada
貴幸 和田
Masanori Terahara
政徳 寺原
Junshi O
純志 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2008163797A priority Critical patent/JP5417748B2/ja
Priority to US12/468,265 priority patent/US8043917B2/en
Priority to TW098116719A priority patent/TWI430365B/zh
Priority to KR1020090052892A priority patent/KR101127492B1/ko
Publication of JP2010003992A publication Critical patent/JP2010003992A/ja
Priority to US13/238,336 priority patent/US8273630B2/en
Application granted granted Critical
Publication of JP5417748B2 publication Critical patent/JP5417748B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

【課題】縦型炉を使った半導体装置の製造において、シリコンウェハ裏面を保護することで、工程中でのウェハの汚染を抑制し、又ウェハのデチャックを容易にする。
【解決手段】シリコン基板の一の面は半導体素子を形成するものである。他の面に酸化膜を形成する工程と、第１の膜を、一の面を覆うように、また他の面の酸化膜を覆うように成膜する工程と、第１の膜を、パターニングし、マスクパターンを形成する工程と、一の面に、素子分離領域を形成する工程と、他の面において、第１の膜を除去する工程と、一の面においてゲート絶縁膜２８Ｇを形成する工程と、一の面においてゲート絶縁膜２８Ｇを介してゲート電極２９Ｇを形成する工程と、ゲート電極２９Ｇの両側にソース・ドレイン領域２１ｃ，２１ｄを形成し、トランジスタを形成する工程と、他の面に前記酸化膜を維持したまま、半導体基板上方に配線層を形成する工程と、を含む。
【選択図】図２Ｗ

Description

本発明は一般に半導体装置に係り、特に半導体装置の製造に関する。
半導体装置の量産において、多数のウェハを同時に処理するバッチ式処理は、生産性を向上させる有力な手段であり、従来から広く使われている。
今日のバッチ式処理では、膜形成は、各々水平に配置された多数のウェハを、隙間を介して垂直方向に配置した状態で処理する縦型炉によりなされるのが一般的である。
特開２００２−３３４９２７号公報 特開２０００−０９１１７５号公報 特開２００２−２９９５８７号公報
ところで、今日の半導体装置の製造工程では、裏面をシリコン窒化膜で保護した状態のシリコンウェハを使い、表面に対して様々な基板処理が施されることがある。シリコンウェハの裏面を窒化膜で保護しておくことにより、例えば銅（Ｃｕ）配線形成工程などにおいてＣｕ層を形成した場合でも、Ｃｕ原子がシリコンウェハ裏面から表面の素子形成領域に拡散し、素子特性が変調を受ける問題を回避することができる。
これに対し、シリコンウェハの裏面に保護膜を形成せず、シリコン面が露出しているような場合には、シリコン面が汚染されやすい。また前記縦型炉を使った熱処理や熱酸化膜形成の際に、露出したシリコン面から気化したシリコン（Ｓｉ）原子が処理装置を汚染し、例えば温度制御などの精度が劣化するなどの問題を引き起こすことがある。
一方、このようにシリコンウェハの裏面をシリコン窒化膜で覆った場合には、シリコン窒化膜表面が酸化されたり、シリコン窒化膜とシリコンウェハの界面に酸化膜が存在したりすることにより、いわゆるＯＮＯ（酸化膜／窒化膜／酸化膜）構造が形成されることがある。この場合、トラップされた電荷により、デチャックが不良となったり、ゲート絶縁膜成膜時において、形成されたゲート絶縁膜の膜厚が所定値からずれたり、あるいは膜厚の面内分布が不良になったりする問題が生じる。後者の問題は、本発明の発明者が本発明の基礎となる研究において発見したものである。この問題は、縦型炉中において、ゲート絶縁膜が形成されるシリコンウェハの表面が、シリコン窒化膜で覆われた上側のシリコンウェハの裏面に近接して配設されることにより生じる。すなわち、露出したシリコン窒化膜により、前記下側のシリコンウェハ表面を熱酸化する酸素が吸収されてしまい、酸化したいシリコンウェハの表面において酸素の枯渇を生じてしまう。
このようなゲート絶縁膜の成膜の異常は、特に今日のゲート長が６０ｎｍを切るような、そしてゲート絶縁膜の膜厚が２ｎｍを切るような、超微細化・超高速半導体装置において、深刻である。
一の側面によれば半導体装置の製造方法は、酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、前記シリコン基板の少なくとも他の面に第１の酸化膜を形成する工程と、前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、前記第１の膜を、前記シリコン基板の前記一の面においてパターニングし、マスクパターンを形成する工程と、前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして使い、素子分離領域を形成する工程と、前記シリコン基板の前記一の面においてゲート絶縁膜を形成する工程と、前記シリコン基板の前記一の面において前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、前記シリコン基板の前記他の面に前記第１の酸化膜を維持したまま、前記半導体基板上方に配線層を形成する工程と、を含む。
他の側面によれば半導体装置の製造方法は、酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、前記シリコン基板の少なくとも前記他の面を覆うように第１の酸化膜を形成する工程と、前記シリコン基板の前記一の面において前記第１の酸化膜を除去する工程と、前記第１の膜を、前記シリコン基板の一の面においてパターニングし、マスクパターンを形成する工程と、前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして素子分離領域を形成する工程と、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記シリコン基板の前記一の面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、前記シリコン基板の他の面に前記第１の酸化膜を維持したまま、前記シリコン基板上方に配線層を形成する工程と、
を含む。
本発明の実施形態によれば、基板処理の際、シリコンウェハの裏面が、半導体装置の製造プロセスの最初から最後まで酸化膜により保護される。このため、個々のシリコンウェハ上への半導体装置の製造を、他のシリコンウェハ上への半導体装置の製造に影響されることなく実行することができる。一例としてゲート絶縁膜を所望の膜厚に形成することができる。またその際、シリコンウェハ上におけるゲート絶縁膜の面内均一性を向上させることができる。また、シリコンウェハの裏面を酸化膜で覆うため、窒化膜で覆った場合のようなデチャック不良の問題は生じない。
［第１の実施形態］
図１は、第１の実施形態において熱酸化処理などに使われる縦型炉１０の概略的構成を示す。
図１を参照するに、縦型炉１０はヒータ１１Ａを周囲に形成された容器１１Ｂ中に挿入された、内径が３３０ｍｍ程度で先端部が閉じた石英管よりなるリアクタ１２Ｂを有する。前記リアクタ１２Ｂ中には保温筒１３上に形成された石英ボート１２Ａが挿入される。前記石英ボート１２Ａ上には、多数のシリコンウェハＷが、水平な状態で垂直方向に、５〜８ｍｍ程度の間隔で設置される。
前記石英管リアクタ１２Ｂには排気口１２ａが形成され、前記リアクタ１２Ｂ内部の空間が排気される。また前記石英管リアクタ１２Ｂにはガス導入口１２ｂが形成され、前記ガス導入口１２ｂには、熱酸化処理の場合には、酸素ガスなどの酸化ガスが供給される。またＣＶＤ法によるシリコン酸化膜の成膜などの場合には、前記ガス導入口１２ｂより酸素ガスとＴＥＯＳなどの原料ガスが導入される。さらにポリシリコン膜の成膜などの場合には、前記ガス導入口１２ｂより例えばシラン（ＳｉＨ4）ガスや四塩化シリコン（ＳｉＣｌ4）などの原料ガスが、キャリアガスおよび必要に応じて適当な反応ガスとともに導入される。
このようにして導入された酸化ガスや原料ガスなどの処理ガスは、前記石英管リアクタ１２Ｂの外周に沿って延在する石英ライン１２ｃを通って流れ、前記石英管リアクタ１２Ｂの先端部、すなわち頂部に形成されたガス導入口（図示せず）より前記石英リアクタ１２Ｂ内部のプロセス空間に導入される。
以下、本発明の第１の実施形態による半導体装置の製造プロセスを、図２Ａ〜図２Ｖを参照しながら説明する。以下では、図１の縦型炉１０と同様な構成の縦型炉を使って多数のシリコンウェハが一括して処理されるが、説明はその中の一つのウェハについてのみ行う。
図２Ａを参照するに、例えば３００ｍｍ径のシリコンウェハ２１が準備され、前記縦型炉１０と同様な構成を有する第１の縦型炉に導入される。本実施形態では、前記第１の縦型炉中においてシリコンウェハ２１は垂直方向に５〜８ｍｍ程度の間隔で設置されている。本実施形態で使われる前記シリコンウェハ２１は、その全面、あるいはすくなくともその上面において自然酸化膜あるいは化学酸化膜などその他の酸化膜が、例えばＨＦ処理により除去されたものであってもよい。この場合、他の面には自然酸化膜やその他の酸化膜が残っていてもよい。いずれにせよ本実施形態では前記シリコンウェハ２１を、表面を覆う酸化膜の膜厚が１００ｎｍ以下、あるいはかかる酸化膜を有さないように準備する。このようなシリコン基板としては、膜厚が１００ｎｍ以下の自然酸化膜あるいは化学酸化膜で覆われたシリコンウェハをそのまま使うことも可能である。
次に前記シリコンウェハ２１を前記第１の縦型炉中において９００〜１１００℃の基板温度に保持し、酸化雰囲気中において、前記シリコンウェハ２１の表面（上面）および裏面（下面）にシリコン酸化膜２２を熱酸化により、図２Ｂに示すように、２００ｎｍ〜４００ｎｍの膜厚に形成する。なお、図２Ｂのシリコン酸化膜２２は、前記第１の縦型炉中においてウェット酸化を行うことで形成することも可能である。あるいは前記シリコンウェハ２１を前記第１の縦型炉中において５００〜６００℃の基板温度に保持し、ＴＥＯＳ原料ガスを酸素ガスとともに前記石英管リアクタ１２Ｂに、導入することも可能である。このようなＴＥＯＳを原料としたＣＶＤ法により、前記シリコンウェハ２１の表面（上面）および裏面（下面）にシリコン酸化膜２２が、図２Ｂに示すように、２００ｎｍ以上の膜厚に形成される。先にも述べたように、前記シリコンウェハ２１は、酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有するように準備されている。
次に前記シリコンウェハ２１を前記第１の縦型炉から取り出し、図２Ｃに示すように、前記表面のシリコン酸化膜２２を、図示は省略するが枚葉式のウェットエッチング装置中においてフッ酸（ＨＦ）を使って除去し、裏面にのみ前記シリコン酸化膜２２を残す。
次に前記シリコンウェハ２１は前記縦型炉１０と同様な構成の第２の縦型炉に保持され、熱酸化処理が行われる。これにより、図２Ｄに示すように、前記シリコンウェハ２１の表面のシリコン露出面にパッド酸化膜となる熱酸化膜２３を、例えば１０ｎｍの膜厚に形成する。前記シリコン酸化膜２２がＣＶＤ酸化膜などより形成されていた場合には、この熱酸化処理に伴い、前記シリコン酸化膜２２も熱処理され、緻密な酸化膜２２Ａに変化する。一方前記シリコン酸化膜２２が熱酸化膜である場合には、図２Ｄに工程において膜質あるいは膜厚に実質的な変化はない。以下の説明では、図２Ｄの工程以降、前記シリコン酸化膜２２を符号２２Ａで示す。
次に前記シリコンウェハ２１は前記縦型炉１０と同様な構成の第３の縦型炉において、シランガスなどのシリコン原料ガスを供給し、図２Ｅに示すように、前記図２Ｄの熱酸化膜２３上、および酸化膜２２Ａ上にそれぞれポリシリコン膜２４Ａおよび２４Ｂを、例えば１００ｎｍの膜厚に形成する。
次に前記シリコンウェハ２１は前記縦型炉１０と同様な構成の第４の縦型炉に保持され、ＴＥＯＳ原料ガスを酸素ガスとともに供給する。このようなＴＥＯＳを原料としたＣＶＤ法により、図２Ｆに示すように前記シリコンウェハ２１の裏面において前記ポリシリコン膜２４Ｂ上にシリコン酸化膜２５Ｂを形成する。その際前記シリコン酸化膜２５Ｂの膜厚は、以下に説明する素子分離構造の形成工程が終了した時点で消失するように、素子分離構造の形成工程でのエッチング量を考慮して設定するのが好ましい。前記シリコン酸化膜２５Ｂの形成と同時に前記シリコンウェハ２１の表面においても、前記ポリシリコン膜２４Ａ上にシリコン酸化膜２５Ａが同じ厚さだけ形成される。
次に図２Ｇに示すように、前記シリコンウェハ２１を前記第４の縦型炉から取り出し、枚葉式のウェットエッチング装置において、前記表面のシリコン酸化膜２５ＡをＨＦにより除去する。
次に前記シリコンウェハ２１を前記縦型炉１０と同様な第５の縦型炉に導入され、ＴＥＯＳ原料ガスを酸素ガスとともに供給する。これにより、図２Ｈに示すように前記シリコンウェハ２１の表面において前記ポリシリコン膜２４Ａ上に反射防止膜となるシリコン酸化膜２６Ａ，２６Ｂを、ＴＥＯＳを原料としたＣＶＤ法により、例えば３０ｎｍの膜厚に形成する。
さらに図２Ｈに示すように前記表側の反射防止膜２６Ａ上に所定の素子分離領域を露出するレジストパターンＲを形成する。
次に図２Ｊに示すように、前記レジストパターンＲをマスクに、その下の反射防止膜２６Ａ、ポリシリコン膜２４Ａおよびパッド酸化膜２３をドライエッチングによりパターニングし、シリコンウェハ２１の表側のシリコン面を露出させる。
さらに図２Ｋに示すように、このようにパターニングされた前記ポリシリコン膜２４Ａをマスクに前記シリコンウェハ２１をその表側からドライエッチングによりエッチングし、素子分離溝２１Ｔを形成する。
次に前記シリコンウェハ２１を枚葉式のプラズマＣＶＤ装置（図示せず）に導入し、図２Ｌに示すように、前記図２Ｋの構造の表側にシリコン酸化膜２７を、前記素子分離溝２１Ｔを充填するように高密度プラズマＣＶＤ法により形成する。
次に前記シリコンウェハ２１を前記枚葉式ＣＶＤ装置から取り出し、化学機械研磨装置において前記シリコン酸化膜２７をその下のポリシリコン膜２４Ａが露出するまで化学機械研磨し、図２Ｍに示す構造を得る。図２Ｍの構造では、素子分離溝２１Ｔの各々が素子分離絶縁膜２７Ｉにより充填されている。
さらに図２Ｍの構造を、例えば枚葉式のウェットエッチング装置に導入し、図２Ｎに示すように、前記シリコンウェハ２１の表面のポリシリコン膜２４Ａを、例えばＨＦと硝酸（ＨＮＯ3）の混合水溶液よりなるエッチャントによりウェットエッチングし、除去する。このウェットエッチング工程では、前記シリコンウェハ２１の裏面に形成されたシリコン酸化膜２５Ｂおよび２６Ｂもエッチング作用を受ける。しかし、先に図２Ｆで説明した工程において前記シリコン酸化膜２５Ｂを２００ｎｍ以上の膜厚に形成している。このため、図２Ｎの工程においてポリシリコン膜２４Ｂを除去するウェットエッチング処理を行っても、シリコンウェハ裏面のポリシリコン膜２４Ｂが露出し、除去されることがない。その結果、その下のシリコン酸化膜２２Ａは、ポリシリコン膜２４Ｂにより保護される。
次に図２Ｏに示すように前記素子分離絶縁膜２７ＩがＣＭＰ法およびＨＦ処理により平坦化される。また図２Ｏの工程では、引き続くシリコンウェハ表面の前洗浄工程に先だって、前記ポリシリコン膜２４Ｂが、シリコン酸化膜２２Ａを残して除去される。
なお、図２Ｄ〜図２Ｐの素子分離構造の形成工程において、前記ポリシリコン膜２４Ａ，２４Ｂの代わりにアモルファスシリコン膜の単層、シリコン酸窒化膜の単層、シリコン窒化膜の単層や、シリコン窒化膜とＴＥＯＳを原料としたシリコン酸化膜の積層、さらにはシリコン窒化膜とポリシリコンあるいはアモルファスシリコン膜とＴＥＯＳを原料としたシリコン酸化膜の積層を使うことも可能である。
次に図２Ｐに示すようにシリコンウェハ２１の表面のシリコン酸化膜２３やその他の酸化膜が、例えば枚葉式のウェットエッチング装置において除去され、新鮮なシリコン面が露出される。
次に図２Ｑに示すように、前記図２Ｐに示す状態のシリコンウェハ２１を前記図１の縦型炉１０と同様な構成の第６の縦型炉において、７５０〜９００℃の基板温度に保持する。さらに酸化性ガスを１０〜２０ｓＬｍの流量で導入することにより、前記シリコンウェハ２１の上側露出シリコン面に熱酸化膜２８を半導体装置のゲート絶縁膜として、約１．８ｎｍの膜厚を目標に、形成する。
その際、前記シリコンウェハ２１の裏面はシリコン酸化膜２２Ａにより覆われているため、シリコンウェハ２１の裏面からのＳｉの蒸発が抑止される。その結果、蒸発したＳｉが前記第６の縦型炉の一部をなす温度センサなどに付着して、温度制御やプロセス制御に異常をきたす問題が抑制される。
次に、前記図２Ｑの状態のシリコンウェハ２１を、前記図１の縦型炉１０と同様な第７の縦型炉に保持し、図２Ｒに示すように、前記熱酸化膜２８上にポリシリコン膜２９Ａを例えば１０５ｎｍの膜厚に、ＣＶＤ法により形成する。また同時に前記シリコン酸化膜２２Ａの下面にポリシリコン膜２９Ｂが、同じ膜厚で形成される。
このようにして得られた図２Ｒの状態のシリコンウェハ２１は前記第７の縦型炉から取り出され、レジストプロセスを使ったパターニングにより前記ポリシリコン膜２９Ａおよびその下の熱酸化膜２８がレジストプロセスを使ってパターニングされ、図２Ｓに示すようにポリシリコンゲート電極２９Ｇとゲート絶縁膜２８Ｇが形成される。さらに図２Ｓに示すように前記ポリシリコンゲート電極２９Ｇをマスクにｐ型あるいはｎ型の不純物元素がイオン注入される。これにより、前記シリコンウェハ２１Ａの表面のうち、素子分離領域２７Ｉで画成された素子領域２１Ａに、ＬＤＤ領域となる拡散領域２１ａ，２１ｂが形成される。
次に、このようにして得られた図２Ｓの状態のシリコンウェハ２１は図１の縦型炉１０と同様な第８の縦型炉に保持され、アンモニア（ＮＨ3）ガスとシランガスを導入することにより、前記シリコンウェハ２１の表面に、前記ポリシリコンゲート電極２９Ｇを覆うようにシリコン窒化膜３０ＡをＣＶＤ法により形成する。また同時に、同様なシリコン窒化膜３０Ｂが前記シリコンウェハ２１の裏面を覆うポリシリコン膜２９Ｂ上に形成される。
さらに前記図２Ｔの状態のシリコンウェハ２１は前記第６の縦型炉から取り出され、図２Ｕに示すように前記シリコンウェハ２１の表面に略垂直方向に作用する異方性エッチングを行う。これにより、前記シリコン窒化膜３０Ａがエッチバックされ、ゲート電極２９Ｇの両側壁面に側壁絶縁膜３０Ｗが形成される。さらに図２Ｕに示すように、前記ゲート電極２９Ｇおよび側壁絶縁膜３０Ｗをマスクにｎ型あるいはｐ型の不純物元素のイオン注入がなされる。これにより、前記素子領域２１Ａにおいてシリコンウェハ２１中、前記側壁絶縁膜３０Ｗのそれぞれの外側にソース領域およびドレイン領域をなす拡散領域２１ｃ，２１ｄが形成される。
また図２Ｕの工程では、前記シリコンウェハ２１の裏面において、前記シリコン窒化膜３０Ｂおよびポリシリコン膜２９Ｂが、それぞれＣＨＦ系エッチングガスを使ったドライエッチングおよびＨＦ／ＨＮＯ3エッチャントを使ったウェットエッチングにより除去される。図２Ｕの状態においても、前記シリコンウェハ２１の裏面は酸化膜２１Ａにより引き続き覆われていることに注意すべきである。
さらに、図２Ｖに示すように、図２Ｕの構造の拡散領域２１ｃ、２１ｄおよびゲート電極２９Ｇ上にそれぞれシリサイド領域３１Ｓ，３１Ｄ，３１Ｇが、典型的にはサリサイド法により形成される。
さらに図２Ｗに示すように、図２Ｖの構造上に前記ゲート電極２９Ｇを覆うように絶縁膜４１が形成される。さらに、前記絶縁膜４１中に前記シリサイド領域３１Ｓ，３１Ｄにそれぞれコンタクトして、例えばタングステン（Ｗ）よりなる導電性プラグ４１Ａ，４１Ｂが形成される。
さらに前記絶縁膜４１上には層間絶縁膜４２が形成される。また前記層間絶縁膜４２中にダマシン法により、それぞれ前記導電性プラグ４１Ａ，４１Ｂにコンタクトして、銅（Ｃｕ）配線パターン４２Ａ，４２Ｂが形成される。
さらに前記絶縁膜４２上には次の層間絶縁膜４３が形成される。また前記層間絶縁膜４３中に、デュアルダマシン法により、ビアプラグ４３Ｐを有するＣｕ配線パタ―ン４３Ａが、前記Ｃｕ配線パターン４２Ａにコンタクトして形成される。また前記層間絶縁膜４３中には、ビアプラグ４３Ｑを有するＣｕ配線パターン４３Ｂが、前記Ｃｕ配線パターン４２Ｂにコンタクトして形成される。
さらに前記絶縁膜４３上には次の層間絶縁膜４４が形成される。また前記層間絶縁膜４４中に、デュアルダマシン法により、ビアプラグ４４Ｐを有するＣｕ配線パタ―ン４４Ａが、前記Ｃｕ配線パターン４３Ｂにコンタクトして形成される。
このようにして形成された層間絶縁膜４２〜４４およびＣｕ配線パターン４２Ａ，４２Ｂ，４３Ａ，４３Ｂ，４４Ａ、およびＣｕビアプラグ４３Ｐ，４３Ｑ，４４Ｐは、前記シリコン基板２１の表面において多層配線構造を形成する。
このような多層配線構造の形成では、前記Ｃｕ配線パターンやＣｕビアプラグの形成が電解メッキ法によりなされるため、図２Ｗの状態のシリコンウェハ２１において裏面にシリコン面が露出している場合、メッキ液中のＣｕ原子が堆積してしまい、これがその後のプロセスでシリコン基板２１の表面へと拡散する恐れがある。
これに対し本実施形態では、多層配線構造の形成時点でもシリコンウェハ２１の裏面がシリコン酸化膜２２Ａにより覆われているため、このようなＣｕ原子の堆積は生じない。
なお本実施形態において前記第１〜第８の縦型炉は、全て別々の縦型炉である必要はなくその一部あるいは全てが同一の縦型炉であってもかまわない。
図３は、前記図２Ａ〜２Ｗの工程よりなる本実施形態による半導体装置の製造プロセスの概要をまとめて示すフローチャートである。
図３を参照するに、ステップ１は図２Ａに対応し、前記酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有するシリコンウェハが前記シリコンウェハ２１として準備される。
ステップ２は前記図２Ｂおよび図２Ｃの工程に対応し、前記シリコンウェハ２１の表面および裏面にシリコン酸化膜２２が形成された後、表面から前記シリコン酸化膜２２が除去される。
ステップ３は前記図２Ｄ〜図２Ｅの工程に対応し、素子分離構造形成においてハードマスクとして使われるポリシリコン膜２４Ａが、裏側のポリシリコン膜２４Ｂとともに形成される。
ステップ４は前記図２Ｆおよび図２Ｇの工程に対応し、前記裏側ポリシリコン膜２５Ｂを保護するシリコン酸化膜２５Ｂが、表面のシリコン酸化膜２５Ａと同時に形成され、引き続き、前記表面のシリコン酸化膜２５Ａが除去される。
ステップ５は、前記図２Ｈ〜２Ｊの工程に対応し、前記ポリシリコン膜２４Ａをパターニングして素子分離領域に対応したハードマスクパターンが形成される。
ステップ６は、前記図２Ｊ〜２Ｐの工程に対応し、前記シリコンウェハ２１の表面に素子分離溝２１Ｔを充填して素子分離絶縁膜２７Ｉが形成される。
ステップ７は、前記図２Ｑ〜図２Ｓの工程に対応し、前記シリコンウェハ２１の表面に、ゲート絶縁膜となる熱酸化膜２８が形成され、その上にゲート電極２９Ｇが形成される。その際、先にも説明したように、前記シリコンウェハ２１の裏面がシリコン酸化膜２２Ａにより覆われている。このため、前記熱酸化膜２８の形成の際にも、シリコンウェハ２１裏側の露出シリコン面からのＳｉ原子の蒸発が抑止される。このため前記熱酸化膜２８の形成に使われている縦型炉の温度制御が異常になることはない。
ステップ８は、前記図２Ｔおよび２Ｕの工程に対応する。すなわち、シリコン窒化膜３０Ａおよび３０Ｂがシリコンウェハ２１のそれぞれ表面および裏面に形成され、さらに表面のシリコン窒化膜３０Ａをエッチバックすることにより、ゲート電極２９Ｇの両側壁面に側壁絶縁膜３０Ｗが形成される。また、前記シリコンウェハ２１の裏面からシリコン窒化膜３０Ｂおよびポリシリコン膜２９Ｂが除去される。
ステップ１０は前記図２Ｖの工程に対応し、拡散領域２１ｃ，２１ｄおよびゲート電極２９Ｇの表面にシリサイド層３１Ｓ，３１Ｄ，３１Ｇがそれぞれ形成される。
ステップ１１は、前記図２Ｗの絶縁膜４１およびビアプラグ４１Ａ，４１Ｂの形成工程に対応する。
ステップ１２〜１３は、前記図２Ｗの多層配線構造の形成工程に対応する。
先にも説明したように、本願発明では、ステップ１３の最後まで、シリコンウェハ２１の裏面に形成されたシリコン酸化膜２２Ａが残される。その結果、Ｃｕ層の電解メッキ法による成膜工程を含む多層配線構造の形成工程を行っても、シリコンウェハ２１の裏面がＣｕにより汚染されることはない。
また本実施例では、前記シリコンウェハ２１の裏面をプロセスの始めから終わりまで覆うのがシリコン酸化膜であり、窒化膜を使った場合にように、静電チャックからのウェハの取り外しが残留電荷により困難となる問題は生じない。
次に、このような保護酸化膜をシリコンウェハ２１の裏面に形成しない、本実施形態の比較例について、図４Ａ〜４Ｗを参照しながら説明する。以下の説明でも、図１の縦型炉１０と同様な縦型炉を使って多数のシリコンウェハが一括して処理されるが、説明はその中の一つのウェハについてのみ行う。
図４Ａを参照するに、例えば３００ｍｍ径のシリコンウェハ６１が前記縦型炉１０と同様な第１の縦型炉に導入される。前記シリコンウェハ６１は垂直方向に５〜８ｍｍ程度の間隔で設置されている。
前記シリコンウェハ６１は酸素ガス雰囲気中において保持され、熱酸化処理が行われる。これにより、図４Ｂに示すように、前記シリコンウェハ６１の表面のシリコン露出面にパッド酸化膜となる熱酸化膜６３Ａを、また裏面に同様な熱酸化膜６３Ｂを、例えば１０ｎｍの膜厚に形成する。
次に前記シリコンウェハ６１を前記縦型炉１０と同様な第２の縦型炉に保持し、シランガスなどのシリコン原料ガスを、本実施形態の流量と同様な流量で供給し、図４Ｃに示すように、前記図２Ｄの熱酸化膜６３Ａおよび６３Ｂ上にそれぞれポリシリコン膜６４Ａおよび６４Ｂを、本実施形態のポリシリコン膜６４Ａ，６４Ｂと同様な膜厚に形成する。
次に前記シリコンウェハ６１は前記第２の縦型炉から取り出され、図４Ｄに示すように前記裏面のポリシリコン膜６４Ｂがウェットエッチングにより除去される。
次に前記シリコンウェハ６１を前記縦型炉１０と同様な第３の縦型炉に保持し、前記ＴＥＯＳ原料ガスを酸素ガスとともに、先に説明したのと同様な流量で供給する。これにより、図４Ｅに示すように前記シリコンウェハ６１の表面において前記ポリシリコン膜６４Ａ上に反射防止膜となるシリコン酸化膜６６Ａを、ＴＥＯＳを原料としたＣＶＤ法により、前記シリコン酸化膜２６Ａ，２６Ｂと同様な膜厚に形成する。
さらに図４Ｆに示すように前記表側の反射防止膜６６Ａ上に所定の素子分離領域を露出するレジストパターンＲを形成する。
次に図４Ｇに示すように、前記レジストパターンＲをマスクに、その下の反射防止膜６６Ａ、ポリシリコン膜６４Ａおよびパッド酸化膜６３Ａをドライエッチングによりパターニングし、シリコンウェハ６１の表側のシリコン面を露出させる。
さらに図４Ｈに示すように、このようにパターニングされた前記ポリシリコン膜６４Ａをマスクに前記シリコンウェハ６１をその表側からドライエッチングによりエッチングし、素子分離溝６１Ｔを形成する。
次に前記シリコンウェハ６１を枚葉式のプラズマＣＶＤ装置（図示せず）に導入し、図４Ｉに示すように、前記図４Ｈの構造の表側にシリコン酸化膜６７を、高密度プラズマＣＶＤ法により、前記素子分離溝６１Ｔを充填するように形成する。
次に前記シリコンウェハ６１を前記枚葉式プラズマＣＶＤ装置から取り出し、化学機械研磨装置において前記シリコン酸化膜６７をその下のポリシリコン膜６４Ａが露出するまで化学機械研磨し、図４Ｊに示す構造を得る。図４Ｊの構造では、素子分離溝６１Ｔの各々が素子分離絶縁膜６７Ｉにより充填されている。
さらに図４Ｊの構造を、例えば枚葉式のウェットエッチング装置に導入し、図４Ｋに示すように、前記シリコンウェハ６１の表面のシリコン酸化膜６６Ａを、例えばＨＦと硝酸ＨＮＯ3の混合水溶液よりなるエッチャントによりウェットエッチングし、除去する。このウェットエッチング工程では、前記シリコンウェハ６１の裏面に形成されたシリコン酸化膜６３Ｂおよび６６Ｂもエッチング作用を受け、シリコンウェハ６１の裏面が露出する。
次に図４Ｌに示すように前記素子分離絶縁膜６７ＩがＣＭＰ法およびＨＦ処理により平坦化される。
次に図４Ｍに示すようにシリコンウェハ６１の表面のシリコン酸化膜６３Ａやその他の酸化膜が、例えば枚葉式のウェットエッチング装置において除去され、新鮮なシリコン面が露出される。
次に図４Ｎに示すように、前記図４Ｍに示す状態のシリコンウェハ６１を図１の縦型炉１０と同様な構成の第４の縦型炉に導入し、さらに酸素ガスを導入することにより、前記シリコンウェハ６１の上側露出シリコン面に熱酸化膜６８を半導体装置のゲート絶縁膜として、約１．７７ｎｍの膜厚を目標に形成する。
この比較例では、前記シリコンウェハ６１の裏面が露出しており、シリコンウェハ６１の裏面からのＳｉの蒸発が生じる。その結果、蒸発したＳｉが前記熱酸化膜６８の成膜に使われている前記縦型炉の一部をなす温度センサなどに付着して、温度制御やプロセス制御に異常をきたす問題が惹起される恐れがある。
次に、前記図４Ｎの状態のシリコンウェハ６１を、図１の縦型炉１０と同様な第５の縦型炉に保持し、シランガスを導入することにより、図４Ｏに示すように、前記熱酸化膜６８上にポリシリコン膜６９Ａが、ＣＶＤ法により前記ポリシリコン膜２９Ａと同様に形成される。また同時に前記シリコンウェハ４１の裏面にポリシリコン膜６９Ｂが、同じ膜厚で形成される。
このようにして得られた図４Ｏの状態のシリコンウェハ６１は前記第５の縦型炉から取り出され、裏側のポリシリコン膜６９Ｂが除去される。さらにレジストプロセスを使ったパターニングにより前記ポリシリコン膜６９Ｂおよびその下の熱酸化膜６８がパターニングされ、図４Ｐに示すようにポリシリコンゲート電極６９Ｇとゲート絶縁膜６８Ｇが形成される。さらに図４Ｐに示すように前記ポリシリコンゲート電極６９Ｇをマスクにｐ型あるいはｎ型の不純物元素がイオン注入される。これにより、前記シリコンウェハ６１Ａの表面のうち、素子分離領域６７Ｉで画成された素子領域６１Ａに、ＬＤＤ領域となる拡散領域６１ａ，６１ｂが形成される。
次に、このようにして得られた図４Ｐの状態のシリコンウェハ６１は図１の縦型炉１０と同様な第６の縦型炉に保持され、アンモニア（ＮＨ3）ガスとシランガスを導入することにより、前記シリコンウェハ６１の表面に、前記ポリシリコンゲート電極６９Ｇを覆うようにシリコン窒化膜７０ＡをＣＶＤ法により形成する。また同時に、同様なシリコン窒化膜７０Ｂが前記シリコンウェハ６１の裏面に形成される。
さらに前記図４Ｑの状態のシリコンウェハ６１は前記第６の縦型炉から取り出され、図４Ｒに示すように前記シリコンウェハ６１の表面に略垂直方向に作用する異方性エッチングを行う。これにより、前記シリコン窒化膜７０Ａがエッチバックされ、ゲート電極６９Ｇの両側壁面に側壁絶縁膜７０Ｗが形成される。さらに図４Ｒに示すように、前記ゲート電極６９Ｇおよび側壁絶縁膜７０Ｗをマスクにｎ型あるいはｐ型の不純物元素のイオン注入がなされる。これにより、前記素子領域６１Ａにおいてシリコンウェハ６１中、前記側壁絶縁膜７０Ｗのそれぞれの外側にソース領域およびドレイン領域をなす拡散領域６１ｃ，６１ｄが形成される。
また図４Ｒの工程では、前記シリコンウェハ６１の裏面において、前記シリコンウェハ６１の裏面が露出されている。
さらに、図４Ｓに示すように、図４Ｒの構造の拡散領域６１ｃ、６１ｄおよびゲート電極６９Ｇ上にそれぞれシリサイド領域７１Ｓ，７１Ｄ，７１Ｇが、典型的にはサリサイド法により形成される。
さらに図４Ｔに示すように、図２Ｖの構造上に前記ゲート電極２９Ｇを覆うように絶縁膜８１が形成される。さらに、前記絶縁膜８１中に前記シリサイド領域７１Ｓ，７１Ｄにそれぞれコンタクトして、例えばタングステン（Ｗ）よりなる導電性プラグ８１Ａ，８１Ｂが形成される。
さらに前記絶縁膜８１上には層間絶縁膜８２が形成される。また前記層間絶縁膜８２中にダマシン法により、それぞれ前記導電性プラグ８１Ａ，８１Ｂにコンタクトして、銅（Ｃｕ）配線パターン８２Ａ，８２Ｂが形成される。
さらに前記絶縁膜８２上には次の層間絶縁膜８３が形成される。また前記層間絶縁膜８３中に、デュアルダマシン法により、ビアプラグ８３Ｐを有するＣｕ配線パタ―ン８３Ａが、前記Ｃｕ配線パターン８２Ａにコンタクトして形成される。また前記層間絶縁膜８３中には、ビアプラグ８３Ｑを有するＣｕ配線パターン８３Ｂが、前記Ｃｕ配線パターン８２Ｂにコンタクトして形成される。
さらに前記絶縁膜８３上には次の層間絶縁膜８４が形成される。また前記層間絶縁膜８４中に、デュアルダマシン法により、ビアプラグ８４Ｐを有するＣｕ配線パタ―ン８４Ａが、前記Ｃｕ配線パターン８３Ｂにコンタクトして形成される。
このようにして形成された層間絶縁膜８２〜８４およびＣｕ配線パターン８２Ａ，８２Ｂ，８３Ａ，８３Ｂ，８４Ａ、およびＣｕビアプラグ８３Ｐ，８３Ｑ，８４Ｐは、前記シリコンウェハ６１の表面において多層配線構造を形成する。
このような比較例による多層配線構造の形成では、前記Ｃｕ配線パターンやＣｕビアプラグの形成が電解メッキ法によりなされる。本比較例では、図４Ｔの状態のシリコンウェハ６１において裏面にシリコン面が露出しているため、メッキ液中のＣｕ原子が堆積してしまい、これがその後のプロセスでシリコンウェハ６１の表面へと拡散する恐れがある。
ここで本比較例における第１〜第６の縦型炉は、いずれも前記図１の縦型炉１０と同様な構成を有しているが、先に実施形態で説明した第１〜第８の縦型炉と１：１に対応する必要はない。また本比較例においても前記第１〜第６の縦型炉は、全て別々の縦型炉である必要はなくその一部あるいは全てが同一の縦型炉であってもかまわない。
図５は、前記図４Ａ〜４Ｔの工程よりなる本比較例による半導体装置の製造プロセスの概要をまとめて示すフローチャートである。ただし比較のため、図３のフローチャートに対応する部分には同じ符号を付している。
図５を参照するに、ステップ１は図４Ａに対応する。
ステップ３は前記図４Ｂ〜図４Ｄの工程に対応し、素子分離構造形成においてハードマスクとして使われるポリシリコン膜６４Ａが、表面にのみ残るように形成される。
ステップ６は、前記図４Ｅ〜４Ｍの工程に対応し、前記シリコンウェハ６１の表面に素子分離溝６１Ｔを充填して素子分離絶縁膜２７Ｉが形成される。
ステップ７は、前記図４Ｎ〜図４Ｐの工程に対応し、前記シリコンウェハ６１の表面に、ゲート絶縁膜となる熱酸化膜２８が形成され、その上にゲート電極６９Ｇが形成される。その際、先にも説明したように、前記シリコンウェハ６１の裏面が露出している。このため、前記熱酸化膜６８の形成の際にも、シリコンウェハ６１裏側の露出シリコン面からのＳｉ原子の蒸発が抑止されることがない。このため本比較例では、縦型炉の温度制御が異常になる恐れがある。
ステップ８は、前記図４Ｑおよび４Ｒの工程に対応する。すなわち、シリコン窒化膜７０Ａおよび７０Ｂがシリコンウェハ６１のそれぞれ表面および裏面に形成され、さらに表面のシリコン窒化膜７０Ａをエッチバックすることにより、ゲート電極６９Ｇの両側壁面に側壁絶縁膜３０Ｗが形成される。また、前記シリコンウェハ６１の裏面からシリコン窒化膜７０Ｂが除去される。
ステップ１０は前記図４Ｓの工程に対応し、拡散領域６１ｃ，６１ｄおよびゲート電極６９Ｇの表面にシリサイド層７１Ｓ，７１Ｄ，７１Ｇがそれぞれ形成される。
ステップ１１は、前記図４Ｔの絶縁膜８１およびビアプラグ８１Ａ，８１Ｂの形成工程に対応する。
ステップ１２〜１３は、前記図４Ｔの多層配線構造の形成工程に対応する。
先にも説明したように、比較例のプロセスでは、多層配線構造の形成工程においてシリコンウェハ２１の裏面が露出され、その結果、Ｃｕ層の電解メッキ法による成膜工程を含む多層配線構造の形成工程を行った場合、シリコンウェハ６１の裏面がＣｕにより汚染される恐れがある。
このように、図３のフローチャートを図５のフローチャートと比較すると、本発明では、ステップ１とステップ３の間に、シリコンウェハの裏面を覆うシリコン酸化膜２２あるいは２２Ａを形成する工程を設けている。またステップ３とステップ６の間に、前記裏面を覆うシリコン酸化膜２２Ａを保護するポリシリコン膜２４Ｂと、それをさらに保護するシリコン酸化膜２５Ｂを形成し、前記シリコンウェハ２１の裏面を少なくとも前記シリコン酸化膜２２Ａで保護しながら素子分離絶縁膜２７Ｉを形成する工程を設けている。これにより、ゲート絶縁膜となる熱酸化膜２８を形成する際にシリコンウェハ２１の裏面において生じるＳｉの蒸発を抑止することができる。また、多層配線構造を形成する際に、シリコンウェハ２１の裏面がＣｕに汚染される問題を回避することができる。
図６Ａは、前記図１の縦型炉１０を使い前記図２Ｑの工程を行った場合の、前記熱酸化膜２８のウェハ面内分布を示す。ただし図６Ａ中、明るい部分が膜厚の大きい部分を、位部分が膜厚の小さい部分を示す。また図６Ａの下のバーは前記膜厚の上限値と下限値を示す。
図６Ａを参照するに、図２Ｑの工程で得られた熱酸化膜２８の平均膜厚は１．７９ｎｍで、１．７７ｎｍの目標値がほぼ達成されていることがわかる。また前記シリコンウェハ２１の面内において前記熱酸化膜２８の膜厚は、１．７６７６ｎｍから１．８０３５ｎｍの範囲で変動しているが、その変動幅は約０．０４ｎｍとなっている。
これに対し図６Ｂは、前記図１の縦型炉１０を使い、前記図２Ｑの工程を、裏面にシリコン酸化膜２２Ａの代わりにシリコン窒化膜を形成したシリコンウェハを使って実行した場合の、同様な熱酸化膜の膜厚分布を示す。
図６Ｂを参照するに、この場合の熱酸化膜は目標の１．７７ｎｍの膜厚に対し、平均膜厚が１．６０ｎｍと、０．１７ｎｍも小さな値となっている。また図６Ｂの下のカラーバーは前記熱酸化膜の膜厚の上限値と下限値を示しているが、その変動幅は０．０９ｎｍまで増大している。
図７Ａは、図１の縦型炉１０において、裏面にシリコン酸化膜２１Ａを形成した多数のシリコンウェハ２１を垂直方向に積層して前記図２Ｑの熱酸化工程を行った様子を示す。
図７Ａを参照するに、前記シリコンウェハ２１は垂直方向に隙間Ｇを介して積層されている。またこれらのシリコンウェハ２１の表面の酸化は、かかる隙間に侵入する酸素ガスによりなされる。その際、下側シリコンウェハ２１の表面に対向する上側シリコンウェハの裏面が前記シリコン酸化膜２１Ａで覆われている。このため、前記隙間に侵入した酸素ガスは他のプロセスに消費されることなく前記下側シリコンウェハ２１の表面に到達し、これを酸化する。
これに対し、図７Ｂは、図１の縦型炉１０において、裏面にシリコン酸化膜２１Ａを形成した多数のシリコンウェハ２１を垂直方向に設置して前記図２Ｑの熱酸化工程を行った様子を示す。
図７Ｂを参照するに、前記図７Ａと同様に前記シリコンウェハ２１は垂直方向に例えば５〜８ｍｍの隙間Ｇを介して設置されている。またこれらのシリコンウェハ２１の表面の酸化は、かかる隙間に侵入する酸素ガスによりなされる。その際、下側に位置するシリコンウェハ２１の表面に対向する上側に位置するシリコンウェハの裏面が前記シリコン窒化膜２１Ｎで覆われている。このため、前記隙間に侵入した酸素ガスは記下側に位置するシリコンウェハ２１の表面の酸化以外にも、前記上側に位置するシリコンウェハの裏面のシリコン窒化膜２１Ｎの酸化に消費される。その結果、前記下側に位置するシリコンウェハ２１の表面に形成されるシリコン酸化膜の膜厚は薄くなり、また膜厚の面内分布が増大するものと考えられる。
図８は、図１の縦型炉１０中において１２０枚のシリコンウェハを、前記図２Ｑの工程に対応して熱酸化した場合の、熱酸化膜の膜厚と炉内のウェハ位置との関係を示す。横軸が炉内におけるウェハ位置を示しており、底部（＃０）から数えたウェハの枚数を示している。また縦軸は膜厚を示す。図中、●は各シリコンウェハの裏面が熱酸化膜で覆われている場合を、■は各シリコンウェハの裏面がＴＥＯＳを原料としたＣＶＤ酸化膜で覆われている場合を、また○は、各シリコンウェハの裏面がシリコン窒化膜で覆われている場合を示している。図８において、各点に付したエラーバーは、膜厚の面内変動を示している。
図８を参照するに、シリコンウェハの裏面が熱酸化膜で覆われていてもＣＶＤ酸化膜で覆われていても、表面に形成される熱酸化膜の膜厚には大差がないことがわかる。またどの位置においても、ほぼ１．７７ｎｍの目標値に近い膜厚が得られているのがわかる。
これに対し、裏面がシリコン窒化膜で覆われている場合には、得られるシリコン酸化膜の膜厚が大きく減少しており、また膜厚の面内変化も、大きくなっているのがわかる。
以上より、表側に素子分離構造および熱酸化膜、さらに多層配線構造が形成されるシリコンウェハの裏面を、プロセス開始時点において厚さが２００ｎｍ以上の酸化膜で覆うことにより、図２Ｑのような熱酸化工程により前記表面に熱酸化膜を形成する場合でも、所望の膜厚の酸化膜を良好な面内均一性で形成できることが示される。
一般にシリコンウェハの表面には自然酸化膜が形成されており、従ってシリコンウェハ２１として、このような自然酸化膜を有するシリコンウェハを使うことが考えられる。しかし、前記図２Ｑの工程の直前には図２Ｏおよび図２ＰのＨＦ処理工程が含まれることに注意すべきである。このため、前記裏面を覆うシリコン酸化膜の膜厚が２００ｎｍ未満であると、このようなＨＦ処理工程によりエッチングされてしまい、図２Ｑあるいは図２Ｗの工程においてシリコンウェハ２１の裏面が露出する危険がある。
また本実施形態では、図２Ｅの工程以降、図２Ｎの工程に至るまで、前記シリコン酸化膜２２Ａがポリシリコン膜２４Ｂにより保護されていることに注意すべきである。また図２Ｆの工程以降、図２Ｍの工程まで、前記ポリシリコン膜２４Ｂがシリコン酸化膜２５Ｂにより保護されていることに注意すべきである。
このように、本実施形態によれば、シリコンウェハ２１の裏面に形成されたシリコン酸化膜２２Ａが図２Ｗに示す多層配線構造の形成工程まで連続して、安定に保持される。このため、図２Ｑの熱酸化膜２８の形成時にシリコンウェハ２１の裏面からのＳｉ原子の蒸発が抑止され、縦型炉１０の温度制御異常が抑制される。また巣２Ｗの多層配線構造の形成時に、前記シリコンウェハ２１の裏面がＣｕ原子により汚染されることがない。これにより、前記裏面から拡散したＣｕ原子により、形成される半導体装置の動作が不良となる問題が抑制される。
先にも述べたように本実施形態では第１〜第８の別々の縦型炉を使う場合について説明したが、これらの縦型炉の全て、あるいは一部を共通の縦型炉を使って実行することも可能である。

［第２の実施形態］
図９Ａを参照するに、この工程では酸化膜を有さないように例えばＨＦなどによりにより処理された、あるいは１００ｎｍ以下の酸化膜を有する、例えば３００ｍｍ径のシリコンウェハ１０１が準備される。
前記シリコンウェハ１０１は前記縦型炉１０と同様な構成の縦型炉に導入され、垂直方向に間隔をおいて設置される。８００〜１１００℃の基板温度に保持され、酸素ガス雰囲気中で熱酸化処理を行う。これにより、図９Ｂに示すように、前記シリコンウェハ１０１の表面のシリコン露出面にパッド酸化膜となる熱酸化膜１０３Ａを、また裏面に同様な熱酸化膜１０３Ｂを、例えば１００ｎｍの膜厚に形成する。
次に前記シリコンウェハ１０１を前記縦型炉１０と同様な構成の第２の縦型炉に保持し、シランガスなどのシリコン原料ガスを、本実施形態の流量と同様な流量で供給し、図９Ｃに示すように、前記図９Ｄの熱酸化膜１０３Ａおよび１０３Ｂ上にそれぞれポリシリコン膜１０４Ａおよび１０４Ｂを、本実施形態のポリシリコン膜１０４Ａ，１０４Ｂと同様な膜厚に形成する。
次に前記シリコンウェハ１０１は前記第２の縦型炉から取り出され、図９Ｄに示すように前記裏面のポリシリコン膜１０４Ｂがウェットエッチングにより除去される。
次に前記シリコンウェハ１０１を前記縦型炉１０と同様な構成の第３の縦型炉に導入し、図９Ｅに示すように前記シリコンウェハ１０１の表面において前記ポリシリコン膜１０４Ａ上にシリコン酸化膜１０５Ａを形成する。前記シリコン酸化膜１０５Ａは、例えば前記第３の縦型炉にＴＥＯＳ原料ガスを酸素ガスとともに、先に説明したのと同様な流量で供給することにより形成することができる。前記シリコン酸化膜１０５Ａと同時に、前記シリコンウェハ１０１の裏面においては前記熱酸化膜１０３上に別のシリコン酸化膜１０５Ｂが、同様にして形成される。
次に図９Ｆに示すように前記上側面のシリコン酸化膜１０５Ａがウェットエッチングにより除去される。
次に図９Ｇに示すように前記シリコンウェハ１０１を前記縦型炉１０と同様な第４の縦型炉に移し、前記図９Ｆの構造上にＴＥＯＳを原料としたＣＶＤ法によりシリコン酸化膜１０６Ａを、前記ポリシリコン膜１０４Ａ上に形成する。同様なシリコン酸化膜１０６Ｂは、前記シリコン酸化膜１０５Ｂ上にも形成される。
さらに図９Ｈに示すように図９Ｇの構造が熱処理され、前記シリコン酸化膜１０６Ａおよび１０６Ｂは、それぞれ緻密でＨＦ耐性のより高いシリコン酸化膜１０６Ｃ，１０６Ｄに変換される。
さらに図９Ｈに示すように前記表側の反射防止膜１０６Ｃ上に所定の素子分離領域を露出するレジストパターンＲを形成する。
次に図９Ｊに示すように、前記レジストパターンＲをマスクに、その下の反射防止膜１０６Ｃ、ポリシリコン膜１０４Ａおよびパッド酸化膜１０３Ａをドライエッチングによりパターニングし、シリコンウェハ１０１の表側のシリコン面を露出させる。
さらに図９Ｋに示すように、このようにパターニングされた前記ポリシリコン膜１０４Ａをマスクに前記シリコンウェハ１０１をその表側からドライエッチングによりエッチングし、素子分離溝１０１Ｔを形成する。
次に前記シリコンウェハ１０１を枚葉式のプラズマＣＶＤ装置（図示せず）に導入し、図９Ｌに示すように、前記図９Ｋの構造の表側にシリコン酸化膜１０７を、高密度プラズマＣＶＤ法により、前記素子分離溝１０１Ｔを充填するように形成する。
次に前記シリコンウェハ１０１を前記枚葉式ＣＶＤ装置から取り出し、化学機械研磨装置において前記シリコン酸化膜１０７をその下のポリシリコン膜１０４Ａが露出するまで化学機械研磨し、図９Ｍに示す構造を得る。図９Ｍの構造では、素子分離溝１０１Ｔの各々が素子分離絶縁膜１０７Ｉにより充填されている。
さらに図９Ｍの構造を、例えば枚葉式のウェットエッチング装置に導入し、図９Ｎに示すように、前記シリコンウェハ１０１の表側のポリシリコンハードマスク膜１０６Ａを、例えばＨＦと硝酸ＨＮＯ3の混合水溶液よりなるエッチャントによりウェットエッチングし、除去する。このウェットエッチング工程では、前記シリコンウェハ１０１の裏面に形成されたシリコン酸化膜１０６Ｄもエッチング作用を受ける。しかし、前記シリコン酸化膜１０６Ｄは２００ｎｍ以上の膜厚に形成されており、また図９Ｈの熱処理工程においてＨＦ耐性が向上している。このため、図９Ｎの工程においてポリシリコン膜１０４Ａを除去するウェットエッチング処理を行っても、シリコンウェハ裏面のシリコン酸化膜１０６Ｄが除去されることがない。
次に図９Ｏに示すように前記素子分離絶縁膜１０７ＩがＣＭＰ法およびＨＦ処理により平坦化される。
なお、図９Ｄ〜図９Ｐの素子分離構造の形成工程において、前記ポリシリコン膜１０４Ａ，１０４Ｂの代わりにアモルファスシリコン膜の単層、シリコン酸窒化膜の単層、シリコン窒化膜の単層や、シリコン窒化膜とＴＥＯＳを原料としたシリコン酸化膜の積層、さらにはシリコン窒化膜とポリシリコンあるいはアモルファスシリコン膜とＴＥＯＳを原料としたシリコン酸化膜の積層を使うことも可能である。
次に図９Ｐに示すようにシリコンウェハ２１の表面のシリコン酸化膜２３やその他の酸化膜が、例えば枚葉式のウェットエッチング装置において除去され、新鮮なシリコン面が露出される。この工程において前記シリコン酸化膜１０６ＤもＨＦによるエッチングを受けるが、先にも述べたように前記シリコン酸化膜１０６Ｄは当初の膜厚が２００ｎｍ以上あり、図９Ｈの熱処理工程においてＨＦ耐性も向上しているため、図９Ｐの工程においても消失することはなく、前記シリコンウェハ１０１の裏面を連続して覆っている。
次に図９Ｑに示すように、前記図Ｐに示す状態のシリコンウェハ１０１を図１の縦型炉１０と同様な構成の第５の縦型炉に導入し、７５０〜９００℃の基板温度に保持する。さらに酸素ガスを１０〜２０ｓＬｍの流量で導入することにより、前記シリコンウェハ１０１の上側露出シリコン面に熱酸化膜１０８を半導体装置のゲート絶縁膜として、約１．７７ｎｍの膜厚を目標に形成する。
その際、前記シリコンウェハ１０１の裏面はシリコン酸化膜１０６Ｄにより覆われているため、シリコンウェハ１０１の裏面からのＳｉの蒸発が抑止される。その結果、蒸発したＳｉが前記熱酸化膜１０８の形成に使われている縦型炉の一部をなす温度センサなどに付着して、温度制御やプロセス制御に異常をきたす問題が抑制される。
次に、前記図９Ｑの状態のシリコンウェハ１０１を、図１の縦型炉１０と同様な第６の縦型炉に保持し、シランガスを導入することにより、図９Ｒに示すように、前記熱酸化膜１０８上にポリシリコン膜１０９Ａを、例えば１００ｎｍの膜厚に、ＣＶＤ法により形成する。また同時に前記シリコン酸化膜１０６Ｄの下面にポリシリコン膜１０９Ｂが、同じ膜厚で形成される。
このようにして得られた図９Ｒの状態のシリコンウェハ１０１は前記第５の縦型炉から取り出される。前記ポリシリコン膜１０９Ａおよびその下の熱酸化膜１０８がレジストプロセスを使ってパターニングされ、図９Ｓに示すようにポリシリコンゲート電極１０９Ｇとゲート絶縁膜１０８Ｇが形成される。さらに図９Ｓに示すように前記ポリシリコンゲート電極１０９Ｇをマスクにｐ型あるいはｎ型の不純物元素がイオン注入される。これにより、前記シリコンウェハ１０１Ａの表面のうち、素子分離領域１０７Ｉで画成された素子領域１０１Ａに、ＬＤＤ領域となる拡散領域１０１ａ，１０１ｂが形成される。
次に、このようにして得られた図９Ｓの状態のシリコンウェハ１０１は図１の縦型炉１０と同様な第７の縦型炉に保持され、アンモニア（ＮＨ3）ガスとシランガスを導入することにより、前記シリコンウェハ１０１の表面に、前記ポリシリコンゲート電極１０９Ｇを覆うようにシリコン窒化膜１１０ＡをＣＶＤ法により形成する。また同時に、同様なシリコン窒化膜１１０Ｂが前記シリコンウェハ１０１の裏面を覆うポリシリコン膜１０９Ｂ上に形成される。
さらに前記図９Ｔの状態のシリコンウェハ１０１は前記第７の縦型炉から取り出され、図９Ｕに示すように前記シリコンウェハ１０１の表面に略垂直方向に作用する異方性エッチングを行う。これにより、前記シリコン窒化膜１１０Ａがエッチバックされ、ゲート電極２９Ｇの両側壁面に側壁絶縁膜１１０Ｗが形成される。さらに図２Ｕに示すように、前記ゲート電極２９Ｇおよび側壁絶縁膜１１０Ｗをマスクにｎ型あるいはｐ型の不純物元素のイオン注入がなされる。これにより、前記素子領域２１Ａにおいてシリコン基板２１中、前記側壁絶縁膜３０Ｗのそれぞれの外側にソース領域およびドレイン領域をなす拡散領域２１ｃ，２１ｄが形成される。
また図９Ｕの工程では、前記シリコンウェハ１０１の裏面において、前記シリコン窒化膜１１０Ｂおよびポリシリコン膜１０９Ｂが、それぞれＣＨＦ系エッチングガスを使ったドライエッチングおよびＨＦ／ＨＮＯ3エッチャントを使ったウェットエッチングにより除去される。図９Ｕの状態においても、前記シリコンウェハ１０１の裏面は酸化膜１０６Ｄにより引き続き覆われていることに注意すべきである。
さらに、図９Ｖに示すように、図９Ｕの構造の拡散領域１０１１ｃ、１０１ｄおよびゲート電極１０９Ｇ上にそれぞれシリサイド領域１１１Ｓ，１１１Ｄ，１１１Ｇが、典型的にはサリサイド法により形成される。
さらに図９Ｗに示すように、図９Ｖの構造上に前記ゲート電極１０９Ｇを覆うように絶縁膜１２１が形成される。さらに、前記絶縁膜１２１中に前記シリサイド領域１１１Ｓ，１１１Ｄにそれぞれコンタクトして、例えばタングステン（Ｗ）よりなる導電性プラグ１２１Ａ，１２１Ｂが形成される。
さらに前記絶縁膜１２１上には層間絶縁膜１２２が形成される。また前記層間絶縁膜１２２中にダマシン法により、それぞれ前記導電性プラグ１２１Ａ，１２１Ｂにコンタクトして、銅（Ｃｕ）配線パターン１２２Ａ，１２２Ｂが形成される。
さらに前記絶縁膜１２２上には次の層間絶縁膜１２３が形成される。また前記層間絶縁膜４３中に、デュアルダマシン法により、ビアプラグ１２３Ｐを有するＣｕ配線パタ―ン１２３Ａが、前記Ｃｕ配線パターン１２２Ａにコンタクトして形成される。また前記層間絶縁膜１２３中には、ビアプラグ１２３Ｑを有するＣｕ配線パターン１２３Ｂが、前記Ｃｕ配線パターン１２２Ｂにコンタクトして形成される。
さらに前記絶縁膜１２３上には次の層間絶縁膜１２４が形成される。また前記層間絶縁膜１２４中に、デュアルダマシン法により、ビアプラグ１２４Ｐを有するＣｕ配線パタ―ン１２４Ａが、前記Ｃｕ配線パターン１２３Ｂにコンタクトして形成される。
このようにして形成された層間絶縁膜１２２〜１２４およびＣｕ配線パターン１２２Ａ，１２２Ｂ，１２３Ａ，１２３Ｂ，１２４Ａ、およびＣｕビアプラグ１２３Ｐ，１２３Ｑ，１２４Ｐは、前記シリコン基板１０１の表面において多層配線構造を形成する。
本実施形態においても、多層配線構造の形成時点においてシリコンウェハ１０１の裏面がシリコン酸化膜１０２Ａにより覆われているため、シリコンウェハ１０１の裏面がＣｕにより汚染される問題が生じることはない。
本実施形態における前記第１〜第７の縦型炉は、いずれも図１の縦型炉１０と同様な構成を有するものであるが、前記第１の実施形態における前記第１〜第８の縦型炉と１：１で対応する必要はない。また前記第１〜第７の縦型炉は、全て別々の縦型炉である必要はなくその一部あるいは全てが同一の縦型炉であってもかまわない。
図１０は、前記図９Ａ〜９Ｗの工程よりなる本実施形態による半導体装置の製造プロセスの概要をまとめて示すフローチャートである。
図１０を参照するに、ステップ２１は図９Ａに対応し、酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有するシリコンウェハが前記シリコンウェハ１０１として準備される。
ステップ２２は前記図９Ｂ〜図９Ｄの工程に対応し、素子分離構造形成においてハードマスクとして使われるポリシリコン膜１０４Ａが、裏側のポリシリコン膜１０４Ｂとともに形成され、その後、裏側のポリシリコン膜１０４Ｂは除去される。
ステップ２３は、前記図９Ｅ〜９Ｈの工程に対応し、前記シリコンウェハ２１の表面および裏面を覆うようにシリコン酸化膜１０５Ａおよび１０５Ｂが、２００ｎｍ以上の膜厚で形成され、さらに表側のシリコン酸化膜１０５Ａが除去される。さらに裏側のシリコン酸化膜１０５Ｂが熱処理され、ＨＦ耐性の向上したシリコン酸化膜１０６Ｄに変化させられる。
ステップ２４は、前記図９Ｉ〜９Ｐの工程に対応し、前記ポリシリコン膜１０４Ａがパターニングされてハードマスクが形成され、かかるハードマスクを使って前記シリコンウェハ１０１の表面に素子分離溝１０１Ｔが形成され、これを充填して素子分離絶縁膜１０７Ｉが形成される。
ステップ２５は、前記図９Ｑ〜図９Ｓの工程に対応し、前記シリコンウェハ１０１の表面に、ゲート絶縁膜となる熱酸化膜１０８が形成され、その上にポリシリコン膜１０９が形成される。さらにポリシリコン膜１０９および熱酸化膜１０８をパターニングしてゲート絶縁膜１０８Ｇおよびゲート電極１０９Ｇが形成される。その際、先にも説明したように、前記シリコンウェハ１０１の裏面がシリコン酸化膜１０６Ｄにより覆われている。このため、前記熱酸化膜１０８の形成の際にも、シリコンウェハ１０１裏側の露出シリコン面からのＳｉ原子の蒸発が抑止される。このため縦型炉の温度制御が異常になることはない。
ステップ２６および２７は、前記図９Ｔおよび９Ｕの工程に対応する。すなわち、ステップ２６においてシリコン窒化膜１１０Ａおよび１１０Ｂがシリコンウェハ１０１のそれぞれ表面および裏面に形成され、さらに表面のシリコン窒化膜１１０Ａをエッチバックすることにより、ゲート電極２９Ｇの両側壁面に側壁絶縁膜３０Ｗが形成される。またステップ２７において、前記シリコンウェハ２１の裏面からシリコン窒化膜３０Ｂおよびポリシリコン膜２９Ｂが除去される。
ステップ２８は前記図９Ｖの工程に対応し、拡散領域１０１ｃ，１０１ｄおよびゲート電極１０９Ｇの表面にシリサイド層１１１Ｓ，１１１Ｄ，１１１Ｇがそれぞれ形成される。
ステップ２９は、前記図９Ｗの絶縁膜１２１およびビアプラグ１２１Ａ，１２１Ｂの形成工程に対応する。
ステップ３０〜３１は、前記図９Ｗの多層配線構造の形成工程に対応する。
先にも説明したように、本願発明では、ステップ３０の最後まで、シリコンウェハ１０１の裏面に形成されたシリコン酸化膜１０６Ｄが残される。その結果、Ｃｕ層の電解メッキ法による成膜工程を含む多層配線構造の形成工程を行っても、シリコンウェハ１０１の裏面がＣｕにより汚染されることはない。
また本実施例では、前記シリコンウェハ２１の裏面をプロセスの始めから終わりまで覆うのがシリコン酸化膜であり、窒化膜を使った場合にように、静電チャックからのウェハの取り外しが残留電荷により困難となる問題は生じない。
本実施形態では第１〜第６の別々の縦型炉を使う場合について説明したが、これらの縦型炉の全て、あるいは一部を共通の縦型炉を使って実行することも可能である。
以上、本発明を好ましい実施形態について説明したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、
前記シリコン基板の少なくとも他の面に第１の酸化膜を形成する工程と、
前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、
前記第１の膜を、前記シリコン基板の前記一の面においてパターニングし、マスクパターンを形成する工程と、
前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして使い、素子分離領域を形成する工程と、
前記シリコン基板の前記一の面においてゲート絶縁膜を形成する工程と、
前記シリコン基板の前記一の面において前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、
前記シリコン基板の前記他の面に前記第１の酸化膜を維持したまま、前記半導体基板上方に配線層を形成する工程と、
を含む半導体装置の製造方法。
（付記２）
前記ゲート絶縁膜の形成は、前記シリコン基板を複数載置した縦型熱処理炉を用いて熱処理を行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記縦型炉中において前記複数のシリコン基板は、各々は水平な状態で、間隔をあけて垂直方向に配置されることを特徴とする付記２記載の半導体装置の製造方法。
（付記４）
前記ゲート絶縁膜を形成する工程は、７５０〜９５０℃の温度において、前記縦型炉中に酸素ガスを１０〜２０ｓｌｍの流量で供給しながら実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記素子分離構造を形成する工程は、前記シリコン基板の前記一の面に、前記マスクパターンを使って素子分離溝を形成する工程と、前記シリコン基板の前記一の面に、前記素子分離溝を充填してシリコン酸化膜を堆積する工程と、前記シリコン酸化膜を前記一の面から、前記素子分離溝を充填している部分を除き、化学機械研磨およびＨＦ処理を実行することにより除去する工程と、を含むことを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記６）
前記ゲート電極形成後、少なくとも前記ゲート電極の側壁面を覆って第２の膜を成膜し、前記第２の膜を前記一の面においてエッチバックしてサイドウォールを形成する工程と、
前記シリコン基板の前記他の面に形成された前記第２の膜を除去する工程と、
をさらに含む付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
（付記７）
前記第１の膜が、ポリシリコン膜、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン膜、酸窒化シリコン膜のいずれかを含む、あるいはこれらを２以上含む積層膜であることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
前記第１の膜を成膜後、第２の酸化膜を成膜し、前記一の面の前記第２の酸化膜を除去する工程をさらに含むことを特徴とする請求項１〜４のうちいずれか一項記載の半導体装置の製造方法。
（付記９）
前記第１の膜が、ポリシリコン膜であることを特徴とする付記７または８記載の半導体装置の製造方法。
（付記１０）
前記第１の酸化膜が、シリコン酸化膜であることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
前記第１の酸化膜の膜厚が、２００ｎｍ以上であることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）
前記配線層を形成する工程は、Ｃｕ配線層を形成する工程を含むことを特徴とする付記１〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
先記シリコン基板は、３００ｍｍ径のシリコンウェハであることを特徴とする付記１〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、
前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、
前記シリコン基板の少なくとも前記他の面を覆うように第１の酸化膜を形成する工程と、
前記シリコン基板の前記一の面において前記第１の酸化膜を除去する工程と、
前記第１の膜を、前記シリコン基板の一の面においてパターニングし、マスクパターンを形成する工程と、
前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして素子分離領域を形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板の前記一の面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、
前記シリコン基板の他の面に前記第１の酸化膜を維持したまま、前記シリコン基板上方に配線層を形成する工程と、
を含む半導体装置の製造方法。
（付記１５）
前記ゲート絶縁膜の形成は、複数の前記シリコン基板を載置した縦型熱処理炉を用いて熱処理を行うことを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）
前記酸化膜の除去後に熱処理を行うことを行うことを特徴とする付記１３または１５記載の半導体装置の製造方法。
（付記１７）
前記素子分離構造を形成する工程は、前記シリコン基板の前記一の面に、前記マスクパターンを使って素子分離溝を形成する工程と、前記シリコン基板の前記一の面に、前記素子分離溝を充填してシリコン酸化膜を堆積する工程と、前記シリコン酸化膜を前記一の面から、前記素子分離溝を充填している部分を除き、化学機械研磨およびＨＦ処理を実行することにより除去する工程と、を含むことを特徴とする付記１４〜１６のうち、いずれか一項記載の半導体装置の製造方法。
（付記１８）
前記第１の膜が、ポリシリコン膜、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン膜、酸窒化シリコン膜のいずれか、あるいはこれらの積層膜からなることを特徴とする付記１４〜１７のうち、いずれか一項記載の半導体装置の製造方法。
（付記１９）
前記酸化膜の膜厚が、２００ｎｍ以上であることを特徴とする付記１４〜１８のうち、いずれか一項記載の半導体装置。
（付記２０）
前記配線層を形成する工程は、Ｃｕ配線層を形成する工程を含むことを特徴とする付記１４〜１９のうち、いずれか一項記載の半導体装置の製造方法。
（付記２１）
先記シリコン基板は、３００ｍｍ径のシリコンウェハであることを特徴とする付記１４〜２０のうち、いずれか一項記載の半導体装置の製造方法。
縦型炉の一例を示す断面図である。 第１の実施形態による半導体装置の製造工程を示す図（その１）である。 第１の実施形態による半導体装置の製造工程を示す図（その２）である。 第１の実施形態による半導体装置の製造工程を示す図（その３）である。 第１の実施形態による半導体装置の製造工程を示す図（その４）である。 第１の実施形態による半導体装置の製造工程を示す図（その５）である。 第１の実施形態による半導体装置の製造工程を示す図（その６）である。 第１の実施形態による半導体装置の製造工程を示す図（その７）である。 第１の実施形態による半導体装置の製造工程を示す図（その８）である。 第１の実施形態による半導体装置の製造工程を示す図（その９）である。 第１の実施形態による半導体装置の製造工程を示す図（その１０）である。 第１の実施形態による半導体装置の製造工程を示す図（その１１）である。 第１の実施形態による半導体装置の製造工程を示す図（その１２）である。 第１の実施形態による半導体装置の製造工程を示す図（その１３）である。 第１の実施形態による半導体装置の製造工程を示す図（その１４）である。 第１の実施形態による半導体装置の製造工程を示す図（その１５）である。 第１の実施形態による半導体装置の製造工程を示す図（その１６）である。 第１の実施形態による半導体装置の製造工程を示す図（その１７）である。 第１の実施形態による半導体装置の製造工程を示す図（その１８）である。 第１の実施形態による半導体装置の製造工程を示す図（その１９）である。 第１の実施形態による半導体装置の製造工程を示す図（その２０）である。 第１の実施形態による半導体装置の製造工程を示す図（その２１）である。 第１の実施形態による半導体装置の製造工程を示す図（その２２）である。 第１の実施形態による半導体装置の製造工程を示す図（その２３）である。 図２Ａ〜図２Ｗのプロセスを要約したフローチャートである。 比較例による半導体装置の製造工程を示す図（その１）である。 比較例による半導体装置の製造工程を示す図（その２）である。 比較例による半導体装置の製造工程を示す図（その３）である。 比較例による半導体装置の製造工程を示す図（その４）である。 比較例による半導体装置の製造工程を示す図（その５）である。 比較例による半導体装置の製造工程を示す図（その６）である。 比較例による半導体装置の製造工程を示す図（その７）である。 比較例による半導体装置の製造工程を示す図（その８）である。 比較例による半導体装置の製造工程を示す図（その９）である。 比較例による半導体装置の製造工程を示す図（その１０）である。 比較例による半導体装置の製造工程を示す図（その１１）である。 比較例による半導体装置の製造工程を示す図（その１２）である。 比較例による半導体装置の製造工程を示す図（その１３）である。 比較例による半導体装置の製造工程を示す図（その１４）である。 比較例による半導体装置の製造工程を示す図（その１５）である。 比較例による半導体装置の製造工程を示す図（その１６）である。 比較例による半導体装置の製造工程を示す図（その１７）である。 比較例による半導体装置の製造工程を示す図（その１８）である。 比較例による半導体装置の製造工程を示す図（その１９）である。 比較例による半導体装置の製造工程を示す図（その２０）である。 図４Ａ〜図４Ｔのプロセスを要約したフローチャートである。 第１の実施形態により形成した熱酸化膜の面内膜厚分布を示す図である。 別の比較例により形成した熱酸化膜の面内膜厚分布を示す図である。 図６Ａ，６Ｂの結果を説明する図である。 図６Ａ，６Ｂの結果を説明する別の図である。 様々な膜を裏面に有するシリコンウェハの表面に形成された熱酸化膜の膜厚を示す図である。 第２の実施形態による半導体装置の製造工程を示す図（その１）である。 第２の実施形態による半導体装置の製造工程を示す図（その２）である。 第２の実施形態による半導体装置の製造工程を示す図（その３）である。 第２の実施形態による半導体装置の製造工程を示す図（その４）である。 第２の実施形態による半導体装置の製造工程を示す図（その５）である。 第２の実施形態による半導体装置の製造工程を示す図（その６）である。 第２の実施形態による半導体装置の製造工程を示す図（その７）である。 第２の実施形態による半導体装置の製造工程を示す図（その８）である。 第２の実施形態による半導体装置の製造工程を示す図（その９）である。 第２の実施形態による半導体装置の製造工程を示す図（その１０）である。 第２の実施形態による半導体装置の製造工程を示す図（その１１）である。 第２の実施形態による半導体装置の製造工程を示す図（その１２）である。 第２の実施形態による半導体装置の製造工程を示す図（その１３）である。 第２の実施形態による半導体装置の製造工程を示す図（その１４）である。 第２の実施形態による半導体装置の製造工程を示す図（その１５）である。 第２の実施形態による半導体装置の製造工程を示す図（その１６）である。 第２の実施形態による半導体装置の製造工程を示す図（その１７）である。 第２の実施形態による半導体装置の製造工程を示す図（その１８）である。 第２の実施形態による半導体装置の製造工程を示す図（その１９）である。 第２の実施形態による半導体装置の製造工程を示す図（その２０）である。 第２の実施形態による半導体装置の製造工程を示す図（その２１）である。 第２の実施形態による半導体装置の製造工程を示す図（その２２）である。 第２の実施形態による半導体装置の製造工程を示す図（その２３）である。 図９Ａ〜図９Ｗのプロセスを要約したフローチャートである。
符号の説明
１０ 縦型炉
１１Ａ ヒータ
１２Ａ 石英ボート
１２Ｂ 石英管リアクタ
１２ａ 排気口
１２ｂ ガス導入口
１２ｃ 石英ライン
２１ シリコンウェハ
２１Ｔ 素子分離溝
２１ａ，２１ｂ ＬＤＤ領域
２１ｃ，２１ｄ ソース／ドレイン領域
２２，２２Ａ，２５Ａ，２５Ｂ シリコン酸化膜
２３ パッド酸化膜
２４Ａ，２４Ｂ，２９Ａ，２９Ｂ ポリシリコン膜
２６Ａ，２６Ｂ 反射防止膜
２７ シリコン酸化膜
２７Ｉ 素子分離絶縁膜
２８，２８Ｇ ゲート酸化膜
２９Ｇ ポリシリコンゲート電極
３０Ａ，３０Ｂ シリコン窒化膜
３０Ｗ 側壁絶縁膜
３１Ｓ，３１Ｄ，３１Ｇ シリサイド領域

Claims (10)

  1. 酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、
    前記シリコン基板の少なくとも他の面に第１の酸化膜を形成する工程と、
    前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、
    前記第１の膜を、前記シリコン基板の前記一の面においてパターニングし、マスクパターンを形成する工程と、
    前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして使い、素子分離領域を形成する工程と、
    前記シリコン基板の前記一の面においてゲート絶縁膜を形成する工程と、
    前記シリコン基板の前記一の面において前記ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、
    前記シリコン基板の前記他の面に前記第１の酸化膜を維持したまま、前記半導体基板上方に配線層を形成する工程と、
    を含む半導体装置の製造方法。
  2. 前記ゲート絶縁膜の形成は、前記シリコン基板を複数載置した縦型熱処理炉を用いて熱処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記ゲート電極形成後、少なくとも前記ゲート電極の側壁面を覆って第２の膜を成膜し、前記第２の膜を前記一の面においてエッチバックしてサイドウォールを形成する工程と、
    前記シリコン基板の前記他の面に形成された前記第２の膜を除去する工程と、
    をさらに含む請求項１または２記載の半導体装置の製造方法。
  4. 前記第１の膜が、ポリシリコン膜、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン膜、酸窒化シリコン膜のいずれかを含む、あるいはこれらを２つ以上含む積層膜であることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
  5. 前記第１の膜を成膜後、第２の酸化膜を成膜し、前記一の面の前記第２の酸化膜を除去する工程をさらに含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
  6. 前記第１の膜が、ポリシリコン膜であることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
  7. 前記第１の酸化膜の膜厚が、２００ｎｍ以上であることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
  8. 酸化膜を有さない、あるいは１００ｎｍ以下の酸化膜を有し、一の面を有するシリコン基板を準備する工程と、
    前記シリコン基板に第１の膜を、少なくとも前記一の面を覆うように成膜する工程と、
    前記シリコン基板の少なくとも前記他の面を覆うように第１の酸化膜を形成する工程と、
    前記シリコン基板の前記一の面において前記第１の酸化膜を除去する工程と、
    前記第１の膜を、前記シリコン基板の一の面においてパターニングし、マスクパターンを形成する工程と、
    前記シリコン基板の前記一の面に、前記マスクパターンをマスクとして素子分離領域を形成する工程と、
    前記シリコン基板上にゲート絶縁膜を形成する工程と、
    前記シリコン基板の前記一の面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側にソース・ドレイン領域を形成し、トランジスタを形成する工程と、
    前記シリコン基板の他の面に前記第１の酸化膜を維持したまま、前記シリコン基板上方に配線層を形成する工程と、
    を含む半導体装置の製造方法。
  9. 前記ゲート絶縁膜の形成は、複数の前記シリコン基板を載置した縦型熱処理炉を用いて熱処理を行うことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１の酸化膜の除去後に熱処理を行うことを行うことを特徴とする請求項８または９記載の半導体装置の製造方法。
JP2008163797A 2008-06-23 2008-06-23 半導体装置の製造方法 Expired - Fee Related JP5417748B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008163797A JP5417748B2 (ja) 2008-06-23 2008-06-23 半導体装置の製造方法
US12/468,265 US8043917B2 (en) 2008-06-23 2009-05-19 Method for manufacturing semiconductor device
TW098116719A TWI430365B (zh) 2008-06-23 2009-05-20 製造半導體裝置之方法
KR1020090052892A KR101127492B1 (ko) 2008-06-23 2009-06-15 반도체 장치의 제조 방법
US13/238,336 US8273630B2 (en) 2008-06-23 2011-09-21 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008163797A JP5417748B2 (ja) 2008-06-23 2008-06-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010003992A true JP2010003992A (ja) 2010-01-07
JP5417748B2 JP5417748B2 (ja) 2014-02-19

Family

ID=41431670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008163797A Expired - Fee Related JP5417748B2 (ja) 2008-06-23 2008-06-23 半導体装置の製造方法

Country Status (4)

Country Link
US (2) US8043917B2 (ja)
JP (1) JP5417748B2 (ja)
KR (1) KR101127492B1 (ja)
TW (1) TWI430365B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779173A (zh) * 2014-01-15 2015-07-15 瑞萨电子株式会社 半导体器件的制造方法及半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102693982A (zh) * 2011-03-23 2012-09-26 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制备方法
GB201306342D0 (en) * 2013-04-08 2013-05-22 Costain Oil Gas & Process Ltd Process and apparatus for separation of hydrocarbons and nitrogen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273183A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
JPH08264400A (ja) * 1995-03-28 1996-10-11 Mitsubishi Electric Corp シリコン単結晶ウェハおよびその表面の熱酸化方法
JP2003203912A (ja) * 2002-01-09 2003-07-18 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004128037A (ja) * 2002-09-30 2004-04-22 Trecenti Technologies Inc 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JPH09120965A (ja) * 1995-10-25 1997-05-06 Toshiba Corp 半導体装置の製造方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP4014738B2 (ja) 1998-09-15 2007-11-28 株式会社東芝 半導体ウェーハの製造方法
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP2002299587A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体集積回路デバイスおよびその製造方法
JP2002334927A (ja) 2001-05-11 2002-11-22 Hitachi Ltd 半導体装置の製造方法
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
KR20050067451A (ko) * 2003-12-29 2005-07-04 주식회사 하이닉스반도체 반도체 소자 및 제조방법
US7968910B2 (en) * 2008-04-15 2011-06-28 International Business Machines Corporation Complementary field effect transistors having embedded silicon source and drain regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273183A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
JPH08264400A (ja) * 1995-03-28 1996-10-11 Mitsubishi Electric Corp シリコン単結晶ウェハおよびその表面の熱酸化方法
JP2003203912A (ja) * 2002-01-09 2003-07-18 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004128037A (ja) * 2002-09-30 2004-04-22 Trecenti Technologies Inc 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779173A (zh) * 2014-01-15 2015-07-15 瑞萨电子株式会社 半导体器件的制造方法及半导体器件
JP2015133452A (ja) * 2014-01-15 2015-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
TWI430365B (zh) 2014-03-11
US8273630B2 (en) 2012-09-25
TW201001537A (en) 2010-01-01
US8043917B2 (en) 2011-10-25
KR101127492B1 (ko) 2012-03-27
US20090317956A1 (en) 2009-12-24
KR20090133078A (ko) 2009-12-31
US20120009752A1 (en) 2012-01-12
JP5417748B2 (ja) 2014-02-19

Similar Documents

Publication Publication Date Title
KR100621888B1 (ko) 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
JP4398467B2 (ja) 半導体装置の製造方法
JP5204964B2 (ja) 半導体装置の製造方法
US8173515B2 (en) Method for manufacturing semiconductor device
JP2011066135A (ja) 相変化メモリ装置の製造方法
CN100550343C (zh) 半导体元件的浅沟槽隔离层及其制作方法
US7825004B2 (en) Method of producing semiconductor device
US20110003467A1 (en) Method of manufacturing semiconductor device
KR20040005580A (ko) 절연체를 포함하는 반도체 장치 및 그 제조 방법
US7005367B2 (en) Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer
JP5417748B2 (ja) 半導体装置の製造方法
JP2009141096A (ja) 半導体装置の製造方法
JP5703590B2 (ja) 半導体装置の製造方法
US6803289B1 (en) Bipolar transistor and method for making the same
JP4322150B2 (ja) 半導体装置の製造方法
JP2018207075A (ja) 基板処理方法及び基板処理装置
JP2000100926A (ja) 半導体装置の製造方法及び半導体装置
KR100529873B1 (ko) 반도체소자의 제조방법
JP2005277285A (ja) 半導体装置の製造方法
JP2023065305A (ja) 成膜方法及び成膜システム
JP5585077B2 (ja) 半導体装置の製造方法
JP2001244440A (ja) 集積回路の配線構造及びその製造方法
JP3632198B2 (ja) 半導体装置の製造方法
KR100596424B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH09252060A (ja) 半導体不揮発性記憶装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130806

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131022

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131104

R150 Certificate of patent or registration of utility model

Ref document number: 5417748

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees