KR101127492B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

[과제] 종형로를 사용한 실리콘 웨이퍼 상에의 반도체 장치의 제조에 있어서, 실리콘 웨이퍼의 이면을 보호함으로써, 프로세스 중에서의 실리콘 웨이퍼의 오염을 억제하고, 동시에 실리콘 웨이퍼의 디척(dechuck)을 용이하게 한다.
[해결수단] 반도체 장치의 제조 방법은 산화막을 갖지 않거나 또는 100nm이하의 산화막을 갖는 실리콘 기판을 이용하여, 상기 실리콘 기판의 일 면에 반도체 소자를 형성하는 것으로서, 상기 실리콘 기판의 적어도 다른 면에 접하도록 산화막을 형성하는 공정과, 상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록, 또한 상기 다른 면에서 상기 산화막을 덮도록 성막하는 공정과, 상기 제 1 막을, 상기 실리콘 기판의 상기 일 면에서 패터닝하여 마스크 패턴을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로서 사용하여 소자 분리 영역을 형성하는 공정과, 상기 실리콘 기판의 상기 다른 면에서, 상기 제 1 막을 제거하는 공정과, 상기 실리콘 기판의 상기 일 면에서 게이트 절연막을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에서 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측에 소스/드레인 영역을 형성하여 트랜지스터를 형성하는 공정과, 상기 실리콘 기판의 다른 면에 상기 산화막을 유지한 채, 상기 반도체 기판 상방에 배선층을 형성하는 공정을 포함한다.
실리콘 웨이퍼, 마스크 패턴, 산화막, 종형로

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 반도체 장치의 제조에 관한 것이다.
반도체 장치의 양산에 있어서, 다수의 웨이퍼를 동시에 처리하는 일괄식 처리는 생산성을 향상시키는 유력한 수단이며, 종래부터 널리 사용되고 있다.
오늘의 일괄식 처리에서는, 막형성은, 각각 수평으로 배치된 다수의 웨이퍼를, 간격을 두고 수직방향으로 배치한 상태에서 처리하는 종형로(縱型爐)에 의해 이루어지는 것이 일반적이다.
[특허문헌 1] 일본국 공개특허 제2002-334927호 공보
[특허문헌 2] 일본국 공개특허 제2000-091175호 공보
[특허문헌 3] 일본국 공개특허 제2002-299587호 공보
그런데, 오늘의 반도체 장치의 제조공정에서는, 이면을 실리콘 질화막으로 보호한 상태의 실리콘 웨이퍼를 사용하고, 표면에 대하여 여러가지 기판 처리가 실시되는 것이 있다. 실리콘 웨이퍼의 이면을 질화막으로 보호해 둠으로써, 예를 들면 동(Cu)배선 형성 공정 등에서 Cu층을 형성한 경우에도, Cu 원자가 실리콘 웨이퍼 이면으로부터 표면의 소자 형성 영역으로 확산하고, 소자 특성이 변조(變調)를 받는 문제를 회피 하는 것이 가능하다.
이에 대하여, 실리콘 웨이퍼의 이면에 보호막을 형성하지 않고, 실리콘면이 노출하고 있도록 한 경우에는, 실리콘면이 오염되기 쉽다. 또한 상기 종형로를 사용한 열처리나 열산화막 형성 시에, 노출한 실리콘면으로부터 기화한 실리콘(Si)원자가 처리 장치를 오염시키고, 예를 들면 온도 제어등의 정밀도가 열화하는 등의 문제를 야기시킨다.
한편, 이렇게 실리콘 웨이퍼의 이면을 실리콘 질화막으로 덮은 경우에는, 실리콘 질화막 표면이 산화되거나, 실리콘 질화막과 실리콘 웨이퍼의 계면에 산화막이 존재하거나 함으로써, 소위 ONO(산화막/질화막/산화막)구조가 형성되는 경우가 있다. 이 경우, 트랩 된 전하에 의해, 디척이 불량이 되거나, 게이트 절연막 성막시에 있어서, 형성된 게이트 절연막의 막두께가 소정치로부터 벗어나거나, 또는 막두께의 면내 분포가 불량해지거나 하는 문제가 생긴다. 후자의 문제는, 본 발명의 발명자가 본 발명의 기초가 되는 연구에 있어서 발견한 것이다. 이 문제는, 종형 로 중에 있어서, 게이트 절연막이 형성되는 실리콘 웨이퍼의 표면이, 실리콘 질화막으로 덮어진 상측의 실리콘 웨이퍼의 이면에 근접해서 배설 설치됨으로써 발생한다. 즉, 노출한 실리콘 질화막에 의해, 상기 하측의 실리콘 웨이퍼 표면을 열산화 하는 산소가 흡수되어 버려, 산화하고 싶은 실리콘 웨이퍼의 표면에 있어서 산소의 고갈을 발생시킨다.
이러한 게이트 절연막의 성막의 이상(異常)은, 특히 오늘의 게이트 길이를 60nm로 한정하고, 그리고 게이트 절연막의 막두께를 2nm로 한정하는 초미세화?초고속반도체 장치에 있어서 심각하다.
일 측면에 의하면, 반도체 장치의 제조 방법은, 산화막을 갖지 않거나, 또는 1OOnm이하의 산화막을 가지며, 일 면을 갖는 실리콘 기판을 준비하는 공정과, 상기 실리콘 기판의 적어도 다른 면에 접하도록 제 1 산화막을 형성하는 공정과, 상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정과, 상기 제 1 막을, 상기 실리콘 기판의 상기 일 면에서 패터닝하여 마스크 패턴을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로서 사용하여 소자 분리 영역을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에서 게이트 절연막을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에서 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여 트랜지스터를 형성하는 공정과, 상기 실리콘 기판의 상기 다른 면에 상기 제 1 산화막을 유지한 채, 상기 실리콘 기판 상방에 배선층을 형성하는 공정을 포함한다.
다른 측면에 의하면, 반도체 장치의 제조 방법은, 산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 가지며, 일 면을 갖는 실리콘 기판을 준비하는 공정과, 상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정과, 상기 실리콘 기판의 적어도 상기 다른 면에 접하고, 상기 다른 면을 덮도록 제 1 산화막을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에서 상기 제 1 산화막을 제거하는 공정과, 상기 제 1 막을, 상기 실리콘 기판의 일 면에서 패터닝하여 마스크 패턴을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로서 소자 분리 영역을 형성하는 공정과, 상기 실리콘 기판 위에 게이트 절연막을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여 트랜지스터를 형성하는 공정과, 상기 실리콘 기판의 다른 면에 상기 제 1 산화막을 유지한 채, 상기 실리콘 기판 상방에 배선층을 형성하는 공정을 포함한다.
본 발명의 실시예에 의하면, 기판 처리 시, 실리콘 웨이퍼의 이면이, 반도체 장치의 제조 프로세스의 최초부터 최후까지 산화막에 의해 보호된다. 이 때문에, 개개의 실리콘 웨이퍼상에의 반도체 장치의 제조를, 다른 실리콘 웨이퍼상에의 반도체 장치의 제조에 영향을 주지 않고 실행 하는 것이 가능하다. 일례로서 게이트 절연막을 소망의 막두께로 형성 하는 것이 가능하다. 또한 이 때, 실리콘 웨이퍼상에서의 게이트 절연막의 면내 균일성을 향상시키는 것이 가능하다. 또한 실리콘 웨이퍼의 이면을 산화막으로 덮기 때문에, 질화막으로 덮었을 경우와 같은 디척 불량의 문제가 생기지 않는다.
[제 1 실시예]
도 1은 제 1 실시예에서 열산화처리 등에 사용되는 종형로(10)의 개략적 구성을 나타낸다.
도 1을 참조하면, 종형로(10)는 히터(11A)를 주위에 형성된 용기(11B) 중에 삽입된, 내경이 330mm정도로 선단부가 닫힌 석영관에 의해 이루어진 리액터(12B)를 갖는다. 상기 리액터(12B) 중에는 보온통(13) 위에 형성된 석영 보드(12A)가 삽입된다. 상기 석영 보드(12A) 위에는, 다수의 실리콘 웨이퍼(W)가, 수평한 상태에서 수직방향으로, 5～8mm정도의 간격으로 설치된다.
상기 석영관 리액터(12B)에는 배기구(12a)가 형성되고, 상기 리액터(12B) 내부의 공간이 배기 된다. 또 상기 석영관 리액터(12B)에는 가스 도입구(12b)가 형성되고, 상기 가스 도입구(12b)에는, 열산화처리의 경우에는, 산소 가스 등의 산화 가스가 공급된다. 또 CVD법에 의한 실리콘 산화막의 성막 등의 경우에는, 상기 가스 도입구(12b)에 의해 산소 가스와 TEOS등의 원료 가스가 도입된다. 또한 폴리 실리콘막의 성막 등의 경우에는, 상기 가스 도입구(12b)에 의해 예를 들면 실란(SiH4)가스나 사염화 실리콘(SiCl4) 등의 원료 가스가, 캐리어 가스 및 필요에 따라서 적당한 반응 가스와 함께 도입된다.
이렇게 하여 도입된 산화 가스나 원료 가스 등의 처리 가스는, 상기 석영관 리액터(12B)의 외주에 따라 연장하는 석영 라인(12c)을 통해서 흐르고, 상기 석영관 리액터(12B)의 선단부, 즉 정부(頂部)에 형성된 가스 도입구(도시 생략)에 의해 상기 석영 리액터(12B) 내부의 프로세스 공간으로 도입된다.
이하, 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 프로세스를, 도 2a～ 도 2v를 참조하면서 설명한다. 이하에서는, 도 1의 종형로(10)와 동일한 구성의 종형로를 사용하여 다수의 실리콘 웨이퍼가 일괄해서 처리되지만, 설명은 그 중의 하나의 웨이퍼에 대해서만 행한다.
도 2a를 참조하면, 예를 들면 300mm지름의 실리콘 웨이퍼(21)가 준비되고, 상기 종형로(10)와 동일한 구성을 갖는 제 1 종형로에 도입된다. 본실시예에서는 상기 제 1 종형로 중에서 실리콘 웨이퍼(21)는 수직방향으로 5～8mm정도의 간격으로 설치되어 있다. 본 실시예에서 사용되는 상기 실리콘 웨이퍼(21)는 그 전체 면, 또는 적어도 그 윗면에 있어서 자연 산화막 또는 화학 산화막 등 그 밖의 산화막이, 예를 들면 HF처리에 의해 제거된 것이여도 좋다. 이 경우, 다른 면에는 자연 산화막이나 그 밖의 산화막이 남아있어도 좋다. 어느 경우든 본 실시예에서는 상기 실리콘 웨이퍼(21)를, 표면을 덮는 산화막의 막두께가 1OOnm이하, 또는 이러한 산화막을 갖지 않게 하여 준비한다. 이러한 실리콘 기판으로서는, 막두께가 1OOnm이하의 자연 산화막 또는 화학 산화막으로 덮어진 실리콘 웨이퍼를 그대로 사용하는 것도 가능하다.
다음으로, 상기 실리콘 웨이퍼(21)를 상기 제 1 종형로 중에서 900～1100℃ 의 기판 온도로 유지하고, 산화 분위기 중에서, 상기 실리콘 웨이퍼(21)의 표면(윗면) 및 이면(밑면)에 실리콘 산화막(22)을 열산화에 의해, 도 2b에 나타나 있는 바와 같이, 200nm～400nm의 막두께로 형성한다. 또, 도 2b의 실리콘 산화막(22)은, 상기 제 1 종형로 중에서 웨트 산화를 행함으로써 형성 하는 것도 가능하다. 또는 상기 실리콘 웨이퍼(21)를 상기 제 1 종형로 중에서 500～600℃의 기판온도로 유지하고, TEOS 원료 가스를 산소 가스와 함께 상기 석영관 리액터(12B)에, 도입하는 것도 가능하다. 이러한 TEOS를 원료로 한 CVD법에 의해, 상기 실리콘 웨이퍼(21)의 표면(윗면) 및 이면(밑면)에 실리콘 산화막(22)이, 도 2b에 나타나 있는 바와 같이, 200nm이상의 막두께로 형성된다. 앞에서도 기술한 바와 같이, 상기 실리콘 웨이퍼(21)는, 산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖도록 준비되어 있다.
다음으로, 상기 실리콘 웨이퍼(21)를 상기 제 1 종형로로부터 취출하고, 도 2c에 나타나 있는 바와 같이, 상기 표면의 실리콘 산화막(22)을, 도면에 나타내는 것은 생략 하였지만 매엽식의 습식 에칭 장치 중에서 불산(HF)을 사용하여 제거하고, 이면에만 상기 실리콘 산화막(22)을 남긴다.
다음으로, 상기 실리콘 웨이퍼(21)는 상기 종형로(10)와 동일한 구성의 제 2 종형로에 유지되고, 열산화처리가 행하여진다. 이에 따라 도 2d에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)의 표면의 실리콘 노출면에 패드 산화막이 되는 열산화막(23)을, 예를 들면 10nm의 막두께로 형성한다. 상기 실리콘 산화막(22)이 CVD 산화막 등에 의해 형성되어 있는 경우에는, 이 열산화처리에 수반하여, 상기 실리콘 산화막(22)도 열처리되고, 치밀(緻密)한 산화막(22A)으로 변화된다. 한편 상기 실리콘 산화막(22)이 열산화막일 경우에는, 도 2d에 공정에 있어서 막질 또는 막두께에 실질적인 변화는 없다. 이하의 설명에서는, 도 2d의 공정 이후, 상기 실리콘 산화막(22)을 부호 22A로 나타낸다.
다음으로, 상기 실리콘 웨이퍼(21)는 상기 종형로(10)와 동일한 구성의 제 3 종형로에 있어서, 실란 가스등의 실리콘 원료 가스를 공급하고, 도 2e에 나타나 있는 바와 같이, 상기 도 2d의 열산화막(23) 위, 및 산화막(22A) 위에 각각 폴리 실리콘막(24A 및 24B)을, 예를 들면 1OOnm의 막두께로 형성한다.
다음으로, 상기 실리콘 웨이퍼(21)는 상기 종형로(10)와 동일한 구성의 제 4 종형로에 유지되고, TEOS 원료 가스를 산소 가스와 함께 공급한다. 이러한 TEOS를 원료로 한 CVD법에 의해, 도 2f에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)의 이면에 있어서 상기 폴리 실리콘막(24B) 위에 실리콘 산화막(25B)을 형성한다. 이 때 상기 실리콘 산화막(25B)의 막두께는, 이하에 설명하는 소자 분리 구조의 형성 공정이 종료한 시점에서 소실하도록, 소자 분리 구조의 형성 공정에서의 에칭량을 고려해서 설정하는 것이 바람직하다. 상기 실리콘 산화막(25B)의 형성과 동시에 상기 실리콘 웨이퍼(21)의 표면에 있어서도, 상기 폴리 실리콘막(24A) 위에 실리콘 산화막(25A)이 동일한 두께만큼만 형성된다.
다음으로, 도 2g에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)를 상기 제 4 종형로로부터 취출하고, 매엽식의 습식 에칭 장치에서, 상기 표면의 실리콘 산화막(25A)을 HF에 의해 제거한다.
다음으로, 상기 실리콘 웨이퍼(21)를 상기 종형로(10)와 동일한 제 5 종형로에 도입되고, TEOS 원료 가스를 산소 가스와 함께 공급한다. 이에 따라 도 2h에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)의 표면에 있어서 상기 폴리 실리콘막(24A) 위에 반사 방지막이 되는 실리콘 산화막(26A, 26B)을, TEOS를 원료로 한 CVD법에 의해, 예를 들면 30nm의 막두께로 형성한다.
또한, 도 2h에 나타나 있는 바와 같이, 상기 표면측의 반사 방지막(26A) 위에 소정의 소자 분리 영역을 노출하는 레지스트 패턴(R)을 형성한다.
다음으로, 도 2j에 나타나 있는 바와 같이, 상기 레지스트 패턴(R)을 마스크에, 그 아래의 반사 방지막(26A), 폴리 실리콘막(24A) 및 패드 산화막(23)을 건식 에칭에 의해 패터닝하고, 실리콘 웨이퍼(21)의 표면 측의 실리콘면을 노출시킨다.
또한, 도 2k에 나타나 있는 바와 같이, 이와 같이 패터닝된 상기 폴리 실리콘막(24A)을 마스크에 상기 실리콘 웨이퍼(21)를 그 표면 측으로부터 건식 에칭에 의해 에칭하여 소자 분리 홈(21T)을 형성한다.
다음으로, 상기 실리콘 웨이퍼(21)를 매엽식의 플라즈마 CVD 장치(도시 생략)에 도입하고, 도 2l에 나타나 있는 바와 같이, 상기 도 2k의 구조의 표면 측에 실리콘 산화막(27)을, 상기 소자 분리 홈(21T)을 충전하도록 고밀도 플라즈마 CVD법에 의해 형성한다.
다음으로, 상기 실리콘 웨이퍼(21)를 상기 매엽식 CVD 장치로부터 취출하고, 화학 기계연마 장치에서 상기 실리콘 산화막(27)을 그 아래의 폴리 실리콘막(24A)이 노출할 때까지 화학 기계연마하여, 도 2m에 나타낸 구조를 얻는다. 도 2m의 구 조에서는, 소자 분리 홈(21T)의 각각이 소자 분리 절연막(27I)에 의해 충전되어 있다.
또한, 도 2m의 구조를, 예를 들면 매엽식의 습식 에칭 장치에 도입하고, 도 2n에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)의 표면의 폴리 실리콘막(24A)을, 예를 들면 HF와 초산(HNO3)의 혼합 수용액으로 이루어지는 에천트에 의해 습식 에칭하고 제거한다. 이 습식 에칭 공정에서는, 상기 실리콘 웨이퍼(21)의 이면에 형성된 실리콘 산화막(25B 및 26B)도 에칭 작용을 받는다. 그러나, 앞서 도 2f에서 설명한 공정에서 상기 실리콘 산화막(25B)을 200nm 이상의 막두께로 형성하고 있다. 이 때문에, 도 2n의 공정에서 폴리 실리콘막(24B)을 제거하는 습식 에칭 처리를 행해도, 실리콘 웨이퍼 이면의 폴리 실리콘막(24B)이 노출되어 제거되는 일은 없다. 그 결과, 그 아래의 실리콘 산화막(22A)은 폴리 실리콘막(24B)에 의해 보호된다.
다음으로, 도 2O에 나타나 있는 바와 같이, 상기 소자 분리 절연막(27I)이 CMP법 및 HF 처리에 의해 평탄화된다. 또한, 도 2O의 공정에서는, 계속되는 실리콘 웨이퍼 표면의 이전 세정 공정에 앞서, 상기 폴리실리콘막(24B)이, 실리콘 산화막(22A)을 남기고 제거된다.
또한, 도 2d ～도 2p의 소자 분리 구조의 형성 공정에서, 상기 폴리 실리콘막(24A, 24B) 대신에 아모퍼스 실리콘막의 단층(單層), 실리콘 산질화막(酸窒化膜)의 단층, 실리콘 질화막의 단층이나, 실리콘 질화막과 TEOS를 원료로 한 실리콘 산 화막의 적층, 그위에 실리콘 질화막과 폴리 실리콘 또는 아모퍼스 실리콘막과 TEOS를 원료로 한 실리콘 산화막의 적층을 사용하는 것도 가능하다.
다음으로, 도 2p에 나타나 있는 바와 같이, 실리콘 웨이퍼(21)의 표면의 실리콘 산화막(23)이나 그 밖의 산화막이, 예를 들면 매엽식의 습식 에칭 장치에서 제거되어, 신선한 실리콘면이 노출된다.
다음으로, 도 2q에 나타나 있는 바와 같이, 상기 도 2p에 나타낸 상태의 실리콘 웨이퍼(21)를 상기 도 1의 종형로(10)와 동일한 구성의 제 6 종형로에서, 750～900℃의 기판 온도로 유지된다. 또한 산화성 가스를 10～20sLm의 유량으로 도입됨으로써, 상기 실리콘 웨이퍼(21)의 상측 노출 실리콘면에 열산화막(28)을 반도체 장치의 게이트 절연막으로서, 약 1.8nm의 막두께를 목표로 형성한다.
이 때, 상기 실리콘 웨이퍼(21)의 이면은 실리콘 산화막(22A)에 의해 덮여져 있기 때문에, 실리콘 웨이퍼(21)의 이면으로부터의 Si의 증발이 억제된다. 그 결과, 증발한 Si가 상기 제 6 종형로의 일부를 이루는 온도센서 등에 부착되어, 온도제어나 프로세스제어에 이상(異常)을 초래하는 문제가 억제된다.
다음으로, 상기 도 2q의 상태의 실리콘 웨이퍼(21)를, 상기 도 1의 종형로(10)와 동일한 제 7 종형로에 유지되고, 도 2r에 나타나 있는 바와 같이, 상기 열산화막(28)위에 폴리 실리콘막(29A)을 예를 들면 105nm의 막두께로, CVD법에 의해 형성한다. 또한 동시에 상기 실리콘 산화막(22A)의 아래에 폴리실리콘막(29B)이 동일한 막두께로 형성된다.
이와 같이 하여 얻어진, 도 2r의 상태의 실리콘 웨이퍼(21)는 상기 제 7 종 형로로부터 취출되고, 레지스트 프로세스를 사용한 패터닝에 의해 상기 폴리 실리콘막(29A) 및 그 아래의 열산화막(28)이 레지스트 프로세스를 사용하여 패터닝되어, 도 2s에 나타나 있는 바와 같이, 폴리실리콘 게이트 전극(29G)과 게이트 절연막(28G)이 형성된다. 또한, 도 2s에 나타나 있는 바와 같이, 상기 폴리실리콘 게이트 전극(29G)을 마스크로 p형 또는 n형의 불순물원소가 이온주입 된다. 이에 따라 상기 실리콘 웨이퍼(21A)의 표면 중, 소자 분리 영역(27I)에 의해 구획된 소자영역(21A)에, LDD영역이 되는 확산 영역(21a, 21b)이 형성된다.
다음으로, 이와 같이 하여 얻어진 도 2s의 상태의 실리콘 웨이퍼(21)는 도 1의 종형로(10)와 동일한 제 8 종형로에 유지되고, 암모니아(NH3)가스와 실란 가스를 도입 함으로써, 상기 실리콘 웨이퍼(21)의 표면에, 상기 폴리 실리콘 게이트 전극(29G)을 덮도록 실리콘 질화막(30A)을 CVD법에 의해 형성한다. 또한 동시에, 동일한 실리콘 질화막(30B)이 상기 실리콘 웨이퍼(21)의 이면을 덮는 폴리 실리콘막(29B) 위에 형성된다.
또한, 상기 도 2t의 상태의 실리콘 웨이퍼(21)는 상기 제 6 종형로로부터 취출되고, 도 2u에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(21)의 표면에 대략 수직방향으로 작용하는 이방성 에칭을 행한다. 이에 따라 상기 실리콘 질화막(30A)이 에치백 되어, 게이트 전극(29G)의 양측벽면에 측벽 절연막(30W)이 형성된다. 또한 도 2u에 나타나 있는 바와 같이, 상기 게이트 전극(29G) 및 측벽 절연막(30W)을 마스크로 n형 또는 p형의 불순물 원소의 이온주입이 이루어진다. 이에 의해, 상기 소자 영역(21A)에서 실리콘 웨이퍼(21) 중, 상기 측벽 절연막(30W)의 각각의 외측에 소스 영역 및 드레인 영역을 이루는 확산 영역(21c, 21d)이 형성된다.
또한 도 2u의 공정에서는, 상기 실리콘 웨이퍼(21)의 이면에서, 상기 실리콘 질화막(30B) 및 폴리 실리콘막(29B)이 각각 CHF계 에칭 가스를 사용한 건식 에칭 및 HF/HNO3 에천트를 사용한 습식 에칭에 의해 제거된다. 도 2u의 상태에서도, 상기 실리콘 웨이퍼(21)의 이면은 산화막(21A)에 의해 계속해서 덮여져 있는 것에 주의해야 한다.
또한, 도 2v에 나타나 있는 바와 같이, 도 2u의 구조의 확산 영역(21c, 21d) 및 게이트 전극(29G) 위에 각각 실리사이드 영역(31S, 31D, 31G)이, 전형적으로는 살리 사이드법에 의해 형성된다.
더욱이, 도 2w에 나타나 있는 바와 같이, 도 2v의 구조 위에 상기 게이트 전극(29G)을 덮도록 절연막(41)이 형성된다. 또한, 상기 절연막(41) 중에 상기 실리사이드 영역(31S, 31D)에 각각 콘택트 하고, 예를 들면 텅스텐(W)으로 이루어지는 도전성 플러그(41A, 41B)가 형성된다.
더욱이, 상기 절연막(41) 위에는 층간절연막(42)이 형성된다. 또한, 상기 층간 절연막(42) 중에 다마신법에 의해, 각각 상기 도전성 플러그(41A, 41B)에 콘택트 하고, 동(Cu)배선 패턴(42A, 42B)이 형성된다.
더욱이, 상기 절연막(42) 위에는 다음 층간 절연막(43)이 형성된다. 또한 상기 층간 절연막(43) 중에, 듀얼 다마신법에 의해, 비어 플러그(43P)를 갖는 Cu 배선 패턴(43A)이, 상기 Cu 배선 패턴(42A)에 콘택트하여 형성된다. 또한 상기 층간 절연막(43) 중에는, 비어 플러그(43Q)를 갖는 Cu 배선 패턴(43B)이, 상기 Cu 배선 패턴(42B)에 콘택트하여 형성된다.
더욱이, 상기 절연막(43) 위에는 다음 층간 절연막(44)이 형성된다. 또한 상기 층간 절연막(44) 중에, 듀얼 다마신법에 의해, 비어 플러그(44P)를 갖는 Cu 배선 패턴(44A)이, 상기 Cu 배선 패턴(43B)에 콘택트하여 형성된다.
이와 같이 하여 형성된 층간 절연막(42～44) 및 Cu 배선 패턴(42A, 42B, 43A, 43B, 44A) 및 Cu 비어 플러그(43P, 43Q, 44P)는 상기 실리콘 기판(21)의 표면에서 다층 배선 구조를 형성한다.
이러한 다층 배선 구조의 형성에서는, 상기 Cu 배선 패턴이나 Cu 비어 플러그의 형성이 전해 도금법에 의해 이루어지기 때문에, 도 2w의 상태의 실리콘 웨이퍼(21)에서 이면에 실리콘면이 노출되어 있을 경우, 도금액 중의 Cu 원자가 퇴적해버리고, 이것이 이 후의 프로세스에서 실리콘 기판(21)의 표면에 확산할 우려가 있다.
이에 대하여 본 실시예에서는 다층 배선 구조의 형성 시점에서도 실리콘 웨이퍼(21)의 이면이 실리콘 산화막(22A)에 의해 덮여져 있기 때문에, 이러한 Cu 원자의 퇴적은 생기지 않는다.
또한, 본 실시예에서 상기 제 1 ～ 제 8 종형로는, 모두 별개의 종형로일 필요는 없고 그 일부 또는 모두가 동일한 종형로이여도 관계 없다.
도 3은 상기 도 2a ～ 2w의 공정으로 이루어지는 본 실시예에 의한 반도체 장치의 제조 프로세스의 개요를 종합하여 나타낸 프로챠트이다.
도 3을 참조하면, 스텝 1은 도 2a에 대응하고, 상기 산화막을 갖지 않거나 또는 100nm 이하의 산화막을 갖는 실리콘 웨이퍼가 상기 실리콘 웨이퍼(21)로서 준비된다.
스텝 2는 상기 도 2b 및 도 2c의 공정에 대응하고, 상기 실리콘 웨이퍼(21)의 표면 및 이면에 실리콘 산화막(22)이 형성된 후, 표면으로부터 상기 실리콘 산화막(22)이 제거된다.
스텝 3은 상기 도 2d ～ 도 2e의 공정에 대응하고, 소자 분리 구조 형성에서 하드 마스크로서 사용되는 폴리 실리콘막(24A)이, 이면 측의 폴리 실리콘막(24B)과 함께 형성된다.
스텝 4는 상기 도 2f 및 도 2g의 공정에 대응하고, 상기 이면 측 폴리 실리콘막(25B)을 보호하는 실리콘 산화막(25B)이, 표면의 실리콘 산화막(25A)과 동시에 형성되고, 계속해서, 상기 표면의 실리콘 산화막(25A)이 제거된다.
스텝 5는 상기 도 2h ～ 2j의 공정에 대응하고, 상기 폴리 실리콘막(24A)을 패터닝해서 소자 분리 영역에 대응한 하드 마스크 패턴이 형성된다.
스텝 6은 상기 도 2j ～ 2p의 공정에 대응하고, 상기 실리콘 웨이퍼(21)의 표면에 소자 분리 홈(21T)을 충전하여 소자 분리 절연막(27I)이 형성된다.
스텝 7은 상기 도 2q ～ 도 2s의 공정에 대응하고, 상기 실리콘 웨이퍼(21)의 표면에, 게이트 절연막이 되는 열산화막(28)이 형성되고, 그 위에 게이트 전 극(29G)이 형성된다. 이 때, 앞서 설명한 바와 같이, 상기 실리콘 웨이퍼(21)의 이면이 실리콘 산화막(22A)에 의해 덮여져 있다. 이 때문에, 상기 열산화막(28)의 형성시에도, 실리콘 웨이퍼(21) 이면 측의 노출 실리콘면으로부터의 Si 원자의 증발이 억제된다. 이 때문에 상기 열산화막(28)의 형성에 사용되고 있는 종형로의 온도 제어가 이상(異常)해지는 일은 없다.
스텝 8은 상기 도 2t 및 2u의 공정에 대응한다. 즉, 실리콘 질화막(30A 및 30B)이 실리콘 웨이퍼(21)의 각각 표면 및 이면에 형성되고, 또한 표면의 실리콘 질화막(30A)을 에치백함으로써, 게이트 전극(29G)의 양측 벽면에 측벽 절연막(30W)이 형성된다. 또한 상기 실리콘 웨이퍼(21)의 이면으로부터 실리콘 질화막(30B) 및 폴리 실리콘막(29B)이 제거된다.
스텝 10은 상기 도 2v의 공정에 대응하고, 확산 영역(21c, 21d) 및 게이트 전극(29G)의 표면에 실리사이드층(31S, 31D, 31G)이 각각 형성된다.
스텝 11은 상기 도 2w의 절연막(41) 및 비어 플러그(41A, 41B)의 형성 공정에 대응한다.
스텝 12 ~ 13은 상기 도 2w의 다층 배선 구조의 형성 공정에 대응한다.
앞서 설명한 바와 같이, 본원 발명에서는, 스텝 13의 최후까지, 실리콘 웨이퍼(21)의 이면에 형성된 실리콘 산화막(22A)이 남겨진다. 그 결과, Cu층의 전해 도금법에 의한 성막 공정을 포함하는 다층 배선 구조의 형성 공정을 행해도, 실리콘 웨이퍼(21)의 이면이 Cu에 의해 오염되는 일은 없다.
또한 본 실시예에서는, 상기 실리콘 웨이퍼(21)의 이면을 프로세스의 시작에 서 끝까지 덮는 것이 실리콘 산화막이며, 질화막을 사용했을 경우와 같이, 정전 척으로부터의 웨이퍼의 떼어냄이 잔류 전하에 의해 곤란하게 되는 문제는 생기지 않는다.
다음으로, 이러한 보호 산화막을 실리콘 웨이퍼(21)의 이면에 형성하지 않는, 본 실시예의 비교예에 대해서, 도 4a～4w를 참조하면서 설명한다. 이하의 설명에서도, 도 1의 종형로(10)와 동일한 종형로를 사용하여 다수의 실리콘 웨이퍼가 일괄하여 처리되지만, 설명은 그 중의 하나의 웨이퍼에 대해서만 행한다.
도 4a를 참조하면, 예를 들면 300mm지름의 실리콘 웨이퍼(61)가 상기 종형로(10)와 동일한 제 1 종형로에 도입된다. 상기 실리콘 웨이퍼(61)는 수직방향으로 5～8mm정도의 간격으로 설치되어 있다.
상기 실리콘 웨이퍼(61)는 산소 가스 분위기 중에서 유지되고, 열산화 처리가 행하여진다. 이에 따라 도 4b에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(61)의 표면의 실리콘 노출면에 패드 산화막이 되는 열산화막(63A)을 또한 이면에 동일한 열산화막(63B)을, 예를 들면 10nm의 막두께로 형성한다.
다음으로, 상기 실리콘 웨이퍼(61)를 상기 종형로(10)와 동일한 제 2 종형로로 유지하고, 실란 가스 등의 실리콘 원료 가스를, 본 실시예의 유량과 동일한 유량으로 공급하고, 도 4c에 나타나 있는 바와 같이, 상기 도 2d의 열산화막(63A 및 63B) 위에 각각 폴리 실리콘막(64A, 64B)을, 본 실시예의 폴리 실리콘막(64A, 64B)으로 동일한 막두께로 형성한다.
다음으로, 상기 실리콘 웨이퍼(61)는 상기 제 2 종형로로부터 취출되고, 도 4d에 나타나 있는 바와 같이, 상기 이면의 폴리 실리콘막(64B)이 습식 에칭에 의해 제거된다.
다음으로, 상기 실리콘 웨이퍼(61)를 상기 종형로(10)와 동일한 제 3 종형로로 유지하고, 상기 TEOS 원료 가스를 산소 가스와 함께, 앞서 설명한 바와 같은 유량으로 공급한다. 이에 따라 도 4e에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(61)의 표면에서 상기 폴리 실리콘막(64A) 위에 반사 방지막이 되는 실리콘 산화막(66A)을, TEOS를 원료로 한 CVD법에 의해, 상기 실리콘 산화막(26A, 26B)과 동일한 막두께로 형성한다.
더욱이, 도 4f에 나타나 있는 바와 같이, 상기 표면 측의 반사 방지막(66A) 위에 소정의 소자 분리 영역을 노출하는 레지스트 패턴(R)을 형성한다.
다음으로, 도 4g에 나타나 있는 바와 같이, 상기 레지스트 패턴(R)을 마스크로, 그 아래의 반사 방지막(66A), 폴리 실리콘막(64A) 및 패드 산화막(63A)을 건식 에칭에 의해 패터닝하여 실리콘 웨이퍼(61)의 표면 측의 실리콘면을 노출시킨다.
또한, 도 4h에 나타나 있는 바와 같이, 이렇게 패터닝된 상기 폴리 실리콘막(64A)을 마스크로 상기 실리콘 웨이퍼(61)를 그 표면 측으로부터 건식 에칭에 의해 에칭하여, 소자 분리 홈(61T)을 형성한다.
다음으로, 상기 실리콘 웨이퍼(61)를 매엽식의 플라즈마 CVD 장치(도시 생략)에 도입하고, 도 4i에 나타나 있는 바와 같이, 상기 도 4h의 구조의 표면 측에 실리콘 산화막(67)을, 고밀도 플라즈마 CVD법에 의해, 상기 소자 분리 홈(61T)을 충전하도록 형성한다.
다음으로, 상기 실리콘 웨이퍼(61)를 상기 매엽식 플라즈마 CVD 장치로부터 취출하고, 화학 기계연마 장치에서 상기 실리콘 산화막(67)을 그 아래의 폴리 실리콘막(64A)이 노출할 때까지 화학 기계 연마하여 도 4j에 나타낸 구조를 얻는다. 도 4j의 구조에서는, 소자 분리 홈(61T)의 각각이 소자 분리 절연막(67I)에 의해 충전되어 있다.
또한, 도 4j의 구조를, 예를 들면, 매엽식의 습식 에칭 장치에 도입하고, 도 4k에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(61)의 표면의 실리콘 산화막(66A)을, 예를 들면 HF와 초산 HNO3의 혼합 수용액으로 이루어지는 에천트에 의해 습식 에칭하여 제거한다. 이 습식 에칭 공정에서는, 상기 실리콘 웨이퍼(61)의 이면에 형성된 실리콘 산화막(63B 및 66B)도 에칭 작용을 받고, 실리콘 웨이퍼(61)의 이면이 노출된다.
다음으로, 도 4l에 나타나 있는 바와 같이 상기 소자 분리 절연막(67I)가 CMP법 및 HF 처리에 의해 평탄화된다.
다음으로, 도 4m에 나타나 있는 바와 같이, 실리콘 웨이퍼(61)의 표면의 실리콘 산화막(63A)이나 그 밖의 산화막이, 예를 들면 매엽식의 습식 에칭 장치에서 제거되어, 신선한 실리콘면이 노출된다.
다음으로, 도 4n에 나타나 있는 바와 같이, 상기 도 4m에 나타낸 상태의 실리콘 웨이퍼(61)를 도 1의 종형로(10)과 동일한 구성의 제 4 종형로에 도입하고, 더욱이 산소 가스를 도입시킴으로써, 상기 실리콘 웨이퍼(61)의 상측 노출 실리콘 면에 열산화막(68)을 반도체 장치의 게이트 절연막으로서, 약 1.77nm의 막두께를 목표로 형성한다.
이 비교예에서는, 상기 실리콘 웨이퍼(61)의 이면이 노출하고 있고, 실리콘 웨이퍼(61)의 이면으로부터의 Si의 증발이 발생한다. 그 결과, 증발한 Si가 상기 열산화막(68)의 성막에 사용되고 있는 상기 종형로의 일부를 이루는 온도 센서 등에 부착되어, 온도 제어나 프로세스 제어에 이상을 초래하는 문제가 야기될 우려가 있다.
다음으로, 상기 도 4n의 상태의 실리콘 웨이퍼(61)를, 도 1의 종형로(10)와 동일한 제 5 종형로에 유지되고, 실란가스를 도입함으로써, 도 4O에 나타나 있는 바와 같이, 상기 열산화막(68) 위에 폴리 실리콘막(69A)이, CVD법에 의해 상기 폴리 실리콘막(29A)과 마찬가지로 형성된다. 또한 동시에 상기 실리콘 웨이퍼(41)의 이면에 폴리 실리콘막(69B)이 동일한 막두로 형성된다.
이와 같이 하여 얻어진 도 4O의 상태의 실리콘 웨이퍼(61)는 상기 제 5 종형로로부터 취출되고, 이면 측의 폴리 실리콘막(69B)이 제거된다. 또한, 레지스트 프로세스를 사용한 패터닝에 의해 상기 폴리 실리콘막(69B) 및 그 아래의 열산화막(68)이 패터닝되어, 도 4p에 나타나 있는 바와 같이, 폴리 실리콘 게이트 전극(69G)과 게이트 절연막(68G)이 형성된다. 또한, 도 4p에 나타나 있는 바와 같이, 상기 폴리 실리콘 게이트(69G)를 마스크로 p형 또는 n형의 불순물 원소가 이온주입 된다. 이에 따라, 상기 실리콘 웨이퍼(61A)의 표면 중, 소자 분리 영역(67I)으로 구획된 소자 영역(61A)에, LDD 영역이 되는 확산 영역(61a, 61b)이 형성된다.
다음으로, 이렇게 하여 얻어진 도 4p의 상태의 실리콘 웨이퍼(61)는 도 1의 종형로(10)와 동일한 제 6 종형로에 유지되고, 암모니아(NH3)가스와 실란 가스를 도입시킴으로써, 상기 실리콘 웨이퍼(61)의 표면에, 상기 폴리 실리콘 게이트 전극(69G)을 덮도록 실리콘 질화막(70A)을 CVD법에 의해 형성한다. 또한 동시에, 동일한 실리콘 질화막(70B)이 상기 실리콘 웨이퍼(61)의 이면에 형성된다.
또한, 상기 도 4q의 상태의 실리콘 웨이퍼(61)는 상기 제 6 종형로로부터 취출되고, 도 4r에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(61)의 표면에 대략 수직 방향으로 작용하는 이방성 에칭을 행한다. 이에 따라, 상기 실리콘 질화막(70A)이 에치백 되어, 게이트 전극(69G)의 양측 벽면에 측벽 절연막(70W)이 형성된다. 또한, 도 4r에 나타나 있는 바와 같이, 상기 게이트 전극(69G) 및 측벽 절연막(70W)을 마스크로 n형 또는 p형의 불순물 원소의 이온주입이 이루어진다. 이에 따라, 상기 소자 영역(61A)에서 실리콘 웨이퍼(61) 중, 상기 측벽 절연막(70W)의 각각의 외측에 소스 영역 및 드레인 영역을 이루는 확산 영역(61c, 61d)이 형성된다.
또한, 도 4r의 공정에서는, 상기 실리콘 웨이퍼(61)의 이면에서, 상기 실리콘 웨이퍼(61)의 이면이 노출되어 있다.
더욱이, 도 4s에 나타나 있는 바와 같이, 도 4r의 구조의 확산 영역(61c, 61d) 및 게이트 전극(69G) 위에 각각 실리사이드 영역(71S, 71D, 71G)이, 전형적으로는 사리 사이드법에 의해 형성된다.
더욱이, 도 4t에 나타나 있는 바와 같이, 도 2v의 구조 위에 상기 게이트 전극(29G)을 덮도록 절연막(81)이 형성된다. 또한, 상기 절연막(81) 중에 상기 실리사이드 영역(71S, 71D)에 각각 콘택트 하고, 예를 들면 텅스텐(W)으로 이루어지는 도전성 플러그(81A, 81B)가 형성된다.
또한, 상기 절연막(81) 위에는 층간 절연막(82)이 형성된다. 또한 상기 층간 절연막(82) 중에 다마신법에 의해, 각각 상기 도전성 플러그(81A, 81B)에 콘택트하여, 동(Cu) 배선 패턴(82A, 82B)이 형성된다.
또한, 상기 절연막(82) 위에는 다음 층간 절연막(83)이 형성된다. 또한, 상기 층간 절연막(83) 중에, 듀얼 다마신법에 의해, 비어 플러그(83P)를 갖는 Cu 배선 패턴(83A)이, 상기 Cu 배선 패턴(82A)에 콘택트하여 형성된다. 또한 상기 층간 절연막(83) 중에는, 비어 플러그(83Q)를 갖는 Cu 배선 패턴(83B)이, 상기 Cu 배선 패턴(82B)에 콘택트하여 형성된다.
또한, 상기 절연막(83) 위에는 다음 층간 절연막(84)이 형성된다. 또한 상기 층간 절연막(84) 중에, 듀얼 다마신법에 의해, 비어 플러그(84P)를 갖는 Cu 배선 패턴(84A)이, 상기 Cu 배선 패턴(83B)에 콘택트하여 형성된다.
이렇게 하여 형성된 층간 절연막(82～84) 및 Cu 배선 패턴(82A, 82B, 83A, 83B, 84A), 및 Cu 비어 플러그(83P, 83Q, 84P)는, 상기 실리콘 웨이퍼(61)의 표면에서 다층 배선 구조를 형성한다.
이러한 비교예에 의한 다층 배선 구조의 형성에서는, 상기 Cu배선 패턴이나 Cu비어 플러그의 형성이 전해 도금법에 의해 된다. 본 비교예에서는, 도 4t의 상 태의 실리콘 웨이퍼(61)에서 이면에 실리콘면이 노출하고 있기 때문에, 도금액 중의 Cu 원자가 퇴적해버리고, 이것이 그 후의 프로세스에서 실리콘 웨이퍼(61)의 표면에 확산할 우려가 있다.
여기에서 본 비교예에 있어서의 제 1 ～ 제 6 종형로는, 모두 상기 도 1의 종형로(10)와 동일한 구성을 갖고 있지만, 앞서 실시예에서 설명한 제 1 ～ 제 8 종형로와 1:1에 대응될 필요는 없다. 또한 본 비교예에 있어서도 상기 제 1 ～ 제 6 종형로는, 모두 별개의 종형로인 필요는 없고 그 일부 또는 모두가 동일한 종형로이여도 상관 없다.
도 5는 상기 도 4a ～ 4t의 공정으로 이루어지는 본 비교예에 의한 반도체 장치의 제조 프로세스의 개요를 종합하여 나타낸 플로차트이다. 단지 비교를 위해, 도 3의 플로차트에 대응하는 부분에는 동일한 부호를 부여하고 있다.
도 5를 참조하면, 스텝 1은 도 4a에 대응한다.
스텝 3은 상기 도 4b ～ 도 4d의 공정에 대응하고, 소자 분리 구조 형성에 있어서 하드 마스크로서 사용되는 폴리 실리콘막(64A)이 표면에만 남도록 형성된다.
스텝 6은 상기 도 4e ～ 4m의 공정에 대응하고, 상기 실리콘 웨이퍼(61)의 표면에 소자 분리 홈(61T)을 충전하여 소자 분리 절연막(27I)가 형성된다.
스텝 7은 상기 도 4n ～도 4p의 공정에 대응하고, 상기 실리콘 웨이퍼(61)의 표면에, 게이트 절연막이 되는 열산화막(28)이 형성되고, 그 위에 게이트 전극(69G)이 형성된다. 이 때, 앞서 설명한 바와 같이, 상기 실리콘 웨이퍼(61)의 이면이 노출되어 있다. 이 때문에, 상기 열산화막(68)의 형성시에도, 실리콘 웨이퍼(61) 이면 측의 노출 실리콘면에서의 Si 원자의 증발이 억제되는 일이 없다. 이 때문에 본 비교예에서는, 종형로의 온도제어가 이상(異常)해질 우려가 있다.
스텝 8은 상기 도 4q 및 4r의 공정에 대응한다. 즉, 실리콘 질화막(70A 및 70B)이 실리콘 웨이퍼(61)의 각각 표면 및 이면에 형성되고, 또한 표면의 실리콘 질화막(70A)을 에치백함으로써, 게이트 전극(69G)의 양측 벽면에 측벽 절연막(30W)이 형성된다. 또한 상기 실리콘 웨이퍼(61)의 이면으로부터 실리콘 질화막(70B)이 제거된다.
스텝 10은 상기 도 4s의 공정에 대응하고, 확산 영역(61c, 61d) 및 게이트 전극(69G)의 표면에 실리 사이드층(71S, 71D, 71G)이 각각 형성된다.
스텝 11은 상기 도 4t의 절연막(81) 및 비어 플러그(81A, 81B)의 형성 공정에 대응한다.
스텝 12 ～ 스텝 13은 상기 도 4t의 다층 배선 구조의 형성 공정에 대응한다.
앞서 설명한 바와 같이, 비교예의 프로세스에서는, 다층 배선 구조의 형성 공정에 있어서 실리콘 웨이퍼(21)의 이면이 노출되고, 그 결과, Cu층의 전해 도금법에 의한 성막 공정을 포함하는 다층 배선 구조의 형성 공정을 행한 경우, 실리콘 웨이퍼(61)의 이면이 Cu에 의해 오염될 우려가 있다.
이와 같이, 도 3의 플로차트를 도 5의 플로차트와 비교하면, 본 발명에서는, 스텝 1과 스텝 3 사이에, 실리콘 웨이퍼의 이면을 덮는 실리콘 산화막(22 또는 22A)을 형성하는 공정을 마련하고 있다. 또한 스텝 3과 스텝 6 사이에, 상기 이면을 덮는 실리콘 산화막(22A)을 보호하는 폴리 실리콘막(24B)과, 그것을 더욱 보호하는 실리콘 산화막(25B)을 형성하고, 상기 실리콘 웨이퍼(21)의 이면을 적어도 상기 실리콘 산화막(22A)으로 보호하면서 소자 분리 절연막(27I)을 형성하는 공정을 마련하고 있다. 이에 따라, 게이트 절연막이 되는 열산화막(28)을 형성할 때에 실리콘 웨이퍼(21)의 이면에서 생기는 Si의 증발을 억제하는 것이 가능하다. 또한 다층 배선 구조를 형성할 때에, 실리콘 웨이퍼(21)의 이면이 Cu로 오염되어지는 문제를 회피 하는 것이 가능하다.
도 6a는 상기 도 1의 종형로(10)를 사용하여 상기 도 2q의 공정을 행한 경우의, 상기 열산화막(28)의 웨이퍼 면내(面內) 분포를 나타낸다. 단, 도 6a 중, 밝은 부분이 막두께가 큰 부분을, 어두운 부분이 막두께가 작은 부분을 나타낸다. 또한 도 6a의 아래의 바(bar)는 상기 막두께의 상한치와 하한치를 나타낸다.
도 6a를 참조하면, 도 2q의 공정에서 얻어진 열산화막(28)의 평균 막두께는 1.79nm에서, 1.77nm의 목표치가 거의 달성되고 있는 것을 알 수 있다. 또한, 상기 실리콘 웨이퍼(21)의 면내(面內)에 있어서 상기 열산화막(28)의 막두께는, 1.7676nm로부터 1.8035nm의 범위에서 변동하고 있지만, 그 변동 폭은 약 0.04nm으로 되어 있다.
이에 대하여 도 6b는 상기 도 1의 종형로(10)를 사용하고, 상기 도 2q의 공정을, 이면에 실리콘 산화막(22A) 대신에 실리콘 질화막을 형성한 실리콘 웨이퍼를 사용하여 실행했을 경우의 동일한 열산화막의 막두께 분포를 나타낸다.
도 6b를 참조하면, 이 경우의 열산화막은 목표인 1.77nm의 막두께에 대하여, 평균 막두께가 1.60nm로, 0.17nm정도 작은 값이 되고 있다. 또한, 도 6b의 아래의 컬러 바(color bar)는 상기 열산화막의 막두께의 상한치와 하한치를 나타내고 있지만, 그 변동 폭은 0.09nm까지 증대하고 있다.
도 7a는 도 1의 종형로(10)에 있어서, 이면에 실리콘 산화막(21A)을 형성한 다수의 실리콘 웨이퍼(21)를 수직 방향으로 적층하여 상기 도 2q의 열산화 공정을 행한 상태를 나타낸다.
도 7a를 참조하면, 상기 실리콘 웨이퍼(21)는 수직방향으로 간격(G)을 두고적층되어 있다. 또한 이들의 실리콘 웨이퍼(21)의 표면의 산화는, 이러한 간격에 침입하는 산소 가스에 의해 이루어진다. 이 때, 하측 실리콘 웨이퍼(21)의 표면에 대향하는 상측 실리콘 웨이퍼의 이면이 상기 실리콘 산화막(21A)으로 덮여져 있다. 이 때문에, 상기 간격에 침입한 산소 가스는 다른 프로세스에서 소비되는 않아 상기 하측 실리콘 웨이퍼(21)의 표면에 도달하고, 이것을 산화한다.
이에 대하여 도 7b는 도 1의 종형로(10)에 있어서, 이면에 실리콘 산화막(21A)을 형성한 다수의 실리콘 웨이퍼(21)를 수직방향으로 설치하여 상기 도 2q의 열산화 공정을 행한 상태를 나타낸다.
도 7b를 참조하면, 상기 도 7a와 마찬가지로 상기 실리콘 웨이퍼(21)는 수직방향으로 예를 들면 5～8mm의 간격(G)을 두고 설치되어 있다. 또한 이들의 실리콘 웨이퍼(21)의 표면의 산화는, 이러한 간격에 침입하는 산소 가스에 의해 이루어진다. 이 때, 하측에 위치하는 실리콘 웨이퍼(21)의 표면에 대향하는 상측에 위치하 는 실리콘 웨이퍼의 이면이 상기 실리콘 질화막(21N)으로 덮여져 있다. 이 때문에, 상기 간격에 침입한 산소 가스는 그 하측에 위치하는 실리콘 웨이퍼(21)의 표면의 산화 이외에도, 상기 상측에 위치하는 실리콘 웨이퍼의 이면의 실리콘 질화막(21N)의 산화로 소비된다. 그 결과, 상기 하측에 위치하는 실리콘 웨이퍼(21)의 표면에 형성되는 실리콘 산화막의 막두께는 얇아지고, 또 막두께의 면내 분포가 증대하는 것으로 생각된다.
도 8은 도 1의 종형로(10) 중에서 120장의 실리콘 웨이퍼를, 상기 도 2q의 공정에 대응해서 열산화 했을 경우의, 열산화막의 막두께와 로내의 웨이퍼 위치와의 관계를 나타낸다. 가로축이 로내에서의 웨이퍼의 위치를 나타내고 있고, 저부(底部)(#0)로부터 카운트한 웨이퍼의 매수를 나타내고 있다. 또한 세로축은 막두께를 나타낸다. 도면 중, ●은 각 실리콘 웨이퍼의 이면이 열산화막으로 덮여져 있는 경우를, ■는 각 실리콘 웨이퍼의 이면이 TEOS를 원료로 한 CVD산화막으로 덮여져 있는 경우를, 또한 ○은 각 실리콘 웨이퍼의 이면이 실리콘 질화막으로 덮여져 있는 경우를 나타내고 있다. 도 8에서, 각 점에 붙은 양쪽 바는, 막두께의 면내 변동을 나타내고 있다.
도 8을 참조하면, 실리콘 웨이퍼의 이면이 열산화막으로 덮여져 있어도 CVD산화막으로 덮여져 있어도, 표면에 형성되는 열산화막의 막두께에는 큰차이가 없는 것을 알 수 있다. 또한 어느 위치에서도, 거의 1.77nm의 목표값에 가까운 막두께를 얻을 수 있는 것을 알 수 있다.
이에 대하여 이면이 실리콘 질화막으로 덮여져 있는 경우에는, 얻어진 실리 콘 산화막의 막두께가 크게 감소하고 있고, 또한 막두께의 면내 변화도 커지고 있는 것을 알 수 있다.
이상에 의해, 표면 측에 소자 분리 구조 및 열산화막, 또한 다층 배선 구조가 형성되는 실리콘 웨이퍼의 이면을, 프로세스 개시 시 점에서 두께가 200nm이상인 산화막으로 덮음으로써, 도 2q와 같은 열산화 공정에 의해 상기 표면에 열산화막을 형성하는 경우에도, 소망의 막두께의 산화막을 양호한 면내 균일성으로 형성할 수 있는 것이 나타나 있다.
일반적으로, 실리콘 웨이퍼의 표면에는 자연 산화막이 형성되어 있고, 따라서 실리콘 웨이퍼(21)로서, 이러한 자연 산화막을 갖는 실리콘 웨이퍼를 사용하는 것이 고려된다. 그러나, 상기 도 2q의 공정의 직전에는 도 2o 및 도 2p의 HF 처리 공정이 포함되는 것에 주의해야 한다. 이 때문에, 상기 이면을 덮는 실리콘 산화막의 막두께가 200nm미만이면, 이러한 HF 처리 공정에 의해 에칭되어버려, 도 2q 또는 도 2w의 공정에서 실리콘 웨이퍼(21)의 이면이 노출될 위험이 있다.
또한, 본 실시예에서는 도 2e의 공정 이후, 도 2n의 공정에 이르기까지, 상기 실리콘 산화막(22A)이 폴리 실리콘막(24B)에 의해 보호되고 있는 것에 주의해야 한다. 또한 도 2f의 공정 이후, 도 2m의 공정까지, 상기 폴리 실리콘막(24B)이 실리콘 산화막(25B)에 의해 보호되고 있는 것에 주의해야 한다.
이와 같이, 본 실시예에 의하면, 실리콘 웨이퍼(21)의 이면에 형성된 실리콘 산화막(22A)이 도 2w에 나타낸 다층 배선 구조의 형성 공정까지 연속하고, 안정하게 유지된다. 이 때문에, 도 2q의 열산화막(28)의 형성시에 실리콘 웨이퍼(21)의 이면으로부터의 Si원자의 증발이 억제되고, 종형로(10)의 온도 제어 이상(異常)이 억제된다. 또한, 소(巢)(2W)의 다층 배선 구조의 형성시에, 상기 실리콘 웨이퍼(21)의 이면이 Cu 원자에 의해 오염되어질 일이 없다. 이에 따라 상기 이면으로부터 확산한 Cu 원자에 의해, 형성되는 반도체 장치의 동작이 불량으로 되는 문제가 억제된다.
앞서 기술한 바와 같이, 본 실시예에서는 제 1～ 제 8의 별도의 종형로를 사용할 경우에 관하여 설명했지만, 이 들의 종형로의 모두, 또는 일부를 공통인 종형로를 사용하여 실행하는 것도 가능하다.
[제 2 실시예]
도 9a를 참조하면, 이 공정에서는 산화막을 갖지 않도록 예를 들면 HF 등에 의하여 처리된, 또는 100nm이하의 산화막을 갖는다, 예를 들면, 300mm지름의 실리콘 웨이퍼(101)가 준비된다.
상기 실리콘 웨이퍼(101)는 상기 종형로(10)와 동일한 구성의 종형로에 도입되어, 수직방향으로 간격을 두고 설치되어 있다. 800 ～ 1100℃의 기판온도로 유지되고, 산소 가스 분위기 중에서 열산화 처리를 행한다. 이에 따라, 도 9b에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(101)의 표면의 실리콘 노출면에 패드 산화막이 되는 열산화막(103A)을, 또한 이면에 동일한 열산화막(103B)을, 예를 들면 100nm의 막두께로 형성한다.
다음으로, 상기 실리콘 웨이퍼(101)를 상기 종형로(10)와 동일한 구성의 제 2 종형로에 유지하고, 실란 가스 등의 실리콘 원료 가스를, 본 실시예의 유량과 동 일한 유량으로 공급하고, 도 9c에 나타나 있는 바와 같이, 상기 도 9d의 열산화막(103A 및 103B) 위에 각각 폴리 실리콘막(104A 및 104B)을, 본 실시예의 폴리 실리콘막(104A, 104B)과 동일한 막두께로 형성한다.
다음으로, 상기 실리콘 웨이퍼(101)는 상기 제 2 종형로로부터 취출되고, 도 9d에 나타나 있는 바와 같이, 상기 이면의 폴리 실리콘막(104B)이 습식 에칭에 의해 제거된다.
다음으로, 상기 실리콘 웨이퍼(101)를 상기 종형로(10)와 동일한 구성의 제 3 종형로에 도입하고, 도 9e에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(10l)의 표면에서 상기 폴리 실리콘막(104A) 위에 실리콘 산화막(105A)을 형성한다. 상기 실리콘 산화막(105A)은, 예를 들면 상기 제 3 종형로에 TEOS 원료 가스를 산소 가스와 함께, 앞서 설명한 바와 동일한 유량으로 공급함으로써 형성하는 것이 가능하다. 상기 실리콘 산화막(105A)과 동시에, 상기 실리콘 웨이퍼(101)의 이면에 있어서는 상기 열산화막(103) 위에 다른 실리콘 산화막(105B)이, 마찬가지로 형성된다.
다음으로, 도 9f에 나타나 있는 바와 같이, 상기 상측면의 실리콘 산화막(105A)이 습식 에칭에 의해 제거된다.
다음으로, 도 9g에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(101)를 상기 종형로(10)와 동일한 제 4 종형로에 이동시키고, 상기 도 9f의 구조 위에 TEOS를 원료로 한 CVD법에 의해 실리콘 산화막(106A)을, 상기 폴리 실리콘막(104A) 위에 형성한다. 동일한 실리콘 산화막(106B)은 상기 실리콘 산화막(105B) 위에도 형성된다.
또한, 도 9h에 나타낸 바와 같이, 도 9g의 구조가 열처리되고, 상기 실리콘 산화막(106A 및 106B)은, 각각 친밀하게 HF 내성이 보다 높은 실리콘 산화막(106C, 106D)으로 변환된다.
또한, 도 9h에 나타나 있는 바와 같이, 상기 표면 측의 반사 방지막(106C) 위에 소정의 소자 분리 영역을 노출하는 레지스트 패턴(R)을 형성한다.
다음으로, 도 9j에 나타나 있는 바와 같이, 상기 레지스트 패턴(R)을 마스크로, 그 아래의 반사 방지막(106C), 폴리 실리콘막(104A) 및 패드 산화막(103A)을 건식 에칭에 의해 패터닝하고, 실리콘 웨이퍼(101)의 표면 측의 실리콘면을 노출시킨다.
또한, 도 9k에 나타낸 바와 같이, 이렇게 패터닝된 상기 폴리 실리콘막(104A)를 마스크로 상기 실리콘 웨이퍼(101)를 그 표면 측으로부터 건식 에칭에 의해 에칭하고, 소자 분리 홈(10lT)을 형성한다.
다음으로, 상기 실리콘 웨이퍼(101)를 매엽식의 플라즈마 CVD 장치(도시 생략)에 도입하고, 도 9l에 나타나 있는 바와 같이, 상기 도 9k의 구조의 표면 측에 실리콘 산화막(107)을, 고밀도 플라즈마 CVD법에 의해, 상기 소자 분리 홈(101T)을 충전하도록 형성한다.
다음으로, 상기 실리콘 웨이퍼(101)를 상기 매엽식 CVD 장치로부터 취출하고, 화학 기계연마 장치에서 상기 실리콘 산화막(107)을 그 아래의 폴리 실리콘막(104A)이 노출할 때까지 화학 기계연마하고, 도 9m에 나타난 구조를 얻는다. 도 9m의 구조에서는, 소자 분리 홈(101T)의 각각이 소자 분리 절연막(107I)에 의해 충 전되어 있다.
더욱이, 도 9m의 구조를, 예를 들면, 매엽식의 습식 에칭 장치에 도입하고, 도 9n에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(101)의 표면 측의 폴리 실리콘 하드 마스크막(106A)을, 예를 들면 HF와 초산 HNO3의 혼합 수용액으로 이루어지는 에천트에 의해 습식 에칭하여 제거한다. 이 습식 에칭 공정에서는, 상기 실리콘 웨이퍼(101)의 이면에 형성된 실리콘 산화막(106D)도 에칭 작용을 받는다. 그러나, 상기 실리콘 산화막(106D)은 20Qnm 이상의 막두께로 형성되어 있고, 또한 도 9h의 열처리 공정에 있어서 HF 내성이 향상된다. 이 때문에, 도 9n의 공정에 있어서 폴리 실리콘막(104A)을 제거하는 습식 에칭 처리를 행해도, 실리콘 웨이퍼 이면의 실리콘 산화막(106D)이 제거되는 일은 없다.
다음으로, 도 9o에 나타나 있는 바와 같이, 상기 소자 분리 절연막(107I)이 CMP법 및 HF 처리에 의해 평탄화된다.
또한, 도 9d ～ 도 9p의 소자 분리 구조의 형성 공정에 있어서, 상기 폴리 실리콘막(104A, 104B) 대신에 아모퍼스 실리콘막의 단층(單層), 실리콘 산질화막의 단층, 실리콘 질화막의 단층이나, 실리콘 질화막과 TEOS를 원료로 한 실리콘 산화막의 적층, 그위에 실리콘 질화막과 폴리 실리콘 또는 아모퍼스 실리콘막과 TEOS를 원료로 한 실리콘 산화막의 적층을 사용하는 것도 가능하다.
다음으로, 도 9p에 나타나 있는 바와 같이, 실리콘 웨이퍼(21)의 표면의 실리콘 산화막(23)이나 그 밖의 산화막이, 예를 들면 매엽식의 습식 에칭 장치에서 제거되어, 신선한 실리콘면이 노출된다. 이 공정에서 상기 실리콘 산화막(106D)도 HF에 의한 에칭을 받지만, 앞서 기술한 바와 같이 상기 실리콘 산화막(106D)은 당초의 막두께가 200nm이상이고, 도 9h의 열처리 공정에서 HF 내성도 향상하고 있기 때문에, 도 9p의 공정에서도 소실(消失) 하지 않고, 상기 실리콘 웨이퍼(101)의 이면을 연속하여 덮고 있게 된다.
다음으로, 도 9q에 나타나 있는 바와 같이, 상기 도 9p에 나타낸 상태의 실리콘 웨이퍼(101)를 도 1의 종형로(10)와 동일한 구성의 제 5 종형로에 도입하고, 750～900℃의 기판 온도로 유지한다. 또한, 산소 가스를 10～20sLm의 유량으로 도입시킴으로써, 상기 실리콘 웨이퍼(101)의 상측 노출 실리콘면에 열산화막(108)을 반도체 장치의 게이트 절연막으로서, 약1.77nm의 막두께를 목표로 형성한다.
이 때, 상기 실리콘 웨이퍼(101)의 이면은 실리콘 산화막(106D)에 의해 덮여져 있기 때문에, 실리콘 웨이퍼(101)의 이면으로부터의 Si의 증발이 억제된다. 그 결과, 증발한 Si가 상기 열산화막(108)의 형성에 사용되고 있는 종형로의 일부를 이루는 온도 센서 등에 부착되고, 온도 제어나 프로세스 제어에 이상(異常)을 초래하는 문제가 억제된다.
다음으로, 상기 도 9q의 상태의 실리콘 웨이퍼(101)를, 도 1의 종형로(10)와 동일한 6 종형로에 유지되고, 실란 가스를 도입시킴으로써, 도 9r에 나타나 있는 바와 같이, 상기 열산화막(108) 위에 폴리 실리콘막(109A)을, 예를 들면 100nm의 막두께로, CVD법에 의해 형성한다. 또한, 동시에 상기 실리콘 산화막(106D)의 하면에 폴리 실리콘막(109B)이 동일한 막두께로 형성된다.
이와같이 하여 얻어진 도 9r의 상태의 실리콘 웨이퍼(101)는 상기 제 5 종형로로부터 취출된다. 상기 폴리 실리콘막(109A) 및 그 아래의 열산화막(108)이 레지스트 프로세스를 사용하여 패터닝되고, 도 9s에 나타나 있는 바와 같이, 폴리 실리콘 게이트 전극(109G)과 게이트 절연막(108G)이 형성된다. 또한, 도 9s에 나타나 있는 바와 같이, 상기 폴리 실리콘 게이트 전극(109G)을 마스크로 p형 또는 n형의 불순물 원소가 이온주입 된다. 이에 따라, 상기 실리콘 웨이퍼(101A)의 표면 중, 소자 분리 영역(107I)에서 구성된 소자영역(101A)에, LDD 영역이 되는 확산 영역(10la, 10lb)이 형성된다.
다음으로, 이렇게 하여 얻어진 도 9s의 상태의 실리콘 웨이퍼(101)는 도 1의 종형로(10)와 동일한 제 7 종형로에 유지되고, 암모니아(NH3) 가스와 실란 가스를 도입시킴으로써, 상기 실리콘 웨이퍼(101)의 표면에, 상기 폴리 실리콘 게이트 전극(109G)을 덮도록 실리콘 질화막(110A)을 CVD법에 의해 형성한다. 또한 동시에, 동일한 실리콘 질화막(110B)이 상기 실리콘 웨이퍼(101)의 이면을 덮는 폴리 실리콘막(109B) 위에 형성된다.
또한, 상기 도 9t의 상태의 실리콘 웨이퍼(101)는 상기 제 7 종형로로부터 취출되고, 도 9u에 나타나 있는 바와 같이, 상기 실리콘 웨이퍼(101)의 표면에 대략 수직방향으로 작용하는 이방성 에칭을 행한다. 이에 따라 상기 실리콘 질화막(110A)이 에치백 되어, 게이트 전극(29G)의 양측 벽면에 측벽 절연막(110W)이 형성된다. 또한, 도 2u에 나타나 있는 바와 같이, 상기 게이트 전극(29G) 및 측벽 절연막(110W)을 마스크로 n형 또는 p형의 불순물 원소의 이온 주입이 이루어진다. 이에 따라, 상기 소자 영역(21A)에서 실리콘 기판(21) 중, 상기 측벽 절연막(30W)의 각각의 외측에 소스 영역 및 드레인 영역을 이루는 확산 영역(21c, 21d)이 형성된다.
또한, 도 9u의 공정에서는, 상기 실리콘 웨이퍼(101)의 이면에서, 상기 실리콘 질화막(110B) 및 폴리 실리콘막(109B)이, 각각 CHF계 에칭 가스를 사용한 건식 에칭 및 HF/HNO3 에천트를 사용한 습식 에칭에 의해 제거된다. 도 9u의 상태에서도, 상기 실리콘 웨이퍼(101)의 이면은 산화막(106D)에 의해 계속해서 덮여져 있는 것에 주의해야 한다.
또한, 도 9v에 나타나 있는 바와 같이, 도 9u의 구조의 확산 영역(1011c, 101d) 및 게이트 전극(109G) 위에 각각 실리사이드 영역(111S, 111D, 111G)이, 전형적으로는 사리 사이드법에 의해 형성된다.
또한, 도 9w에 나타나 있는 바와 같이, 도 9v의 구조 위에 상기 게이트 전극(109G)을 덮도록 절연막(121)이 형성된다. 또한, 상기 절연막(121) 중에 상기 실리사이드 영역(111S, 111D)에 각각 콘택트하여, 예를 들면 텅스텐(W)으로 이루어지는 도전성 플러그(121A, 121B)가 형성된다.
또한, 상기 절연막(121) 위에는 층간 절연막(122)이 형성된다. 또한, 상기 층간 절연막(122) 중에 다마신법에 의해, 각각 상기 도전성 플러그(121A, 121B)에 콘택트 하여, 동(Cu)배선 패턴(122A, 122B)이 형성된다.
또한, 상기 절연막(122) 위에는 다음 층간 절연막(123)이 형성된다. 또한 상기 층간 절연막(43) 중에, 듀얼 다마신법에 의해, 비어 플러그(123P)를 갖는 Cu배선 패턴(123A)이, 상기 Cu 배선 패턴(122A)에 콘택특하여 형성된다. 또한, 상기 층간 절연막(123) 중에는, 비어 플러그(123Q)를 갖는 Cu 배선 패턴(123B)이, 상기 Cu 배선 패턴(122B)에 콘택트하여 형성된다.
또한, 상기 절연막(l23) 위에는 다음 층간 절연막(124)이 형성된다. 또한 상기 층간 절연막(124) 중에, 듀얼 다마신법에 의해, 비어 플러그(124P)를 갖는 Cu배선 패턴(124A)이, 상기 Cu 배선 패턴(123B)에 콘택트하여 형성된다.
이와 같이 하여 형성된 층간 절연막(122 ～ 124) 및 Cu 배선 패턴(122A, 122B, 123A, 123B, 124A), 및 Cu 비어 플러그(123P, 123Q, 124P)는, 상기 실리콘 기판(101)의 표면에서 다층 배선 구조를 형성한다.
본 실시예에서도, 다층 배선 구조의 형성 시점에서 실리콘 웨이퍼(101)의 이면이 실리콘 산화막(102A)에 의해 덮여져 있기 때문에, 실리콘 웨이퍼(101)의 이면이 Cu에 의해 오염되는 문제가 생기지 않는다.
본 실시예에서의 상기 제 1 ～ 제 7 종형로는, 모두 도 1의 종형로(10)와 동일한 구성을 갖는 것이지만, 상기 제 1 실시예에서의 상기 제 1 ～ 제 8 종형로와 1:1로 대응할 필요는 없다. 또한, 상기 제 1 ～ 제 7 종형로는, 모두 별도의 종형로일 필요는 없고 일부 또는 모두가 동일한 종형로이여도 상관 없다.
도 10은 상기 도 9a ～ 도 9w의 공정으로 이루어지는 본 실시예에 의한 반도체 장치의 제조 프로세스의 개요를 종합하여 나타낸 플로차트이다.
도 10을 참조하면, 스텝 21은 도 9a에 대응하고, 산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖는 실리콘 웨이퍼가 상기 실리콘 웨이퍼(1O1)로서 준비된다.
스텝 22는 상기 도 9b ～ 도 9d의 공정에 대응하고, 소자 분리 구조 형성에서 하드 마스크로서 사용되는 폴리 실리콘막(104A)이, 이면 측의 폴리 실리콘막(104B)과 함께 형성되고, 그 후에 이면 측의 폴리 실리콘막(104B)이 제거된다.
스텝 23은 상기 도 9e ～ 도 9h의 공정에 대응하고, 상기 실리콘 웨이퍼(21)의 표면 및 이면을 덮도록 실리콘 산화막(105A 및 105B)이, 200nm이상의 막두께로 형성되고, 또한 표면 측의 실리콘 산화막(105A)이 제거된다. 또한, 이면 측의 실리콘 산화막(105B)이 열처리되어, HF 내성이 향상된 실리콘 산화막(106D)으로 변화된다.
스텝 24는 상기 도 9i ～ 9p의 공정에 대응하고, 상기 폴리 실리콘막(104A)이 패터닝되어 패드 마스크가 형성되고, 이러한 하드 마스크를 사용하여 상기 실리콘 웨이퍼(101)의 표면에 소자 분리 홈(101T)이 형성되고, 이것을 충전하여 소자 분리 절연막(107I)이 형성된다.
스텝 25는 상기 도 9q ～도 9s의 공정에 대응하고, 상기 실리콘 웨이퍼(101)의 표면에, 게이트 절연막이 되는 열산화막(108)이 형성되고, 그 위에 폴리 실리콘막(109)이 형성된다. 또한, 폴리 실리콘막(109) 및 열산화막(108)을 패터닝하여 게이트 절연막(108G) 및 게이트 전극(109G)이 형성된다. 이 때, 앞서 설명한 바와 같이, 상기 실리콘 웨이퍼(101)의 이면이 실리콘 산화막(106D)에 의해 덮여져 있 다. 이 때문에, 상기 열산화막(108)의 형성시에도, 실리콘 웨이퍼(101) 이면 측의 노출 실리콘면으로부터의 Si 원자의 증발이 억제된다. 이 때문에 종형로의 온도제어가 이상(異常)해지는 일은 없다.
스텝 26 및 27은 상기 도 9t 및 9u의 공정에 대응한다. 즉, 스텝 26에서 실리콘 질화막(110A 및 110B)이 실리콘 웨이퍼(101)의 각각 표면 및 이면에 형성되고, 또한 표면의 실리콘 질화막(110A)을 에치백함으로써, 게이트 전극(29G)의 양측 벽면에 측벽 절연막(30W)이 형성된다. 또한 스텝 27에서, 상기 실리콘 웨이퍼(21)의 이면으로부터 실리콘 질화막(30B) 및 폴리 실리콘막(29B)이 제거된다.
스텝 28은 상기 도 9v의 공정에 대응하고, 확산 영역(101c, 101d) 및 게이트 전극(109G)의 표면에 실리 사이드층(111S, 111D, 11lG)이 각각 형성된다.
스텝 29는 상기 도 9w의 절연막(121) 및 비어 플러그(121A, 121B)의 형성 공정에 대응한다.
스텝 30 ~ 31은 상기 도 9w의 다층 배선 구조의 형성 공정에 대응한다.
앞서 설명한 바와 같이, 본원 발명에서는, 스텝 30의 최후까지, 실리콘 웨이퍼(101)의 이면에 형성된 실리콘 산화막(106D)이 남겨진다. 그 결과, Cu층의 전해 도금법에 의한 성막 공정을 포함한 다층 배선 구조의 형성 공정을 행해도, 실리콘 웨이퍼(101)의 이면이 Cu에 의해 오염되지 않는다.
또한, 본 실시예에서는, 상기 실리콘 웨이퍼(21)의 이면을 프로세스의 시작으로부터 끝까지 덮는 것이 실리콘 산화막이며, 질화막을 사용했을 경우와 같이, 정전 척으로부터의 웨이퍼의 떼어냄이 잔류 전하에 의해 곤란해지는 문제는 생기지 않는다.
본 실시예에서는 제 1 ～ 제 6의 별도의 종형로를 사용하는 경우에 관하여 설명했지만, 이 들의 종형로의 모두, 또는 일부를 공통인 종형로를 사용하여 실행 하는 것도 가능하다.
이상, 본 발명을 바람직한 실시예에 관하여 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니며, 특허청구범위에 기재한 요지 내에서 여러가지 변형?변경이 가능하다.
(부기 1)
산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖고, 일 면을 갖는 실리콘 기판을 준비하는 공정과,
상기 실리콘 기판의 적어도 다른 면에 제 1 산화막을 형성하는 공정과,
상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정과,
상기 제 1 막을, 상기 실리콘 기판의 상기 일 면에서 패터닝하여, 마스크 패턴을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로서 사용하여, 소자 분리 영역을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에서 게이트 절연막을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에서 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여, 트랜지스터를 형성하는 공정과,
상기 실리콘 기판의 상기 다른 면에 상기 제 1 산화막을 유지한 채, 상기 반도체 기판 상방에 배선층을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 2)
상기 게이트 절연막의 형성은, 상기 실리콘 기판을 복수 탑재한 종형 열처리로를 이용하여 열처리를 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 종형로 중에서 상기 복수의 실리콘 기판은, 각각은 수평한 상태에서, 간격을 두고 수직방향으로 배치되는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 게이트 절연막을 형성하는 공정은, 750～950℃의 온도에서, 상기 종형로 중에 산소 가스를 10～20slm의 유량으로 공급하면서 실행되는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 소자 분리 구조를 형성하는 공정은, 상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 사용하여 소자 분리 홈을 형성하는 공정과, 상기 실리콘 기판 의 상기 일 면에, 상기 소자 분리 홈을 충전하여 실리콘 산화막을 퇴적하는 공정과, 상기 실리콘 산화막을 상기 일 면으로부터, 상기 소자 분리 홈을 충전하고 있는 부분을 제외하고, 화학 기계연마 및 HF 처리를 실행 함으로써 제거하는 공정을 포함하는 것을 특징으로 하는 부기 1 ～ 부기 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 게이트 전극형성 후, 적어도 상기 게이트 전극의 측벽면을 덮어서 제 2 막을 성막하고, 상기 제 2 막을 상기 일 면에서 에치백하여 사이드월을 형성하는 공정과, 상기 실리콘 기판의 상기 다른 면에 형성된 상기 제 2 막을 제거하는 공정을 더 포함하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제 1 막이, 폴리 실리콘막, 실리콘 산화막, 실리콘 질화막, 아모퍼스 실리콘막, 산질화(酸窒化)실리콘막 중 어느 하나를 포함하는, 또는 이 들을 2이상 포함하는 적층막인 것을 특징으로 하는 부기 1 내지 부기 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 제 1 막을 성막 후, 제 2 산화막을 성막하고, 상기 일 면의 상기 제 2 산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제 1 막이, 폴리 실리콘막인 것을 특징으로 하는 부기 7 또는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제 1 산화막이, 실리콘 산화막인 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 제 1 산화막의 막두께가, 200nm이상인 것을 특징으로 하는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 배선층을 형성하는 공정은, Cu 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 부기 1 내지 부기 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 실리콘 기판은, 300mm지름의 실리콘 웨이퍼인 것을 특징으로 하는 부기1 내지 부기 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14)
산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖고, 일 면을 갖는 실리콘 기판을 준비하는 공정과,
상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정 과,
상기 실리콘 기판의 적어도 상기 다른 면을 덮도록 제 1 산화막을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에서 상기 제 1 산화막을 제거하는 공정과,
상기 제 1 막을, 상기 실리콘 기판의 일 면에서 패터닝하여, 마스크 패턴을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로 하여 소자 분리 영역을 형성하는 공정과,
상기 실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
상기 실리콘 기판의 상기 일 면에 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여, 트랜지스터를 형성하는 공정과,
상기 실리콘 기판의 다른 면에 상기 제 1 산화막을 유지한 채, 상기 실리콘 기판 상방에 배선층을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 15)
상기 게이트 절연막의 형성은, 복수의 상기 실리콘 기판을 탑재한 종형 열처리로를 이용하여 열처리를 행하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 산화막의 제거 후에 열처리를 행하는 것을 특징으로 하는 부기 13 또는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 소자 분리 구조를 형성하는 공정은, 상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 사용하여 소자 분리 홈을 형성하는 공정과, 상기 실리콘 기판의 상기 일 면에, 상기 소자 분리 홈을 충전하여 실리콘 산화막을 퇴적하는 공정과, 상기 실리콘 산화막을 상기 일 면으로부터, 상기 소자 분리 홈을 충전하고 있는 부분을 제외하고, 화학 기계연마 및 HF처리를 실행 함으로써 제거하는 공정을 포함하는 것을 특징으로 하는 부기 14 내지 부기 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제 1 막이, 폴리 실리콘막, 실리콘 산화막, 실리콘 질화막, 아모퍼스 실리콘막, 산질화실리콘막 중 어느 하나, 또는 이 들의 적층막으로 이루어지는 것을 특징으로 하는 부기 14 내지 부기 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 산화막의 막두께가, 200nm이상인 것을 특징으로 하는 부기 14 내지 부기 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 배선층을 형성하는 공정은, Cu 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 부기 14 내지 부기 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 21)
상기 실리콘 기판은, 300mm지름의 실리콘 웨이퍼인 것을 특징으로 하는 부기14 내지 부기 20 중 어느 하나에 기재된 반도체 장치의 제조 방법.
도 1은 종형로의 일 예를 나타낸 단면도.
도 2a는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 1).
도 2b는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 2).
도 2c는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 3).
도 2d는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 4).
도 2e는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 5).
도 2f는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 6).
도 2g는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 7).
도 2h는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 8).
도 2i는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 9).
도 2j는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 10).
도 2k는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 11).
도 2l은 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 12).
도 2m은 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 13).
도 2n은 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 14).
도 2o는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 15).
도 2p는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 16).
도 2q는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 17).
도 2r은 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 18).
도 2s는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 19).
도 2t는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 20).
도 2u는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 21).
도 2v는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 22).
도 2w는 제 1 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 23).
도 3은 도 2a ~ 도 2w의 프로세스를 요약한 플로차트.
도 4a는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 1).
도 4b는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 2).
도 4c는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 3).
도 4d는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 4).
도 4e는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 5).
도 4f는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 6).
도 4g는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 7).
도 4h는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 8).
도 4i는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 9).
도 4j는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 10).
도 4k는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 11).
도 4l는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 12).
도 4m는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 13).
도 4n는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 14).
도 4o는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 15).
도 4p는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 16).
도 4q는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 17).
도 4r는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 18).
도 4s는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 19).
도 4t는 비교예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 20).
도 5는 도 4a ~ 도 4t의 프로세스를 요약한 플로차트.
도 6a는 제 1 실시예에 의해 형성된 열산화막의 면내 막두께 분포를 나타낸 도면.
도 6b는 다른 비교예에 의해 형성된 열산화막의 면내 막두께 분포를 나타낸 도면.
도 7a는 도 6a, 도 6b의 결과를 설명하는 도면.
도 7b는 도 6a, 도 6b의 결과를 설명하는 다른 도면.
도 8은 여러가지 막을 이면에 갖는 실리콘 웨이퍼의 표면에 형성된 열산화막의 막두께를 나타낸 도면.
도 9a는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 1).
도 9b는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 2).
도 9c는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 3).
도 9d는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 4).
도 9e는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 5).
도 9f는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 6).
도 9g는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 7).
도 9h는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 8).
도 9i는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 9).
도 9j는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 10).
도 9k는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 11).
도 9l은 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 12).
도 9m은 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 13).
도 9n은 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 14).
도 9o는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 15).
도 9p는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 16).
도 9q는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 17).
도 9r은 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 18).
도 9s는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 19).
도 9t는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 20).
도 9u는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 21).
도 9v는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 22).
도 9w는 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 23).
도 10은 도 9a ~ 도 9w의 프로세스를 요약한 플로차트.
*도면의 주요 부분에 대한 간단한 설명*
10 : 종형로
11A : 히터
12A : 석영 보드
12B : 석영관 리액터
12a : 배기구
12b : 가스 도입구
12c : 석영 라인
21 : 실리콘 웨이퍼
21T : 소자 분리 홈
21a, 21b : LDD 영역
21c, 21d : 소스/드레인 영역
22, 22A, 25A, 25B : 실리콘 산화막
23 : 패드 산화막
24A, 24B, 29A, 29B : 폴리 실리콘막
26A, 26B : 반사 방지막
27 : 실리콘 산화막
27I : 소자 분리 절연막
28, 28G : 게이트 산화막
29G : 폴리 실리콘 게이트막
30A, 30B : 실리콘 질화막
30W : 측벽 절연막
31S, 31D, 31G : 실리 사이드 영역

Claims (10)

  1. 산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖고, 일 면을 갖는 실리콘 기판을 준비하는 공정과,
    상기 실리콘 기판의 적어도 다른 면에 접하도록 제 1 산화막을 형성하는 공정과,
    상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정과,
    상기 제 1 막을, 상기 실리콘 기판의 상기 일 면에서 패터닝하여, 마스크 패턴을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로서 사용하여, 소자 분리 영역을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에서 게이트 절연막을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에서 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여, 트랜지스터를 형성하는 공정과,
    상기 실리콘 기판의 상기 다른 면에 상기 제 1 산화막을 유지한 채, 상기 실리콘 기판 상방에 배선층을 형성하는 공정
    을 포함하고,
    상기 게이트 절연막의 형성은, 상기 실리콘 기판을 복수 탑재한 종형 열처리로를 이용하여 열처리를 행하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 게이트 전극형성 후, 적어도 상기 게이트 전극의 측벽면을 덮어서 제 2 막을 성막하고, 상기 제 2 막을 상기 일 면에서 에치백하여 사이드월을 형성하는 공정과,
    상기 실리콘 기판의 상기 다른 면에 형성된 상기 제 2 막을 제거하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 막이, 폴리 실리콘막, 실리콘 산화막, 실리콘 질화막, 아모퍼스 실리콘막, 산질화(酸窒化)실리콘막 중 어느 하나를 포함하는, 또는 이 들을 2이상 포함하는 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 막을 성막 후, 제 2 산화막을 성막하고, 상기 일 면의 상기 제 2 산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 막이, 폴리 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 산화막의 막두께가, 200nm이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 산화막을 갖지 않거나 또는 1OOnm이하의 산화막을 갖고, 일 면을 갖는 실리콘 기판을 준비하는 공정과,
    상기 실리콘 기판에 제 1 막을, 적어도 상기 일 면을 덮도록 성막하는 공정과,
    상기 실리콘 기판의 적어도 다른 면에 접하고, 상기 다른 면을 덮도록 제 1 산화막을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에서 상기 제 1 산화막을 제거하는 공정과,
    상기 제 1 막을, 상기 실리콘 기판의 일 면에서 패터닝하여, 마스크 패턴을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에, 상기 마스크 패턴을 마스크로 하여 소자 분리 영역을 형성하는 공정과,
    상기 실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 실리콘 기판의 상기 일 면에 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측에 소스?드레인 영역을 형성하여, 트랜지스터를 형성하는 공정과,
    상기 실리콘 기판의 다른 면에 상기 제 1 산화막을 유지한 채, 상기 실리콘 기판 상방에 배선층을 형성하는 공정
    을 포함하고,
    상기 게이트 절연막의 형성은, 복수의 상기 실리콘 기판을 탑재한 종형 열처리로를 이용하여 열처리를 행하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제 1 산화막의 제거 후에 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102693982A (zh) * 2011-03-23 2012-09-26 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制备方法
GB201306342D0 (en) * 2013-04-08 2013-05-22 Costain Oil Gas & Process Ltd Process and apparatus for separation of hydrocarbons and nitrogen
JP6300533B2 (ja) * 2014-01-15 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214766B1 (ko) * 1995-10-25 1999-08-02 니시무로 타이죠 반도체 장치의 제조 방법
JP2002299587A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体集積回路デバイスおよびその製造方法
KR20050067451A (ko) * 2003-12-29 2005-07-04 주식회사 하이닉스반도체 반도체 소자 및 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JPH07273183A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
JPH08264400A (ja) * 1995-03-28 1996-10-11 Mitsubishi Electric Corp シリコン単結晶ウェハおよびその表面の熱酸化方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP4014738B2 (ja) 1998-09-15 2007-11-28 株式会社東芝 半導体ウェーハの製造方法
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP2002334927A (ja) 2001-05-11 2002-11-22 Hitachi Ltd 半導体装置の製造方法
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2003203912A (ja) * 2002-01-09 2003-07-18 Hitachi Ltd 半導体集積回路装置の製造方法
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP2004128037A (ja) * 2002-09-30 2004-04-22 Trecenti Technologies Inc 半導体装置の製造方法
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7968910B2 (en) * 2008-04-15 2011-06-28 International Business Machines Corporation Complementary field effect transistors having embedded silicon source and drain regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214766B1 (ko) * 1995-10-25 1999-08-02 니시무로 타이죠 반도체 장치의 제조 방법
JP2002299587A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体集積回路デバイスおよびその製造方法
KR20050067451A (ko) * 2003-12-29 2005-07-04 주식회사 하이닉스반도체 반도체 소자 및 제조방법

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