CN114400182A - 一种半导体器件的制备方法 - Google Patents

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Abstract

本公开实施例提供了一种半导体器件的制备方法，所述方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域和所述第二区域上依次形成第一介质层和第一牺牲层；移除位于所述第一区域上的所述第一介质层和所述第一牺牲层，以暴露出所述第一区域上的所述衬底；对所述衬底进行清洗，以移除位于所述第二区域上的所述第一牺牲层，以及移除位于所述第一区域上的自然氧化层；在所述第一区域上依次形成第一膜层和第二膜层。

Description

一种半导体器件的制备方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体器件的制备方法。
背景技术
目前，在制造半导体器件时，可在衬底的预设区域表面沉积应力层，以提高该预设区域内将要形成的晶体管的载流子迁移率。并且，在沉积该应力层之前，会对衬底执行清洗工艺，以去除该预设区域表面的自然氧化层及杂质。
然而，该清洗工艺会减薄或损伤位于衬底其他区域的膜层，使最后形成在该其他区域内的器件性能劣化。
发明内容
本公开实施例提供了一种半导体器件的制备方法，所述方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上依次形成第一介质层和第一牺牲层；移除位于所述第一区域上的所述第一介质层和所述第一牺牲层，以暴露出所述第一区域上的所述衬底；对所述衬底进行清洗，以移除位于所述第二区域上的所述第一牺牲层，以及移除位于所述第一区域上的自然氧化层；在所述第一区域上依次形成第一膜层和第二膜层。
上述方案中，在形成所述第二膜层之后，所述方法还包括：对所述第二膜层执行快速热氧化工艺，以形成第二牺牲层。
上述方案中，在形成所述第二牺牲层之后，所述方法还包括：
移除所述第一区域的所述第二牺牲层以及移除所述第二区域上的所述第一介质层，以分别暴露出所述第一膜层和位于所述第二区域上的所述衬底；
在所述第一区域和所述第二区域上形成第二介质层。
上述方案中，对所述第一膜层和所述第二区域上的所述衬底进行快速热氧化和/或快速热氮化处理，以分别在所述第一区域和所述第二区域上形成所述第二介质层。
上述方案中，所述第一膜层包括硅锗层，所述第二膜层包括硅层。
上述方案中，所述第一膜层和所述第二膜层是在同一薄膜沉积工艺中依次形成，且所述第一膜层的材料与所述第二膜层的材料不同。
上述方案中，所述第一膜层的厚度在
Figure BDA0003482927660000021
至
Figure BDA0003482927660000022
之间；所述第二膜层的厚度在
Figure BDA0003482927660000023
至
Figure BDA0003482927660000024
之间。
上述方案中，所述第二介质层的厚度小于所述第一介质层的厚度。
上述方案中，采用热氧化的方式形成所述第一介质层，采用原子层沉积的方式形成所述第一牺牲层。
上述方案中，所述第一介质层的厚度在
Figure BDA0003482927660000025
至
Figure BDA0003482927660000026
之间，所述第一牺牲层的厚度在
Figure BDA0003482927660000027
至
Figure BDA0003482927660000028
之间。
上述方案中，所述衬底还包括第三区域和第四区域；在所述衬底上依次形成第一介质层和第一牺牲层，包括：在所述第三区域和所述第四区域上依次形成所述第一介质层和所述第一牺牲层。
上述方案中，在对所述衬底进行清洗时，所述第三区域和所述第四区域上的所述第一牺牲层被移除。
上述方案中，所述衬底包括核心区和外围区；其中，所述第一区域和所述第二区域位于所述核心区上，所述第三区域和所述第四区域位于所述外围区上。
上述方案中，在所述第一区域和所述第二区域上形成第一介质层及第一牺牲层之前，所述方法还包括：
在所述核心区、所述外围区上形成绝缘叠层，所述绝缘叠层包括自下而上依次堆叠的第一氧化层、氮化层及第二氧化层；
移除所述核心区、所述外围区上的所述第一氧化层、所述氮化层及所述第二氧化层。
上述方案中，所述第一区域用于形成第一PMOS结构，所述第二区域用于形成第一NMOS结构。
本公开实施例所提供的半导体器件的制备方法，所述方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上依次形成第一介质层和第一牺牲层；移除位于所述第一区域上的所述第一介质层和所述第一牺牲层，以暴露出所述第一区域上的所述衬底；对所述衬底进行清洗，以移除位于所述第二区域上的所述第一牺牲层，以及移除位于所述第一区域上的自然氧化层；在所述第一区域上依次形成第一膜层和第二膜层。本公开实施例在对所述衬底进行清洗时，清洗液仅会消耗第二区域上的第一牺牲层和第一区域上的自然氧化层，不会减薄或损伤第二区域及衬底其它区域上的第一介质层。如此，可以避免所述半导体器件因所述第一介质层薄化或损伤引起的性能劣化的问题。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体器件的制备方法的流程框图；
图2至图11为本公开实施例提供的半导体器件的制备方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在传统的制备半导体器件的工艺过程中，为了提高形成在衬底内的晶体管的载流子迁移率，通常会在衬底将要形成晶体管的区域上方沉积一层应力层。同时，为提高最终形成的应力层的质量，在沉积之前会对衬底执行清洗工艺，以去除位于衬底表面的自然氧化层或其他杂质。
然而，在执行清洗工艺的过程中，所采用的清洗液不可避免的会减薄或损伤位于衬底其他区域的膜层，使得最终形成在其他区域的器件性能变差。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体器件的制备方法，如图1所示，所述方法包括了如下步骤：
步骤310：提供衬底，所述衬底包括第一区域和第二区域；
步骤320：在所述衬底上依次形成第一介质层和第一牺牲层；
步骤330：移除位于所述第一区域上的所述第一介质层和所述第一牺牲层，以暴露出所述第一区域上的所述衬底；
步骤340：对所述衬底进行清洗，以移除位于所述第二区域上的所述第一牺牲层，以及移除位于所述第一区域上的自然氧化层；
步骤350：在所述第一区域上依次形成第一膜层和第二膜层。
本公开实施例中，在对所述衬底进行清洗时，清洗液仅会消耗第二区域上的第一牺牲层和第一区域上的自然氧化层，不会减薄或损伤第二区域或衬底其他区域上的第一介质层。如此，可以避免因所述第一介质层薄化或损伤引起的器件性能劣化的问题。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图2至图11为本公开实施例提供的半导体器件的制备方法的工艺流程图。
首先，如图2所示，执行步骤310，提供衬底20，所述衬底20包括第一区域和第二区域。
在一些实施例中，所述衬底20还包括第三区域和第四区域。如图2所示，所述第三区域邻近所述第二区域设置，所述第四区域紧邻所述第三区域设置。但不限于此，所述第一区域、第二区域、第三区域及第四区域之间可以任意排布，且所述第一区域、第二区域、第三区域及第四区域之间还可以设置有其他区域。
继续参见图2，可以看出，所述衬底20包括核心区和外围区；其中，所述第一区域和所述第二区域位于所述核心区上，所述第三区域和所述第四区域位于所述外围区上。
在实际工艺中，所述衬底20还包括阵列区，所述阵列区内形成有字线WL，所述字线WL可以包括从下到上依次层叠的：绝缘层201、导电层202、以及盖层203。其中，所述绝缘层201和所述盖层203的材料可以相同，具体的，所述材料包括但不限于氧化物、氮化物及氮氧化物等。但不限于此，所述绝缘层201和所述盖层203的材料也可以不同，具体可根据实际需求进行选择。所述导电层202的材料可以包括但不限于多晶硅层、金属硅化物或金属层等。
在本公开实施例中，所述衬底可以为半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底。
然后，如图5所示，执行步骤320，在所述衬底上依次形成第一介质层210和第一牺牲层220。所述第一介质层210和所述第一牺牲层220覆盖所述第一区域和所述第二区域。第一牺牲层220还用于保护第一介质层210，防止在清洗过程中清洗液对第一介质层210造成损伤。
在一些实施例中，在所述衬底上依次形成所述第一介质层210和所述第一牺牲层220，包括：在所述第三区域和所述第四区域上依次形成所述第一介质层210和所述第一牺牲层220。所述第一介质层210可以作为形成在第三区域和第四区域内的晶体管的栅介质层使用。
继续参见图5，在所述衬底20上依次形成所述第一介质层210和所述第一牺牲层220，还包括：在所述阵列区的上方形成所述第一牺牲层220。
所述第一介质层210的材料可以包括但不限于氧化物、氮化物或氮氧化物比如：氧化硅、氮氧化硅等。在实际工艺中，所述第一牺牲层220的材料可以与所述第一介质层210的材料相同，比如氧化硅等；但不限于此，也可以根据实际需求选择所述第一牺牲层220的材料种类。
可选的，采用热氧化的方式形成所述第一介质层210，采用原子层沉积的方式形成所述第一牺牲层220。具体地，形成所述第一牺牲层220的所述原子层沉积可以是等离子体增强原子层沉积(PEALD)或热原子层沉积(Thermal ALD)。当采用氧化硅作为所述第一牺牲层220时，向反应腔室内通入含硅气体(如：硅烷(SiH4)或正硅酸乙酯(TEOS)等)及含氧(如，氧气)气体,在不高于1000℃的温度下，所述含硅气体和所述含氧气体相互反应生成所述氧化硅。所述原子层沉积工艺的沉积参数可控性较高，因此，采用该沉积工艺形成的所述第一牺牲层220的厚度可以得到较精准的控制，进而在执行后续的清洗工艺时，能够保证所述第一牺牲层220在被去除的同时还能有效的保护位于其下方的所述第一介质层210不被损伤或减薄。
在一些具体的实施例中，所述第一介质层210的厚度在
Figure BDA0003482927660000071
至
Figure BDA0003482927660000072
之间，比如：
Figure BDA0003482927660000073
之间、
Figure BDA0003482927660000074
之间、
Figure BDA0003482927660000075
之间、
Figure BDA0003482927660000076
之间及
Figure BDA0003482927660000077
之间等；所述第一牺牲层220的厚度在
Figure BDA0003482927660000078
至
Figure BDA0003482927660000079
之间，比如
Figure BDA00034829276600000710
之间、
Figure BDA00034829276600000711
之间、
Figure BDA00034829276600000712
之间、
Figure BDA00034829276600000713
之间、
Figure BDA00034829276600000714
之间及
Figure BDA00034829276600000715
之间等。
可以理解的，在所述第一区域和所述第二区域上形成第一介质层210及第一牺牲层220之前，所述方法还包括：
在所述核心区、所述外围区上形成绝缘叠层ST，所述绝缘叠层ST包括自下而上依次堆叠的第一氧化层230、氮化层240及第二氧化层250，具体请参见图3；
移除所述核心区、所述外围区上的所述第一氧化层230、所述氮化层240及所述第二氧化层250，具体请参见图4。
在一些实施例中，在所述第一区域和所述第二区域上形成第一介质层210及第一牺牲层220之前，所述方法还包括：
在所述核心区、所述外围区上形成绝缘叠层ST的同时，在所述阵列区上形成所述绝缘叠层ST，所述绝缘叠层ST包括自下而上依次堆叠的第一氧化层230、氮化层240及第二氧化层250，如图3所示；
移除所述阵列区上方的第二氧化层250，暴露出所述氮化层240，如图4所示。
所述氮化层240可用于保护所述阵列区在后续工艺执行的过程中不被损伤或污染。
这里，所述第一氧化层230的材料可以包括但不限于氧化物层(比如：氧化硅层)等；所述氮化层240的材料可以包括但不限于氮化硅等；所述第二氧化层250的材料可以与所述第一氧化层230的材料相同，比如氧化物层(如：氧化硅层)等，但不限于此，所述第二氧化层250的材料也可以为其他绝缘材料，在此不做过多限制。
所述第一氧化层230、所述氮化层240及所述第二氧化层250的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，如图6所示，执行步骤330，移除位于所述第一区域上的所述第一介质层210和所述第一牺牲层220，以暴露出所述第一区域上的所述衬底20。
具体的，移除位于所述第一区域上的所述第一介质层210和所述第一牺牲层220，包括：在所述衬底20上形成掩膜材料层(图未示出)；接着，对所述掩膜材料层(图未示出)执行曝光、显影等工艺形成掩膜图案(图未示出)；最后，以所述掩膜图案(图未示出)为掩膜，移除位于所述第一区域上的所述第一介质层210和所述第一牺牲层220，以暴露出所述第一区域上的所述衬底20。
可选的，形成所述掩膜材料层的材料可以为光刻胶。所述移除位于所述第一区域上的所述第一介质层210和所述第一牺牲层220的工艺可以为干法刻蚀工艺或湿法刻蚀工艺，在此不做过多限制。
再接着，如图7所示，执行步骤340，对所述衬底20进行清洗，以移除位于所述第二区域上的所述第一牺牲层220，以及移除位于所述第一区域上的自然氧化层。
在一些实施例中，在对所述衬底20进行清洗时，所述第三区域和所述第四区域上的所述第一牺牲层220被移除。
可以理解的，在对所述衬底20进行清洗时，所述阵列区的所述第一牺牲层220被移除。
所述自然氧化层的成分例如为二氧化硅，是被暴露的衬底在空气中氧化所产生。可以采用氢氟酸后处理工艺(HF-last)，即，使用氢氟酸腐蚀掉半导体衬底表面的自然氧化层。如果没有移除自然氧化层，那么后续形成的第一膜层将会沉积在自然氧化层上，自然氧化层会起到绝缘作用，因此会降低半导体器件的性能。
对所述衬底执行清洗工艺，包括：利用各种化学试剂和有机溶剂与吸附在衬底表面上的杂质粒子及自身氧化物发生化学反应和溶解作用，或伴以超声、加热、刷洗等物理方法，使杂质从被清洗衬底片表面脱附，然后用大量高纯冷热去离子水冲洗，从而得到符合清洁度要求的表面。
在实际工艺中，对所述衬底20执行清洗工艺时，所述化学试剂和有机溶剂除了与位于所述第一区域的所述衬底20上的自然氧化物进行化学反应和溶解作用外，还会与位于所述第二区域、所述第三区域、所述第四区域及所述阵列区上方在先形成的膜层发生化学反应或溶解作用。也就是说，当所述第一介质层210及所述氮化层240上方没有形成其他膜层作为牺牲层的情况下，所述化学试剂和所述有机溶剂会与所述第一介质层210及所述氮化层240发生化学反应或溶解作用，导致所述第一介质层210及所述氮化层240产生损伤或薄化，进而使得最终形成在该区域的器件的性能劣化。
在本公开实施例中，所述第一介质层210上方形成有所述第一牺牲层220，所述第一牺牲层220为采用原子层沉积工艺形成的具有预设厚度的膜层，所述厚度可以根据实际需求(比如，以能被去除且可有效保护下层结构为标准，但不限于此)进行调整，在此不做限制。在对所述衬底20执行清洗工艺的过程中，所述化学试剂和有机溶剂可以与位于所述第二区域、所述第三区域、所述第四区域及所述阵列区上方的所述第一牺牲层220进行反应，并最终移除所述第一牺牲层220。也就是说，在本公开实施例，执行清洗工艺的过程中，所述第一牺牲层220可以有效的避免所述清洗液与位于所述第二区域、所述第三区域、所述第四区域上方的所述第一介质层210直接接触或反应，从而有效的保护所述第一介质层210不被损伤或减薄。同时，所述第一牺牲层220也可以保护位于所述阵列区上方的所述氮化层240免受损伤或减薄。
最后，如图8所示，执行步骤350，在所述第一区域上依次形成第一膜层211和第二膜层212a。
这里，所述第一膜层211的材料与所述第二膜层212a的材料不同。可选的，所述第一膜层211包括硅锗层，所述第二膜层212a包括硅层。其中，所述硅锗层可用于改善后续形成在所述第一区域中的半导体器件的载流子迁移率、调节半导体器件的阈值电压等参数，从而可以提高半导体器件的电性能。由于第二膜层212a位于第一膜层211上，因此可以防止第一膜层211被氧化。
在一些实施例中，所述第一膜层211的厚度在
Figure BDA0003482927660000101
至
Figure BDA0003482927660000102
之间，比如：
Figure BDA0003482927660000103
之间、
Figure BDA0003482927660000104
之间、
Figure BDA0003482927660000105
之间、
Figure BDA0003482927660000106
之间、
Figure BDA0003482927660000107
之间等；所述第二膜层212a的厚度在
Figure BDA0003482927660000108
至
Figure BDA0003482927660000109
之间，比如：
Figure BDA00034829276600001010
之间、
Figure BDA00034829276600001011
之间、
Figure BDA00034829276600001012
之间、
Figure BDA00034829276600001013
之间、
Figure BDA00034829276600001014
之间、
Figure BDA00034829276600001015
之间、
Figure BDA00034829276600001016
之间等。
所述第一膜层211和所述第二膜层212a的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。但不限于此，所述第一膜层211还可以采用选择性外延沉积工艺来形成。
在一些实施例中，所述第一膜层211和所述第二膜层212a是在同一薄膜沉积工艺中依次形成。该薄膜沉积工艺例如可以是化学气相沉积(CVD)；具体地，在形成所述第一膜层211时，向反应腔室内通入含硅气体(如硅烷(SiH4)、二氯硅烷(DSC)、或乙硅烷(Si2H6)等)和含锗气体(如GeH4等)，在不高于1000℃的温度下，所述含硅气体和含锗气体相互反应生成所述第一膜层211；在形成所述第二膜层212a时，停止向反应腔室内通入含锗气体(如GeH4)，仅通入含硅气体(如硅烷(SiH4)、二氯硅烷(DSC)、乙硅烷(Si2H6)等)，在不高于1000℃的温度下，所述含硅气体在所述第一膜层211的表面生成第二膜层212a。可选的，在形成所述第一膜层211和所述第二膜层212a时，还可以向所述反应腔室内通入掺杂气体，以改善所述第一膜层211和所述第二膜层212a的电导率。
如图9所示，在形成所述第二膜层212a之后，所述方法还包括：对所述第二膜层212a执行快速热氧化工艺，以形成第二牺牲层212。在一些实施例中，当所述第二膜层212a为硅层时，所述第二牺牲层212可为氧化硅层。
在对所述第二膜层212a执行快速热氧化工艺的工艺过程中，可以通过对温度、压力、气体流量和时间等的控制来控制最终形成的所述第二牺牲层212的氧化程度，以防止所述第二膜层212a出现过度氧化或者氧化不充分的现象。
如此，当所述半导体器件后续需要执行光刻工艺时，所述第二牺牲层212可以较好的保护位于其下方的所述第一膜层211，防止所述第一膜层211直接与光刻胶接触，从而避免在去除光刻胶的工艺过程中，去除溶液对所述第一膜层211的消耗或界面损伤等，提高最终形成的半导体器件的可靠性。可选的，所述去除溶液可以包括但不限于氨水，双氧水及水等。
在一些实施例中，在形成所述第二牺牲层212之后，所述方法还包括：
移除所述第一区域的所述第二牺牲层212以及移除所述第二区域上的所述第一介质层210，以分别暴露出所述第一膜层211和位于所述第二区域上的所述衬底20，具体请参见图10；
在所述第一区域和所述第二区域上形成第二介质层213，如图11所示。所述第二介质层213可以作为形成在第一区域和第二区域内的晶体管的栅介质层使用。
可以理解的，所述第二介质层213的材料可以与所述第一介质层210的材料相同，具体的，所述第二介质层213的材料可以为氧化物层，比如：氧化硅、氮氧化硅等。但不限于此，其他绝缘材料也可以作为第二介质层213的材料使用。
在一些具体的实施例中，形成所述第二介质层213，包括：对所述第一膜层211和所述第二区域上的所述衬底20进行快速热氧化和/或快速热氮化处理，以分别在所述第一区域和所述第二区域上形成所述第二介质层213。可选的，在包含氧(如氧气或一氧化二氮等)的气氛中，在不超过1100℃(例如为800℃-1000℃)的温度下执行所述快速热氧化工艺；在包含氮(如氮气或氨气等)的气氛中，在不超过1100℃(例如为800℃-1000℃)的温度下执行所述快速热氮化工艺。
在执行快速热氧化和/或快速热氮化工艺时，根据参数设置的不同，最终形成的所述第二介质层213的可以为包括氮化硅、氮氧化硅、氧化硅的叠层结构。但不限于此，所述第二介质层213的成分还可以包括通过快速热氧化和/或快速热氮化工艺能形成的其他材料，在此不做限制。通过快速热氧化和/或快速热氮化工艺氧化第一膜层211，从而防止化学杂质进入第一膜层211内，从而有利于提高第一膜层211和第二介质层213的质量。
根据最终形成在所述核心区和所述外围区中器件的电性参数或其他参数的要求差异，所述第二介质层213的厚度可以与所述第一介质层210的厚度不同，在本公开实施例中，所述第二介质层213的厚度d1小于所述第一介质层210的厚度d2，即d1<d2，如图11所示。如此，形成在所述核心区内的器件可以实现较小的等效氧化层厚度(EOT)，以及更低的阈值电压控制。
在一些实施例中，所述第一区域可用于形成半导体器件的第一PMOS结构，所述第二区域可用于形成半导体器件的第一NMOS结构。但不限于此，在所述第一区域和所述第二区域形成的晶体管类型还可以相同或者与上述具体描述的情况相反。本公开实施例中，对所述第一区域和所述第二区域形成的晶体管的具体类型不做过多的限制。在实际工艺中，可根据需求进行具体配置。
同样的，所述第三区域可用于形成半导体器件的第二PMOS结构，所述第四区域可用于形成半导体器件的第二NMOS结构。但不限于此，在所述第三区域和所述第四区域形成的晶体管类型还可以相同或者与上述具体描述的情况相反。本公开实施例中，对所述第三区域和所述第四区域形成的晶体管的具体类型不做过多的限制。在实际工艺中，可根据需求进行具体配置。
可选的，在形成所述第二介质层213后，所述方法还包括：在所述第一区域、第二区域、第三区域及第四区域上方形成栅极层；以及，在所述阵列区上形成位线结构。
本公开实施例还提供了一种半导体器件，如图8所示，所述器件包括：
衬底20，所述衬底20包括第一区域和第二区域；
第一膜层211及第二膜层212a，依次层叠的设置于所述第一区域上；
第一介质层210，位于所述第二区域上。
在一些实施例中，所述衬底20还包括第三区域和第四区域。其中，所述第三区域邻近所述第二区域设置，所述第四区域紧邻所述第三区域设置。但不限于此，所述第一区域、第二区域、第三区域及第四区域之间可以任意排布，且所述第一区域、第二区域、第三区域及第四区域之间还可以有其他区域。
从图8可以看出，所述衬底20包括核心区和外围区；其中，所述第一区域和所述第二区域位于所述核心区上，所述第三区域和所述第四区域位于所述外围区上。
在后续工艺中，所述第二膜层212a会在快速热氧化工艺中被氧化为第二牺牲层212，如图9所示。当所述半导体器件需要执行光刻工艺时，所述第二牺牲层212可以较好的保护位于其下方的所述第一膜层211，防止所述第一膜层211直接与光刻胶接触，从而避免在去除光刻胶的工艺过程中，去除溶液对所述第一膜层211的消耗或界面损伤等，提高最终形成的半导体器件的可靠性。
所述第一膜层211的材料与所述第二膜层212a的材料不同。可选的，所述第一膜层211包括硅锗层，所述第二膜层212a包括硅层。其中，所述硅锗层可用于改善后续形成在所述第一区域中的半导体器件的载流子迁移率、调节半导体器件的阈值电压等参数，从而可以提高半导体器件的电性能。
在一些实施例中，所述第一膜层211的厚度在
Figure BDA0003482927660000141
至
Figure BDA0003482927660000142
之间，比如：
Figure BDA0003482927660000143
之间、
Figure BDA0003482927660000144
之间、
Figure BDA0003482927660000145
之间、
Figure BDA0003482927660000146
之间、
Figure BDA0003482927660000147
之间等；所述第二膜层212a的厚度在
Figure BDA0003482927660000148
至
Figure BDA0003482927660000149
之间，比如：
Figure BDA00034829276600001410
之间、
Figure BDA00034829276600001411
之间、
Figure BDA00034829276600001412
之间、
Figure BDA00034829276600001413
之间、
Figure BDA00034829276600001414
之间、
Figure BDA00034829276600001415
之间、
Figure BDA00034829276600001416
之间等。
在本公开实施例中，所述第一介质层210除设置在所述第二区域外，所述第一介质层210还设置在所述第三区域和所述第四区域上。所述第一介质层210可以作为形成在第三区域和第四区域内的晶体管的栅介质层使用。所述第一介质层210的材料可以包括但不限于氧化物、氮化物或氮氧化物，比如：氧化硅、氮氧化硅等。
可以理解的，所述衬底20还包括阵列区。所述阵列区设置有字线WL，所述字线WL可以包括从下到上依次层叠的：绝缘层201、导电层202、以及盖层203。在所述字线WL上方依次设置有第一氧化层230和氮化层240，所述氮化层240可用于保护位于所述氮化层240下方的结构在工艺执行过程中免受污染或损伤。
本公开实施例还提供了一种半导体器件，如图11所示，所述半导体器件包括：
衬底20，所述衬底20包括第一区域和第二区域；
第一膜层211，位于所述第一区域上；
第二介质层213，位于所述第一区域和所述第二区域上，且覆盖所述第一膜层211。
所述第一膜层211包括硅锗层，所述硅锗层可用于提高后续形成在所述第一区域中的半导体器件的载流子迁移率、调节半导体器件的阈值电压等参数，从而可以提高半导体器件的电性能。
在一些实施例中，所述第一膜层211的厚度在
Figure BDA0003482927660000151
至
Figure BDA0003482927660000152
之间，比如：
Figure BDA0003482927660000153
之间、
Figure BDA0003482927660000154
之间、
Figure BDA0003482927660000155
之间、
Figure BDA0003482927660000156
之间、
Figure BDA0003482927660000157
之间等。
所述第二介质层213可以作为形成在第一区域和第二区域内的晶体管的栅介质层使用。所述第二介质层213的材料可以为氧化物层，比如：氧化硅、氮氧化硅等。但不限于此，所述第二介质层213也可以为包括氮化硅、氮氧化硅、氧化硅的叠层结构。
在一些实施例中，所述衬底20还包括第三区域和第四区域，所述第三区域和所述第四区域上形成有第一介质层210。所述第一介质层210可以作为形成在所述第三区域和第四区域内的晶体管的栅介质层使用。所述第一介质层210的材料可以包括但不限于氧化物、氮化物或氮氧化物等。可选的，所述第一介质层210的材料可以为氧化物层，比如：氧化硅、氮氧化硅等。
从图11可以看出，所述衬底20包括核心区和外围区；其中，所述第一区域和所述第二区域位于所述核心区上，所述第三区域和所述第四区域位于所述外围区上。
可以理解的，所述衬底20还包括阵列区。所述阵列区设置有字线WL，所述字线WL可以包括从下到上依次层叠的：绝缘层201、导电层202、以及盖层203。在所述字线WL上方依次设置有第一氧化层230和氮化层240，所述氮化层240可用于保护位于所述氮化层240下方的结构在工艺执行过程中免受污染或损伤。
根据最终设置在所述核心区和所述外围区中器件的电性参数或其他参数的要求差异，所述第二介质层213的厚度可以与所述第一介质层210的厚度不同，在本公开实施例中，所述第二介质层213的厚度d1小于所述第一介质层210的厚度d2，即d1<d2。
在一些实施例中，所述第一区域可以设有半导体器件的第一PMOS结构，所述第二区域上设有半导体器件的第一NMOS结构。但不限于此，在所述第一区域和所述第二区域设置的晶体管类型还可以相同或者与上述具体描述的情况相反。本公开实施例中，对所述第一区域和所述第二区域设置的晶体管的具体类型不做过多的限制。在实际工艺中，可根据需求进行具体配置。
同样的，所述第三区域可以设有半导体器件的第二PMOS结构，所述第四区域设有半导体器件的第二NMOS结构。但不限于此，在所述第三区域和所述第四区域设置的晶体管类型还可以相同或者与上述具体描述的情况相反。本公开实施例中，对所述第三区域和所述第四区域设置的晶体管的具体类型不做过多的限制。在实际工艺中，可根据需求进行具体配置。
可选的，所述半导体器件还包括：栅极层，所述栅极层位于所述第一区域、第二区域、第三区域及第四区域上方；以及，位线结构，所述位线结构位于所述阵列区上方。
应当理解，所述半导体器件的形成可以采用上述各实施例提供的一种半导体器件的制备方法来形成。
综上所述，本公开实施例中，先形成第一牺牲层，使得在执行清洗工艺时，清洗液仅会消耗衬底上方的第一牺牲层，不会减薄或损伤位于第二区域、第三区域及第四区域上的第一介质层，提高最终形成在上述区域内的半导体器件的电性能或其他性能。另外，在第一膜层上形成第二牺牲层，可以避免所述第一膜层与光刻胶或光刻胶清洗液直接接触，有效的保护了所述第一膜层，提高了半导体器件的可靠性。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底上依次形成第一介质层和第一牺牲层；
移除位于所述第一区域上的所述第一介质层和所述第一牺牲层，以暴露出所述第一区域上的所述衬底；
对所述衬底进行清洗，以移除位于所述第二区域上的所述第一牺牲层，以及移除位于所述第一区域上的自然氧化层；
在所述第一区域上依次形成第一膜层和第二膜层。
2.根据权利要求1所述的方法，其特征在于，在形成所述第二膜层之后，所述方法还包括：对所述第二膜层执行快速热氧化工艺，以形成第二牺牲层。
3.根据权利要求2所述的方法，其特征在于，在形成所述第二牺牲层之后，所述方法还包括：
移除所述第一区域的所述第二牺牲层以及移除所述第二区域上的所述第一介质层，以分别暴露出所述第一膜层和位于所述第二区域上的所述衬底；
在所述第一区域和所述第二区域上形成第二介质层。
4.根据权利要求3所述的方法，其特征在于，对所述第一膜层和所述第二区域上的所述衬底进行快速热氧化和/或快速热氮化处理，以分别在所述第一区域和所述第二区域上形成所述第二介质层。
5.根据权利要求1所述的方法，其特征在于，所述第一膜层包括硅锗层，所述第二膜层包括硅层。
6.根据权利要求1所述的方法，其特征在于，所述第一膜层和所述第二膜层是在同一薄膜沉积工艺中依次形成，且所述第一膜层的材料与所述第二膜层的材料不同。
7.根据权利要求1所述的方法，其特征在于，所述第一膜层的厚度在
Figure FDA0003482927650000011
至
Figure FDA0003482927650000012
之间；所述第二膜层的厚度在
Figure FDA0003482927650000013
至
Figure FDA0003482927650000014
之间。
8.根据权利要求3所述的方法，其特征在于，所述第二介质层的厚度小于所述第一介质层的厚度。
9.根据权利要求1所述的方法，其特征在于，采用热氧化的方式形成所述第一介质层，采用原子层沉积的方式形成所述第一牺牲层。
10.根据权利要求1所述的方法，其特征在于，所述第一介质层的厚度在
Figure FDA0003482927650000021
至
Figure FDA0003482927650000022
之间，所述第一牺牲层的厚度在
Figure FDA0003482927650000023
至
Figure FDA0003482927650000024
之间。
11.根据权利要求1所述的方法，其特征在于，所述衬底还包括第三区域和第四区域；在所述衬底上依次形成第一介质层和第一牺牲层，包括：在所述第三区域和所述第四区域上依次形成所述第一介质层和所述第一牺牲层。
12.根据权利要求11所述的方法，其特征在于，在对所述衬底进行清洗时，所述第三区域和所述第四区域上的所述第一牺牲层被移除。
13.根据权利要求11所述的方法，其特征在于，所述衬底包括核心区和外围区；其中，所述第一区域和所述第二区域位于所述核心区上，所述第三区域和所述第四区域位于所述外围区上。
14.根据权利要求13所述的方法，其特征在于，在所述第一区域和所述第二区域上形成第一介质层及第一牺牲层之前，所述方法还包括：
在所述核心区、所述外围区上形成绝缘叠层，所述绝缘叠层包括自下而上依次堆叠的第一氧化层、氮化层及第二氧化层；
移除所述核心区、所述外围区上的所述第一氧化层、所述氮化层及所述第二氧化层。
15.根据权利要求1所述的方法，其特征在于，所述第一区域用于形成第一PMOS结构，所述第二区域用于形成第一NMOS结构。
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