KR20080034775A - 반도체장치의 제조방법 - Google Patents

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타쿠야 후타세
타케시 하야시
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

[과제]
절연막에 개구된 접속 구멍의 내부에, 티타늄막 상에 질화 티타늄막이 형성된 적층구조의 배리어 메탈막을 통해서 금속막을 매립한 접속부에 있어서의 불량을 회피한다.
[해결 수단]
접속 구멍(20)의 저부에 TiCl4가스를 이용한 열반응에 의해 열반응Ti막 (21a)을 형성하고, TiCl4가스를 이용한 플라즈마 반응에 의해 플라즈마 반응Ti막 (2lb)을 형성한 후, H2가스를 이용한 플라즈마 처리 및 NH3가스를 이용한 플라즈마 처리를 실시하여, 플라즈마 반응Ti막(2lb)의 표면에 질소 리치TiN막(21c)을 형성한다. 계속해서 WF6가스를 이용한 CVD법에 의한 성막(成膜)과 SiH4가스 또는 B2H6가스를 이용한 환원을 복수 회 반복하고, 질소 리치TiN막 (21c) 상에 다층구조의 텅스텐 핵막(22a)을 형성한 후, WF6가스 및 H2가스를 이용한 CVD법에 의해 400도 이하의 온도에서 텅스텐 핵막(22a) 상에 블랭킷(blanket) 텅스텐막(22b)을 형성한다.
배리어 메탈막, 대머신(damascene), 텅스텐 핵막

Description

반도체장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조기술에 관하며, 특히, 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조 공정에 적용하는 유효한 기술에 관한 것이다.
일본특허공개 2004-363402호 공보에는, 절연층을 관통하는 콘택트 홀의 적어도 내벽과 저부에 Ti층을 형성하고, 게다가, 이 Ti층을 N라디컬(Nradical)을 이용해서 질화함으로써, Ti층 상에 TiN층을 형성한 후, 콘택트 홀의 내부를 도전층으로 매립하는 방법이 개시되어 있다(특허문헌 1 참조).
일본특허공개 2006-179645호 공보에는, 층간 절연막에 콘택트 홀을 형성하고, 이 콘택트 홀을 덮도록 Ti막을 형성한 후, 플라즈마 질화처리를 행함으로써, 콘택트 홀의 저면에 TiN막을 형성하는 방법이 개시되어 있다(특허문헌 2 참조).
일본특허공개 2005-79543호 공보에는, 피처리 기판 상에 CVD에 의해 Ti막을 형성하고, 이 Ti막의 표면을 산화하며, 계속해서 Ti막의 표면을 질화처리한 후, TiN막을 성막하는 방법이 개시되어 있다(특허문헌 3 참조).
[특허문헌 1]
특개 2004-363402호 공보(단락 [0026]∼ [0028], 도 4, 도 5)
[특허문헌 2]
특개 2006-179645호 공보(단락 [0038]∼ [0040], 도 2)
[특허문헌 3]
특개 2005-79543호 공보(단락 [0044]∼ [0048], 도 5)
반도체장치에 있어서 반도체 기판과 배선과의 접속에는, 양자의 사이에 형성된 절연막을 관통하는 접속 구멍의 내부에 매립된 도전부재(導電部材), 예컨대 텅스텐으로 이루어진 플러그가 이용되고 있다. 또한, 접속 구멍의 저부에 접하는 반도체 기판의 표면에는 저저항이고, 또한 얕은 접합(shallow junction)의 형성을 가능하게 하는 실리사이드층이 형성되어 있다. 그중에서도 니켈실리사이드(NiSi)층은 14에서부터 20μΩㆍcm의 저저항을 갖고, 예컨대 400에서부터 600℃의 비교적 저온에 의한 실리사이드 기술로 형성할 수 있으므로, 최근, 미세화가 요구되는 반도체소자에 니켈실리사이드층의 채용이 검토되고 있다.
그런데, 접속 구멍의 내부에 매립된 플러그와 반도체 기판의 표면에 형성된 니켈실리사이드층 사이에는, 일반적으로 티타늄막 상에 질화 티타늄막을 퇴적한 적층구조의 배리어 메탈막이 형성된다. 티타늄막은 산소원자를 25at％까지 고용(固溶)가능하므로 니켈실리사이드층 표면의 환원재로써 이용되어서, 니켈실리사이드층과의 접촉 저항을 저감하는 기능을 갖는다. 또한, 질화 티타늄막은 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 기능을 갖는다.
그렇지만, 상기 티타늄막 상에 질화 티타늄막을 퇴적한 적층구조의 배리어 메탈막에 대해서는, 이하에 설명하는 여러 가지 기술적 과제가 존재한다.
일반적으로, 티타늄막은 TiCl4가스와 H2가스를 이용한 PECVD(Plasma Enhanced Chemical Vapor Deposition)법 또는 CVD법에 의해 형성되고, 질화 티타늄막은 TiCl4가스와 NH3가스를 이용한 CVD법에 의해 형성되지만, 이들 성막(成膜)의 온도는, 니켈실리사이드층의 내열성을 고려해서 550도 이하로 할 필요가 있다. 그러나, 550℃ 이하의 저온에서 티타늄막 및 질화 티타늄막을 성막했을 경우, 이들 적층구조의 배리어 메탈막 중에 원료 가스인 염소가 잔류해서 배리어 메탈막의 저항이 높아지고, 그 결과, 플러그와 니켈실리사이드층 사이의 접촉 저항이 높아진다는 문제가 있다. 또한, 배리어 메탈막 중에 잔류한 염소에 의해 티타늄막과 질화 티타늄막 사이에서 벗겨짐이 발생하거나, 또는 배리어 메탈막 중에 잔류한 염소가 대기중에 방출되면 질화 티타늄막에 마이크로 크랙(crack)이 발생하는 등의 문제도 있다.
또한, 접속 구멍의 내부에 플러그로 된 텅스텐막을 매립하면, 배리어 메탈막의 상부를 구성하는 질화 티타늄막 상에 텅스텐막이 퇴적되게 된다. 텅스텐막은, WF6가스의 H2가스에 의한 환원을 이용해서 CVD법에 의해 형성되지만, WF6가스에 포함되는 불소는 질화 티타늄막의 결정경계(grain boundary)를 통해서 티타늄막까지 침입하고, 티타늄막의 부풀어짐이나 벗겨짐을 야기하는 경우가 있다. 티타늄막과 텅스텐막 사이에는 질화 티타늄막이 형성되어 있고, 그 두께를 두텁게 함으로써 불소의 침입을 막는 것은 가능하다. 그러나, 질화 티타늄막의 두께를 두껍게 하면 배리어 메탈막의 저항이 증가하기 때문에, 그 두께는 10nm이하로 얇게 해야 하고, WF6가스에 포함되는 불소의 침입을 막는 것은 어렵게 되어 있다.
더욱이, 티타늄막 상에 질화 티타늄막을 퇴적한 적층구조의 배리어 메탈막은, 티타늄막과 질화 티타늄막 사이의 계면상태를 양호하게 하기 위해서, 멀티 챔버 타입의 성막장치를 이용한 연속 성막에 의해 형성된다. 그러나, 티타늄막 및 질화 티타늄막의 성막에서는, 다른 반도체재료의 성막보다도 이물(異物)의 발생량이 비교적 많고, 챔버의 크리닝 때문에, 500매의 반도체 웨이퍼에 티타늄막 또는 질화 티타늄막을 성막할 때마다 성막장치를 정지해야 하며, 목표로 하는 가동율의 달성이 어렵게 되어 있다. 또한, 티타늄막을 성막하는 챔버 또는 질화 티타늄막을 성막 하는 챔버의 어느 한쪽이 정지했을 경우, 다른 쪽의 챔버를 사용할 수 있는데도 불구하고 성막장치를 정지해야 하므로, 이러한 챔버의 정지가 새로운 성막장치 가동율의 저하를 초래하고 있다.
본원발명의 하나의 목적은, 절연막에 개구된 접속 구멍의 내부에, 티타늄막상에 질화 티타늄막이 형성된 적층구조의 배리어 메탈막을 통해 금속막을 매립한 접속부에서의 불량을 회피할 수 있는 기술을 제공함에 있다.
본원발명의 다른 하나의 목적은, 배리어 메탈막의 성막에 이용하는 멀티 챔버 타입 성막장치의 가동율을 향상시킬수 있는 기술을 제공하는데에 있다.
본원발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본원발명의 하나의 목적은, 절연막에 개구(開口)한 접속 구멍의 저부에 TiCl4가스를 이용한 열반응에 의해 티타늄막을 형성하는 공정과, 열반응에 의해 형성된 티타늄막상에 TiCl4가스를 이용한 플라즈마 반응에 의해 티타늄막을 형성하는 공정과, 플라즈마 반응에 의해 형성된 티타늄막의 표면에 H2가스를 이용해서 제1 플라즈마 처리를 실시한 후, 플라즈마 반응에 의해 형성된 티타늄막의 표면에 NH3가스를 이용해 제2 플라즈마 처리를 실시하여 화학량론적 조성보다도 질소의 량이 많은 질화 티타늄막을 형성하는 공정과, WF6가스를 이용한 CVD법에 의한 성막과 SiH4가스 또는 B2H6가스를 이용한 환원을 복수 회 반복하고, 질화 티타늄막 상에 텅스텐 핵막을 형성하는 공정과, WF6가스 및 H2가스를 이용한 CVD법에 의해, 텅스텐 핵막 상에 텅스텐막을 형성하는 공정을 갖는 것이다.
본원발명의 다른 하나의 목적은, 반도체 웨이퍼를 제1 챔버에 구비된 웨이퍼 스테이지 상에 설치하고, 접속 구멍의 저부를 드라이 클리닝 하는 공정과, 반도체 웨이퍼를 제2 챔버에 구비된 웨이퍼 스테이지 상에 설치하고, 반도체 웨이퍼에 열 처리를 행하는 공정과, 반도체 웨이퍼를 제3 챔버에 구비된 웨이퍼 스테이지 상에 설치하고, 절연막에 개구(開口)한 접속 구멍의 저부에 TiCl4가스를 이용한 열반응에 의해 티타늄막을 형성하며, 열반응에 의해 형성된 티타늄막 상에 TiCl4가스를 이용한 플라즈마 반응에 의해 티타늄막을 형성하고, 플라즈마 반응에 의해 형성된 티타늄막의 표면에 H2가스를 이용해서 제1 플라즈마 처리를 실시하고, 플라즈마 반응에 의해 형성된 티타늄막의 표면에 NH3가스를 이용해서 제2 플라즈마 처리를 실시하여 화학량론적 조성보다도 질소의 양이 많은 질화 티타늄막을 형성하는 공정을 갖는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
절연막에 개구된 접속 구멍의 내부에, 티타늄막 상에 질화 티타늄막이 형성된 적층구조의 배리어 메탈막을 통해서 텅스텐막을 매립한 접속부의 불량을 회피 할 수 있다. 또한, 배리어 메탈막의 성막에 이용하는 멀티 챔버 타입 성막장치의 가동율을 향상시킬 수 있다.
본 실시형태에 있어서, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관한 것이 아니고, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 본 실시형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함한다)을 언급할 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하여도 좋다. 더욱이, 본 실시형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시했을 경우 및 원리적으로 명백하게 필수적이라고 생각될 경우 등을 제외하고, 반드시 필수적인 것이 아님은 말할 필요도 없다. 마찬가지로, 본 실시형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 분명하지 않다고 생각될 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 관해서도 마찬가지이다.
또한, 본 실시형태에 있어서는, 전계효과 트랜지스터를 대표하는 MISㆍFET(Metal Insulator Semiconductor Field Effect Transistor)을 MIS로 약칭하고, p채널형의 MISㆍFET를 pMIS로 약칭하고, n채널형의 MISㆍFET를 nMIS로 약칭한다. 또한, 편의적으로 MOS라 기재해도 비산화막을 제외하는 것은 아니다. 또한, 본 실시형태에 있어서, 웨이퍼라고 할 때는, 주로 Si(Silicon)단결정 웨이퍼를 의미하지만, 그뿐만 아니라, SOI(Silicon On Insulator)웨이퍼, 집적회로를 그 위에 형성하기 위한 절연막 기판 등을 넓게 가리키는 것으로 한다. 그 모양도 원형 또는 거의 원형뿐만아니라, 정방형, 직사각형 등도 포함하는 것으로 한다. 또한, 실리콘막, 실리콘부, 실리콘부재(材) 등이라고 할 때는, 명백히 그렇지 않을 때 또는 그렇지 않다는 취지가 명시되어 있을 때를 제외하고, 순수한 실리콘뿐만 아니라, 불순물을 포함하는 것, SiGe 또는 SiGeC 등의 실리콘을 주요한 성분의 하나로 하는 합금 등(찌그러진 실리콘을 포함한다), 첨가물을 포함하는 것을 포함하는 것은 말할 필요도 없다. 또한, 다결정 실리콘 등이라고 할 때도, 명백히 그렇지 않을 때 또는 그렇지 않다는 취지가 명시되어 있을 때를 제외하고, 전형적인 것뿐만 아니라, 어모퍼스(amorphous) 실리콘 등도 포함하는 것은 말할 필요도 없다.
또한, 본 실시형태를 설명하기 위한 전체 도면에 있어서, 동일기능을 갖는 것은 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 이하, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다.
또한, 드라이 클리닝 기술에 관해서는, 이치노세 등의 일본국특허출원 제2006-3704호(2006.1.11출원), 이치노세 등의 일본국특허출원 제2006-12355호(2006.
1.20출원), 후타세 등의 일본국특허출원 제2006-107780호(2006.4.10출원), 후타세등의 일본국특허출원 제2006-138949호(2006.5.18출원)에 개시되어 있으므로, 이것과 중복하는 부분에 대해서는, 원칙적으로 반복하지 않는 것으로 한다.
본 발명의 실시형태에 의한 CMOS(Complementary Metal Oxide Semiconductor)디바이스의 제조방법을 도 1로부터 도 22를 이용해서 설명한다. 도 1에서부터 도 5는 CMOS 디바이스의 요부 단면도, 도 6은 배리어 메탈 성막장치의 개략 평면도, 도 7에서부터 도 9는 배리어 메탈 성막공정의 프로세스 스텝을 나타내는 도, 도 10부터 도 13은 접속 구멍의 내부의 배리어 메탈막 및 플러그를 나타내는 요부 확대 단면도, 도 14는 배리어 메탈 성막공정의 프로세스 스텝을 나타내는 도, 도 15는 접속 구멍의 내부를 나타내는 요부 확대 단면도, 도 16에서부터 도 18은 텅스텐 성막 공정의 프로세스 스텝을 나타내는 도, 도 19에서부터 도 22는 CMOS 디바이스의 요부 단면도다.
우선, 도 1에 도시한 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어진 반도체 기판(반도체 웨이퍼라고 칭하는 평면이며, 거의 원형모양인 반도체의 얇은 판자)(1)을 준비한다. 다음으로, 반도체 기판(1)의 주면에 소자분리영역(4)를 형성한다. 소자분리영역(4)은 반도체 기판(1)을 에칭하여 깊이 0.35μm의 홈(溝)을 형성하고, 계속해서 반도체 기판(1)의 주면 상에 CVD법에 의해 절연막, 예컨대 산화실리콘막을 퇴적한 후, 홈 외부의 산화실리콘막을 CMP(Chemical Mechanical Polishing)법에 의해 제거 함으로써 형성한다.
다음으로, 반도체 기판(1)의 nMIS형성 영역에 p형 불순물, 예컨대 보론을 이온주입해서 p형 웰(6)을 형성하고, 반도체 기판(1)의 pMIS형성 영역에 n형 불순물, 예컨대 인을 이온주입해서 n형 웰(8)을 형성한다. 이후, p형 웰(6) 또는 n형 웰(8)에 nMIS 또는 pMIS의 문턱치을 제어하기 위한 불순물을 이온주입해도 좋다.
다음으로, 예컨대 불산 수용액을 이용한 습식에칭(wet etching)에 의해 반도체 기판(1)의 표면을 세정한 후, 반도체 기판(1)을 열산화(熱酸化)하고, 예컨대 두께 5nm의 게이트 절연막(9)을 반도체 기판(1)의 표면(p형 웰(6) 및 n형 웰(8)의 각 표면)에 형성한다.
다음으로, 도 2에 도시한 바와 같이, 게이트 절연막(9) 상에, 예컨대 두께 0.14μm의 게이트 전극용의 도체막을 형성한 후, 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 게이트 전극용의 도체막을 가공해서 도체막으로 이루어진 게이트 전극(10n, 10p)을 형성한다. 게이트 전극용의 도체막은, 예컨대 CVD법에 의해 형성된 다결정 실리콘막으로 이루어지며 , nMIS형성 영역에는 n형 불순물이 도입된 다결정 실리콘막으로 이루어진 게이트 전극(10n), pMIS형성 영역에는 p형 불순물이 도입된 다결정 실리콘막으로 이루어진 게이트 전극(10p)이 형성된다.
다음으로, p형 웰(6)에 n형 불순물, 예컨대 비소를 이온주입하고, nMIS의 게이트 전극(10n)에 대하여 자기정합적으로, 상대적으로 저농도의 소스ㆍ드레인 확장 영역(11)을 형성한다. 마찬가지로, n형 웰(8)에 p형 불순물, 예컨대 불화 보론을 이온주입하고, pMIS의 게이트 전극 (10p)에 대하여 자기정합적으로, 상대적으로 저농도의 소스ㆍ드레인 확장영역(12)을 형성한다. 상기 소스ㆍ드레인 확장영역 (11, 12)의 깊이는, 예컨대 30nm이다.
다음으로, 도 3에 도시한 바와 같이, 반도체 기판(1)의 주면 상에, 예컨대 두께 10nm의 산화실리콘막(13)을 CVD법에 의해 퇴적한 후, 다시금 산화실리콘막 (13) 상에 질화 실리콘막을 CVD법에 의해 퇴적한다. 계속해서 질화 실리콘막을 RIE (Reactive Ion Etching)법에 의해 이방향(異方性) 에칭하여, nMIS의 게이트 전극 (10n) 및 pMIS의 게이트 전극(10p) 각각의 측벽에 사이드 웰(15)을 형성한다. 그 후, p형 웰(6)에 n형 불순물, 예컨대 비소를 이온주입하고, nMIS의 게이트 전극 (10n) 및 사이드 웰(15)에 대하여 자기정합적으로, 상대적으로 고농도의 소스ㆍ드레인 확산영역(16)을 형성한다. 마찬가지로, n형 웰(8)에 p형 불순물, 예컨대 불화 보론을 이온주입하고, pMIS의 게이트 전극(10p) 및 사이드 웰(15)에 대하여 자기정합적으로, 상대적으로 고농도의 소스ㆍ드레인 확산 영역(17)을 형성한다. 상기 소 스ㆍ드레인 확산영역(16,17)의 깊이는, 예컨대 80nm이다.
다음으로, 살리사이드(salicide)기술에 의해 nMIS의 게이트 전극(10n) 및 소스ㆍ드레인 확산영역(16)의 표면 및 pMIS의 게이트 전극(10)p 및 소스ㆍ드레인 확산영역(17)의 표면에 저저항의 니켈 실리사이드(NiSi)층(18)을 형성한다. 또, 여기에서는 니켈 실리사이드층(18)을 예시했지만, 다른 실리사이드층, 예컨대 니켈합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층, 또는 백금 실리사이드층 등을 형성할 수도 있다. 니켈 실리사이드층(18)은, 예컨대 이하에 설명하는 방법에 의해 형성된다.
우선, 반도체 기판(1)의 주면 상에 스퍼터링(sputtering)법에 의해 니켈막 및 질화 티타늄막을 순차 퇴적한다. 니켈막의 두께는, 예컨대 10nm, 질화 티타늄막의 두께는, 예컨대 15nm이다. 질화 티타늄막은 니켈막의 산화를 방지하기 위해서 니켈막 위에 설치되고, 질화 티타늄막을 대신하여 티타늄막을 이용해도 좋다. 계속해서 반도체 기판(1)에 RTA(Rapid Thermal Anneal)법을 이용하여, 예컨대 온도 350℃의 열처리를 30초 실시함으로써, 니켈막과 nMIS의 게이트 전극(10n)을 구성하는 n형 다결정 실리콘막 및 니켈막과 nMIS의 소스ㆍ드레인 확산영역(16)이 형성된 반도체 기판(1)을 구성하는 단결정 실리콘을 선택적으로 반응시켜서 니켈 실리사이드층(18)을 형성한다. 마찬가지로, 니켈막과 pMIS의 게이트 전극(10p)을 구성하는 p형 다결정 실리콘막 및 니켈막과 pMIS의 소스ㆍ드레인 확산영역(17)이 형성된 반도체 기판(1)을 구성하는 단결정 실리콘을 선택적으로 반응시켜서 니켈 실리사이드층 (18)을 형성한다. 계속해서 황산을 이용한 웨트(wet) 세정,또는 황산과 과산화수소 수를 이용한 웨트 세정 등에 의해, 미반응 니켈막 및 질화 티타늄막을 제거한 후, 반도체 기판(1)에 RTA법을 이용하여, 예컨대 온도 550℃의 열처치를 30초 행함으로써, 니켈 실리사이드층(18)의 저저항화를 행한다.
다음으로, 도 4 도시한 바와 같이, 반도체 기판(1)의 주면 상에 CVD법에 의해 질화 실리콘막을 퇴적해서 제1 절연막(19a)을 형성한다. 계속해서 제1 절연막 (19a) 상에 플라즈마 CVD법에 의해 TEOS(Tetra Ethyl Ortho Silicate)막을 퇴적해서 제2 절연막(19b)을 형성하고, 제1 및 제2 절연막(19a, 19b)으로 이루어진 층간 절연막을 형성한다. 그 후, 제2 절연막(19b)의 표면을 CMP법에 의해 연마한다. 하지단차(下地段差 - step difference of underlying film)에 기인하여 제1절연막 (19a)의 표면에 요철형상이 형성되어 있어도, 제2 절연막(19b)의 표면을 CMP법에 의해 연마함으로써, 그 표면이 평탄화된 층간 절연막이 얻어진다.
다음으로, 레지스트 패턴을 마스크로서 제1 및 제2 절연막(19a, 19b)을 에칭하고, 접속 구멍(20)을 소정의 개소, 예컨대 nMIS의 게이트 전극(10n) 및 소스ㆍ드레인 확산영역(16) 및 pMIS의 게이트 전극(10p) 및 소스ㆍ드레인 확산영역(17)의 위쪽에 위치하는 제1 및 제2 절연막(19a, 19b)에 형성한다. 접속 구멍(20)의 구경은 0.1μｍ이하, 예컨대 0.08μm이다.
다음으로, 도 5에 도시한 바와 같이, 접속 구멍(20)의 내부를 포함하는 반도체 기판(1)의 주면 상에 티타늄막 및 질화 티타늄막을 순차 형성하고, 이 적층막으로 이루어진 배리어 메탈막(21)을 형성한다. 티타늄막은 산소원자를 25at％까지 고용(固溶) 가능하므로 니켈 실리사이드층(18) 표면의 환원재로서 이용할 수 있어서, 니켈 실리사이드층 (18)과의 접촉 저항을 저감하는 기능을 갖는다. 또한, 질화 티타늄막은 후(後) 공정에서 접속 구멍 (20)의 내부에 매립되는 금속막의 구성 원자가 확산하는 것을 억제 또는 방지하는 기능을 갖는다. 배리어 메탈막(21)의 두께는, 예컨대 3에서부터 10nm이다. 또, 이하의 설명에 있어서는, 티타늄막 및 그 위에 형성된 질화 티타늄막을 배리어 메탈막(21)이라 하여, 접속 구멍(20)의 내부에 매립되어서 주(主) 도전재료가 되는 금속막, 예컨대 텅스텐막과는 구별한다.
배리어 메탈막(21)의 성막에는, 도 6에 나타낸 성막장치(50)를 이용할 수 있다. 성막장치(50)는, 반송실(51)의 주위에 개폐 수단인 게이트 밸브(52)를 통해서 로드록(load lock)실(室)(53) 및 4개의 챔버(54, 55, 56, 57)가 구비된 멀티 챔버 타입이다. 로드록실(53)의 반송실(51)과 반대측에는 웨이퍼 반입출실(搬入出室) (58)이 설치되어 있고, 웨이퍼 반입출실(58)의 로드록실(53)과 반대측에는 반도체 웨이퍼(SW)를 수납하는 후프(Front Open Unified Pod)(59)를 설치하는 포트(60)가 설치되어 있다.
반송실(51)은 배기 기구 등에 의해 소정의 진공도로 유지되며, 그 중앙부에는 반도체 웨이퍼(SW)를 반송하기 위한 다관절 암 구조의 반송용 로보트(61)가 설치되어 있다.
반송실(51)에 구비된 챔버(제1 챔버)(54)는 드라이 클리닝 처치용 챔버, 챔버(제2 챔버)(55)는, 예컨대 150℃ 이상의 고온의 가열 처리를 하는 가열 처리용 챔버, 챔버(제3 챔버)(56, 57)는 배리어 메탈 성막용 챔버이다. 또, 성막장치(50)에서는, 반송실(51)에 구비된 챔버를 4개라고 했지만, 이것에 한정되는 것은 아니 고, 같은 용도의 챔버 또는 다른 용도의 챔버를 추가하는 것도 가능하다.
우선, 1매의 반도체 웨이퍼(SW)를 웨이퍼 반입출실(58) 내에 설치된 반송용 로보트(62)에 의해 어느 하나의 후프(FOUP)(59)로부터 집어내고, 어느 하나의 로드 록실(53)에 반입한다. 후프(59)는 반도체 웨이퍼(SW)의 배치(batch) 반송용의 밀폐 수납 용기이며, 보통 25매, 12매, 6매 등의 배치(batch) 단상에 반도체 웨이퍼(SW)를 수납한다. 후프(59)의 용기 외벽은 미세한 통풍 필터부를 제외하고 기밀구조로 되어 있어, 먼지는 거의 완전히 배제된다. 따라서, 클래스1000의 분위기에서 반송해도, 내부는 클래스 1의 청정도를 유지할 수 있도록 되어 있다. 성막장치(50)와의 도킹은, 후프(59)의 문을 포트(60)에 설치하고, 웨이퍼 반입출실(58)의 내부로 끌어들임에 따라 청정함을 유지한 상태에서 행해진다. 계속해서 로드록실(53) 내를 진공처리한 후, 반도체 웨이퍼(SW)를 반송용 로보트(61)로 반송실(51)에 반입한다.
다음으로, 반송용 로보트(61)로 반도체 웨이퍼(SW)를 반송실(51)부터 드라이 클리닝 처리용의 챔버(54)에 진공반송하고, 챔버(54)에 구비된 웨이퍼 스테이지 위에 싣는다. 챔버(54)의 웨이퍼 스테이지에는 정전적(靜電的)으로 웨이퍼를 흡착시켜서 유지하는 기구가 구비되어 있으며, 이로 인해 웨이퍼의 온도를 효율적으로 제어할 수 있다. 드라이 클리닝 처리 시에는, 환원가스(제7 반응가스), 예컨대 HF가스 및 NH3가스를 첨가한 Ar가스를 챔버(54) 내에 도입하고, 샤워 헤드를 통해서 반도체 웨이퍼(SW)의 주면 상에 공급함으로써, 환원가스와 니켈 실리사이드층(18)의 표면에 형성된 자연산화막의 사이에서 일어나는, 예컨대 식(1)에 나타난 환원반응 에 의해 자연산화막이 제거된다. 드라이 클리닝 처리시에 있어서 프로세스 조건은, 예컨대 웨이퍼 스테이지 온도 25℃, HF가스유량 80sccm, NH3가스유량 38sccm, Ar가스유량 5sccm, 압력 1.3Pa다.
SiO2 + 6HF + 2NH3 →（NH4)2SiF6 + 2H2O 식(1)
이때, 환원반응에 의해 생성된 생성물((NH4)2SiF6)이 접속 구멍(20)의 내부를 포함하는 반도체 웨이퍼(SW)의 주면 상에 잔류한다.
다음으로, 반송용 로보트(61)로 반도체 웨이퍼(SW)를 드라이 클리닝 처리용 챔버(54)로부터 가열 처리용 챔버(55)에 반송실(51)을 통해서 진공반송하고, 챔버(55)에 구비된 스테이지 상에 싣는다. 챔버(55)의 스테이지 상에 반도체 웨이퍼(SW)를 싣는 것에 의해, 반도체 웨이퍼(SW)를 소정의 온도에서 가열하여 웨이퍼(SW) 주면 상에 잔류한 생성물을 승화시켜서 제거한다. 반도체 웨이퍼(SW)의 주면 상에서의 온도는, 예컨대 150에서부터 400℃가 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론이다). 또한, 양산(量産)에 알맞은 범위로서는 165에서부터 350℃를 생각할 수 있지만, 나아가 180에서부터 220℃ 등의 200℃를 중심값으로 하는 범위가 가장 알맞다고 생각할 수 있다.
그 후, 배리어 메탈막(21)이 형성되지만, 드라이 클리닝 처리공정 후에, 150에서부터 400℃의 열처리를 반도체 기판(1)에 행함에 따라, 접속 구멍(20)의 저면 및 측면에 드라이 클리닝 처치시에 생성된 생성물이 제거되어 있으므로, 접속 구멍 (20)의 저면에 있어서의 배리어 메탈막(21)과 니켈 실리사이드층(18)의 접촉 저항 의 변동을 저감할 수 있다. 더욱이, 접속 구멍(20)의 측면에 있어서의 배리어 메탈막(21)의 벗겨짐을 방지할 수 있다.
또, 상기 드라이 클리닝 처리에서는, 환원가스에 HF가스와 NH3가스를 이용했지만, 환원가스 등의 반응가스는 상기 가스에 한하지 않고, 산화막과 비교적 저온에서 반응하여 기화하는 반응종(反應種)을 생성하는 것이면 된다. 예컨대 환원가스로서 NF3가스와 H2가스를 이용해도 좋다.
또한, 상기 드라이 클리닝 처리에서는, 환원가스 등의 반응가스를 챔버(54) 내에 도입해서 자연산화막을 환원반응에 의해 제거했지만, 플라즈마를 이용해도 좋다. 예컨대, 리모트 플라즈마 발생장치에 있어서 환원가스, 예컨대 NF3가스 및 NH3가스를 첨가한 Ar가스(플라즈마 여기용(勵起用)의 가스로서는 Ar가스가 많이 이용되지만, 그 밖의 희(希)가스 또는 그들의 혼합 가스여도 좋다)를 여기(勵起)시켜서 플라즈마를 생성하고, 이 플라즈마를 챔버(54) 내에 도입하여 자연산화막을 환원 반응에 의해 제거할 수도 있다.
다음으로, 반송용 로보트(61)로 반도체 웨이퍼(SW)를 가열 처리용 챔버(55)로부터 배리어 메탈 성막용 챔버(56) 또는 챔버(57)에 반송실(51)을 통해서 진공반송하고, 챔버(56) 또는 챔버(57)에 구비된 스테이지 상에 싣는다.
성막장치(50)에는, 배리어 메탈 성막용으로서 동일기능, 동일구조를 갖는 2개의 챔버(56, 57)가 구비되어 있다. 1개의 성막장치(50)에 동일기능, 동일구조를 갖는 2개의 챔버(56, 57)를 구비함으로써 한쪽 챔버, 예컨대 챔버(56)가 정지해도, 다른 한쪽의 챔버, 예컨대 챔버(57)를 사용하는 것에 의해, 성막장치(50)를 정지하는 일없이 배리어 메탈막(21)의 성막이 가능하므로, 성막장치(50)의 가동율을 향상시킬 수 있다.
배리어 메탈막(21)은, 상기 챔버(56)(또는 챔버(57))에 있어서, 이하에 설명하는 PECVD법에 의해 반도체 웨이퍼(SW)의 주면 상에 성막된다. 여기에서는, 배리어 메탈막(21)의 제1로부터 제4의 성막방법에 대해서 설명하지만, 배리어 메탈막 (21)의 성막방법은, 이들에 한정되는 것은 아니고, 여러 가지 변경도 가능하다.
배리어 메탈막(21)의 제1 성막방법에 대해서, 도 7 및 도 10을 이용해서 설명한다.
[스텝 1] 우선, 히터에 의해 소정의 온도, 예컨대 450℃로 가열된 스테이지 상에 반도체 웨이퍼(SW)를 올려놓는다. 스텝 1부터 스텝 10까지의 사이에서, 스테이지는 항상 소정의 온도, 예컨대 450℃로 가열된다. 스텝 1에 있어서 설정된 소정의 시간, 예컨대 5초에 챔버 안을 배기 기구에 의해 소정의 압력, 예컨대 667Pa이 되도록, 챔버 내에 Ar가스 및H2가스를 도입한다. Ar가스의 유량은, 예컨대 800sccm, H2가스의 유량은, 예컨대 4000sccm이다. [스텝 2] 압력과 Ar가스 및 H2가스의 유량을 소정값으로 설정한 후, 웨이퍼는 소정시간 가온(加溫)된다. 스텝 2부터 스텝 9까지의 사이에, 챔버 안은 항상 소정의 압력(예컨대 667Pa)으로 유지되고, 스텝 2부터 스텝 10까지의 사이에, Ar가스 및 H2가스는 항상 소정의 유량(예컨대 각각 800sccm 및 4000sccm)으로 챔버 내에 도입된다. [스텝 3] TiCl4가스 공급원으로부터 TiCl4가스(제1 반응가스)를 공급하고, 유량이 안정해질 때까지, 챔버의 직전에서 TiCl4가스를 외부로 흘린다. TiCl4가스의 유량은, 예컨대 6.7sccm이다. [스텝 4] TiCl4가스의 유량이 안정해진 후, TiCl4가스를 챔버 내에 도입해서 니켈 실리사이드층(18)의 표면에 선택적으로 열반응에 의한 티타늄막(이하, 열반응Ti막이라 한다 ; 제1 금속막)(21a)을 형성한다. TiCl4가스의 유량은, 예컨대 6.7sccm, 열처리 시간은, 예컨대 5에서부터 30초다. 열반응Ti막(21a)의 두께는, 예컨대 1nm이하다. 여기서, 열반응Ti막(21a)은 접속 구멍(20)의 저부에 노출한 니켈 실리사이드층(18)의 표면에만 형성되고, 접속 구멍(20)의 측벽 및 제2절연막(19b)의 상면에는 형성되지 않는다. [스텝 5] 고주파전력을 인가해서 챔버 내에 플라즈마를 생성함으로써, 열반응Ti막(21a) 상에 티타늄막(이하, 플라즈마 반응Ti막이라 한다 ; 제2 금속막) (2lb)을 형성한다. TiCl4가스의 유량은, 예컨대 6.7sccm, 고주파전력은, 예컨대 800W, 성막시간은, 예컨대 25초이다. 플라즈마 반응Ti막(2lb)의 두께는 2nm이상, 예컨대 3에서부터 10nm이다. [스텝6] 챔버 내로의 TiCl4가스 도입만을 멈추고, H2가스(제2 반응가스)에 의한 플라즈마 반응Ti막(2lb)의 플라즈마 처리(제1 플라즈마 처리)를 행하고, 플라즈마 반응Ti막(2lb)의 염소농도를 저감한다. 플라즈마 처리 시간은, 예컨대 5초이다.
[스텝 7] 고주파전압의 인가를 멈추고 챔버 내로부터 TiCl4가스를 배기한다.
[스텝 8] NH3가스(제3 반응가스)를 챔버 내에 도입하여 플라즈마 반응Ti막 (2lb)의 표면을 열반응에 의해 질화한다. NH3가스의 유량은, 예컨대 500sccm이며, 열처리 시간은, 예컨대 10초이다. [스텝 9] 고주파전력을 인가하여 플라즈마를 생성함으로써(제2 플라즈마 처리), 플라즈마 반응Ti막(2lb)의 표면에 화학량론적 조성보다도 질소의 량이 조금 많은 질화 티타늄막(이하, 질소 리치TiN막이라 한다 ; 제1 질화 금속막)(21c), 예컨대 Ti1N1 .1막을 형성한다. 고주파전력은, 예컨대 800W, 질화 처리 시간은, 예컨대 25초이다. [스텝 10] 고주파전압의 인가를 멈추고, 또한 NH3가스의 챔버 내로의 도입을 멈춰서 챔버로부터 NH3가스를 배기한다.
상기 제1 성막방법에 의해, 열반응Ti막(21a)/플라즈마 반응Ti막(2lb)/질소 리치TiN막(21c)으로 구성되는 배리어 메탈막(21)이 형성된다. 열반응Ti막(21a)의 두께는, 예컨대 1nm이하, 플라즈마 반응Ti막(2lb)의 두께는, 예컨대 5nm, 질소 리치TiN막(21c)의 두께는, 예컨대 3에서부터 5nm이다.
열반응Ti막(21a)은, 니켈 실리사이드층(18)과의 낮은 접촉 저항을 얻을 수 있다. 이것은, (1)니켈 실리사이드층(18)과 열반응Ti막(21a)의 계면에 (Ni1Ti1 -x)Si가 생성된다, (2)니켈 실리사이드가 촉매가 되어 열분해 반응에 의해 순수한 티타늄이 생성되므로, 플라즈마 반응Ti막(2lb)보다도 막내에 포함되는 불순물농도가 적다, (3)드라이 클리닝 처리로 잔류하는 초미량의 불소에 의해 염화 티타늄이 환원되는 것 등이 원인으로 생각할 수 있다. 또한, 질소 리치TiN막(21c)은, 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 배리어 막으로서 유효하다. 또한, 스텝 6의 플라즈마 처리에 의해 플라즈마 반응Ti막(2lb)의 염소 등의 불순물농도가 저감한다.
다음으로, 배리어 메탈막(21)의 제2 성막방법에 대해서 도 8 및 도 11을 이용해서 설명한다.
[스텝 1]에서부터 [스텝6]까지는, 전술한 제1 성막방법과 같으므로, 여기에서의 설명은 생략한다. 단지, 스텝 5에 있어서의 플라즈마 반응Ti막(2lb)의 성막 시간은, 예컨대 5초이다.
[스텝 7] TiCl4가스 공급원으로부터 TiCl4가스를 공급하고, 유량이 안정해질 때까지, 챔버의 직전에서 TiCl4가스를 외부에 흘린다. TiCl4가스의 유량은, 예컨대 6.7sccm이다. [스텝 8] TiCl4가스의 유량이 안정된 후, TiCl4가스를 챔버 내로 도입하고, 고주파전력을 인가해서 챔버 내에 플라즈마를 생성함으로써, 플라즈마 반응Ti막(2lb) 상에 플라즈마 반응Ti막(2lb)을 더 형성한다. TiCl4가스의 유량은, 예컨대 6.7sccm, 고주파전력은, 예컨대 800W, 성막 시간은, 예컨대 5초이다. 플라즈마 반응Ti막(2lb)의 두께는, 예컨대 1에서부터 2nm이다. [스텝 9] 챔버 내의 TiCl4가스도입만을 멈추어, H2가스에 의한 플라즈마 반응Ti막(2lb)의 플라즈마 처리를 행하고, 플라즈마 반응Ti막(2lb)의 염소농도를 저감한다. 플라즈마 처리 시간은, 예컨대 5초이다. [스텝 7]에서부터 [스텝 9]를 복수 회, 예컨대 4회 반복한다. 플라즈마 반응Ti(2lb) 합계의 두께는, 예컨대 5에서부터 10nm가 된다.
[스텝 10] 고주파전압의 인가를 멈추어 챔버 내에서 TiCl4가스를 배기한다. [스텝 11] NH3가스를 챔버 내로 도입하여 플라즈마 반응Ti막(2lb)의 표면을 열반응으로 질화한다. NH3가스의 유량은, 예컨대 500sccm이며, 열처리 시간은, 예컨대 10초이다. [스텝 12] 고주파전력을 인가해서 플라즈마를 생성함으로써, 플라즈마 반응Ti막(2lb)의 표면에 질소 리치TiN막(21c)을 형성한다. 고주파전력은, 예컨대 800W, 질화 처리시간은, 예컨대 25초이다. [스텝 13] 고주파전압의 인가를 멈추고, 또한 NH3가스의 챔버 내에의 도입을 멈춰서 챔버로부터 NH3가스를 배기한다.
상기 제2의 성막방법에 의해, 열반응Ti막 (21a)/플라즈마 반응Ti막 (2lb) (다단)/질소 리치TiN막 (21c)에 의해 구성되는 배리어 메탈막 (21)이 형성된다.열반응Ti막 (21a)의 두께는, 예컨대 1nm이하, 플라즈마 반응Ti막 (2lb)의 두께는, 예컨대 5nm, 질소 리치TiN막 (21c)의 두께는, 예컨대 3부터 5nm이다.
상기의 제1 성막방법과 같이, 열반응Ti막(21a)는 니켈 실리사이드층(18)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치TiN막(21c)은 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 더욱이, 스텝 5, 6 + (스텝 7, 8, 9)×4의 프로세스에 있어서는, 플라즈마 반응Ti막(2lb)의 성막과 환원을 비교적 단시간에 교대로 행함으로써, 플라즈마 반응Ti막(2lb)의 표면뿐만 아니라, 내부에 염소 등의 불순물농도를 저감할 수 있고, 비저항이 낮은 양질의 플라즈마 반응Ti막(2lb)을 얻을 수 있다.
다음으로, 배리어 메탈막(21)의 제3 성막방법에 대해서 도 9 및 도 12를 이용해서 설명한다.
[스텝 1]에서부터 [스텝 10]까지는, 상기의 제1 성막방법과 같으므로, 여기에서의 설명은 생략한다. 단지, 스텝 5에 있어서의 플라즈마 반응Ti막(2lb)의 성막 시간은, 예컨대 5초, 스텝 10에 있어서의 질화 열처리 시간은, 예컨대 5초이다.
[스텝 11] TiCl4가스 공급원으부터 TiCl4가스를 공급하고, 유량이 안정해질 때까지, 챔버의 직전에서 TiCl4가스를 외부로 흘린다. TiCl4가스의 유량은, 예컨대 6.7sccm이다. [스텝 12] TiCl4가스의 유량이 안정해진 후, TiCl4가스를 챔버 내로 도입하고, 고주파전력을 인가해서 챔버 내에 플라즈마를 생성함으로써, 질소 리치TiN막(21c) 위에 플라즈마 반응Ti막(2lb)을 형성한다. TiCl4가스의 유량은, 예컨대 6.7sccm, 고주파전력은, 예컨대 800W, 성막시간은, 예컨대 5초이다. 플라즈마 반응Ti막(2lb)의 두께는, 예컨대 1에서부터 2nm이다. [스텝 13] 챔버 내로의 TiCl4가스 도입만을 멈추고, H2가스에 의한 플라즈마 반응Ti막(2lb)의 플라즈마 처리를 행하여, 플라즈마 반응Ti막(2lb)의 염소농도를 저감한다. 플라즈마 처리시간은, 예컨대 5초이다. [스텝 14] 고주파전압의 인가를 멈추어 챔버 안으로부터 TiCl4가스를 배기한다. [스텝 15] NH3가스를 챔버 내로 도입해서 플라즈마 반응Ti막(2lb)의 표면을 열반응에 의해 질화한다. NH3가스의 유량은, 예컨대 500sccm이며, 열처리 시간은, 예컨대 10초이다. [스텝 16] 고주파전력을 인가해서 플라즈마를 생성함으로써, 플라즈마 반응Ti막(2lb)의 표면에 질소 리치TiN막(21c)을 형성한다. 고주파전력은, 예컨대 800W, 질화 처리시간은, 예컨대 5초이다. [스텝 17] 고주파전압의 인가를 멈추고, 또한 챔버 내에 NH3가스의 도입을 멈춰서 챔버로부터 NH3가스를 배기한다. [스텝 11]에서부터 [스텝 17]을 복수 회, 예컨대 4회 반복한다.
상기 제3 성막방법에 의해, 열반응Ti막(21a)/(플라즈마 반응Ti막(2lb)/질소 리치TiN막(21c))×5로 구성되는 배리어 메탈막(21)이 형성된다. 열반응Ti막(21a)의 두께는, 예컨대 1nm이하, (플라즈마 반응Ti막(2lb) + 질소 리치TiN막(21c))×5의 두께는, 예컨대 5에서부터 10nm이다.
상기의 제1 성막방법과 마찬가지로, 열반응Ti막(21a)은 니켈 실리사이드층 (18)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치TiN막(21c)은 플러그 구성 원자가 확산하는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 더욱이, 스텝 5, 6, 7, 8, 9, 10 + (스텝 11, 12, 13, 14, 15, 16, 17)×4의 프로세스에 있어서는, 플라즈마 반응Ti막(2lb)의 성막과 환원과 질화의 일련의 프로세스를 비교적 단시간에 복수 회 행함으로써, 염소 등의 불순물농도의 저감에 의한 비저항이 낮은 양질의 플라즈마 반응Ti막(2lb)을 얻을 수 있음과 동시에, 그 표면에 배리어막으로서 유효하게 기능하는 질소 리치TiN막(21c)을 성막할 수 있다.
다음으로, 배리어 메탈막(21)의 제4 성막방법에 대해서 상기 도 8 및 도 13을 이용해서 설명한다.
[스텝 1]에서부터 [스텝 6]까지는, 상기의 제2 성막방법과 마찬가지이므로, 여기에서의 설명은 생략한다. 단지, 스텝 5에 있어서의 플라즈마 반응Ti막(2lb)의 성막시간은, 예컨대 5에서부터 15초이며, 첫째 단의 플라즈마 반응Ti막(2lb)의 두 께가, 상기 제2 성막방법에 있어서의 첫째 단의 플라즈마 반응Ti막(2lb)의 두께보다도 두꺼운 점이 다르다. 또한, [스텝 7]에서부터 [스텝 13]까지는, 상기 제2 성막방법과 같으므로, 여기에서의 설명은 생략한다.
상기 제4 성막방법에 의해, 열반응Ti막(21a)/플라즈마 반응Ti막(2lb)/플라즈마 반응Ti막(2lb)(다단(多段))/질소 리치TiN막(21c)으로 구성되는 배리어 메탈막 (21)이 형성된다. 열반응Ti막(21a)의 두께는, 예컨대 1nm이하, 하층에 위치하는 플라즈마 반응Ti막(2lb)의 두께는, 예컨대 3nm, 상층에 위치하는 플라즈마 반응Ti막 (2lb)의 두께는, 예컨대 4에서부터 5nm이다.
상기의 제1 성막방법과 마찬가지로, 열반응Ti막(21a)은 니켈 실리사이드층 (18)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치TiN막(21c)은 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 더욱이, 스텝 5, 6과 스텝 7, 8, 9의 프로세스에 있어서는, 플라즈마 반응Ti막(2lb)의 성막과 환원을 비교적 단시간에 행함으로써, 염소 등의 불순물농도의 저감에 의한 비저항이 낮은 양질의 플라즈마 반응Ti막(2lb)을 얻을 수 있다.
상기의 제1에서부터 제4의 어느 제조방법으로도, 염소 등의 불순물농도가 낮은 배리어 메탈막(21)을 형성할 수가 있으므로, 니켈 실리사이드층(18)의 저항이 저감하며, 게다가 배리어 메탈막(21)의 벗겨짐이나 마이크로 크랙 등을 방지할 수 있다.
그 후, 반송용 로보트(61)로 반도체 웨이퍼(SW)를 배리어 메탈 성막용의 챔버(56)(또는 챔버(57))에서부터 어느 하나의 로드록실(53)로 진공반출하고, 또한 반송용 로보트(62)로 반도체 웨이퍼(SW)를 로드록실(53)에서부터 웨이퍼 반입출신 실(58)을 통해서 어느 하나의 후프(59)로 되돌린다.
또, 상기의 제1에서부터 제4의 성막방법에 의해 형성된 배리어 메탈막(21)은, 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 배리어막으로서 유효하며, 질소 리치TiN막(21c)을 갖고 있다. 그러나, 배리어 메탈막(21) 상에, 예컨대 TiCl4가스 및 NH3가스(제4 반응가스)를 이용한 450에서부터 480℃ 정도의 열CVD법에 의해, 예컨대 두께 0에서부터 5nm의 질화 티타늄막(제2 질화 금속막)을 형성함으로써, 보다 높은 배리어 기능을 갖게 해도 좋다. 이하에, 열CVD법에 의해 배리어 메탈막(21) 위에 형성되는 질화 티타늄막의 성막방법에 대해서, 도 14를 이용해서 간단히 설명한다. 이 질화 티타늄막은, 상기의 성막장치(50)에 챔버를 더 접속하고, 그 챔버 내에서 성막해도 좋으며, 또는 상기의 성막장치(50)와는 다른 CVD장치를 이용해서 성막해도 좋다. 또, 질화 티타늄막의 성막방법은, 이것에 한정되는 것은 아니며, 여러 가지 변경도 가능하다.
[스텝1] 우선, 히터에 의해 소정의 온도, 예컨대 480℃로 가열된 스테이지 상에 반도체 웨이퍼(SW)를 올려놓는다. 스텝 1에서부터 스텝 12까지의 사이에서, 스테이지는 항상 소정의 온도로 가열된다. 스텝 1에 있어서 설정된 소정의 시간으로 챔버 안을 배기 기구에 의해 소정의 압력이 되도록, 챔버 내에 TiCl4가스 및 NH3가스의 각 캐리어 가스인 N2가스 및 NH3가스를 도입한다. [스텝 2] 압력과 N2가스 및 NH3가스의 유량이 소정의 값으로 설정된 후, 웨이퍼는 소정시간 가속된다. [스텝 3] 동시에, TiCl4가스 공급원으부터 TiCl4가스를 공급하고, 유량이 안정해질 때까지, 챔버의 직전에서 TiCl4가스를 외부에 흘린다.
[스텝 4]에서부터 [스텝 10] TiCl4가스 및 NH3가스를 이용해서 질화 티타늄막을 퇴적할 때는, 챔버 내에 TiCl4가스 및 NH3가스가 동시에 도입된다. TiCl4가스 및 NH3가스의 유량은, 예컨대 60sccm, 압력은, 예컨대 260Pa, 퇴적 시간은, 예컨대 6초이다. 두꺼운 질화 티타늄막을 성막할 경우는, 스텝 4에서부터 스텝 10을 복수 회 반복한다. 예컨대 스텝4에서부터 스텝 10을 6회 반복함으로써, 5nm 두께의 질화 티타늄막을 형성할 수 있다.
[스텝 11] 및 [스텝 12] 고주파전압의 인가를 멈추고, 나아가 TiCl4가스 및 NH3가스의 챔버 내에의 도입을 멈춰서, 챔버 내에 N2가스를 도입하며, 챔버 안으로부터 TiCl4가스 및 NH3가스를 배기한다. 그 후, N2가스의 챔버 내로의 도입을 멈추고, 챔버 내를 진공처리한다.
다음으로, 도 15에 도시한 바와 같이, 접속 구멍(20)의 내부를 포함하는 반도체 기판(1)의 주면 상에 텅스텐막(22)을 CVD법에 의해 퇴적한다. 텅스텐막(22)의 성막에서는, 우선, 배리어 메탈막(21) 상에 텅스텐의 핵막(이하, 텅스텐 핵막이라 한다;금속핵막)(22a)을 형성하고, 그 후, 접속 구멍(20)의 내부를 매립하는 텅스텐막(이하, 블랭킷ㆍ텅스텐막이라 한다;금속막)(22b)을 퇴적한다. 본 실시형태에서는, 상기 텅스텐 핵막(22a)을, 예컨대 두께 10nm이하의 다층구조로 했다. 이 텅스 텐 핵막(22a)은, 배리어 메탈막(21)의 최상층에 위치하는 질소 리치TiN막(21c)과의 밀착성이 좋고, 또, 텅스텐막의 성막 가스인 WF6가스에 포함되는 불소가 배리어 메탈막(21)으로 침입하는 것을 억제 또는 방지하는 기능을 가지므로, 배리어 메탈막 (21)의 불소에 의한 부식(예컨대 플라즈마 반응Ti막(2lb)의 부풀어짐이나 벗겨짐 등)을 막을 수 있다.
여기에서는, 텅스텐막(22)의 제1, 제2 및 제3 성막방법에 대해서 설명한다.제1 성막방법은, WF6가스, SiH4가스 및 H2가스를 챔버 내로 동시에 공급하고, 텅스텐 핵막(22a)을 형성하며, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 제2 성막방법은, WF6가스를 이용해서 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시킨 후, SiH4가스를 이용한 환원 반응에 의해 불소를 제거해서 텅스텐 핵막(22a)을 형성하며, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 제3 성막방법은, WF6가스를 이용해서 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시킨 후, B2H6가스를 이용한 환원 반응에 의해 불소를 제거해서 텅스텐 핵막(22a)을 형성하고, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 또, 텅스텐막(22)(텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b)의 성막방법은, 이들에 한정되는 것은 아니고, 여러 가지 변경도 가능하다.
제1 성막방법은, 예컨대 도 16에 나타내는 프로세스 스텝을 따르며, 아래와 같이 행하여진다.
[스텝 1] 및 [스텝 2] WF6가스(제5 반응가스), SiH4가스 및 H2가스(제1 환원 가스)를 각각 소정의 유량으로 챔버 내에 도입하여, 배리어 메탈막(21)의 표면에 소정 두께(A1)의 텅스텐 핵막(22a)을 형성한다. 챔버 내의 압력은, 예컨대 2667Pa, 반도체 웨이퍼의 온도는, 예컨대 390℃로 한다. 또한, 스텝 2의 시간(A1)을 제어함으로써, 원하는 두께의 텅스텐 핵막(22a)이 형성된다. 텅스텐 핵막(22a)의 두께는, 예컨대 7nm이다. WF6가스와 SiH4가스를 동시에 챔버 내로 도입함으로써, 성막과 동시에 불소를 제거할 수 있으므로, 불소 함유량이 적은 텅스텐 핵막(22a)을 형성할 수 있다.
[스텝 3]에서부터 [스텝 6] H2가스(제2 환원가스)를 소정의 유량으로 챔버 내에 도입한 후, WF6가스(제6 반응가스)를 소정의 유량, 예컨대 250sccm으로 챔버 내에 도입하여, 텅스텐 핵막(22a) 상에 H2환원에 의한 블랭킷ㆍ텅스텐막(22b)을 형성한다. 챔버 내의 압력은, 예컨대 10666Pa, 반도체 웨이퍼의 온도는 400℃이하, 예컨대 390℃로 한다. 또한, 스텝 5의 시간(A2)을 제어함으로써, 원하는 두께의 블랭킷ㆍ텅스텐막(22b)이 형성된다. 블랭킷ㆍ텅스텐막(22b)의 두께는, 예컨대 193nm이다. 블랭킷ㆍ텅스텐막(22b)을 형성한 후에는, 압력을 0Pa, WF6가스의 유량을 0sccm으로 한다.
상기 SiH4환원에 의한 핵(核)형성(nucleation)을 채용한 제1 성막방법에 의해, 불소의 함유량의 적은 텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어 진 텅스텐막(22)이 형성된다. 블랭킷ㆍ텅스텐막(22b)의 성막온도는, 예컨대 390℃이며, 400℃이하의 비교적 저온에서 텅스텐막(22)을 성막함으로써, 블랭킷ㆍ텅스텐막(22b)의 성막 시에 있어서 WF6가스에 포함되는 불소의 침입을 억제할 수 있다. 이로 의해, WF6가스에 포함되는 불소의 배리어 메탈막(21)으로의 침입을 억제 또는 방지할 수 있으므로, 배리어 메탈막(21)의 불소에 의한 부식을 막을 수 있다.
제2 성막방법은, 예컨대 도 17에 나타내는 프로세스 스텝을 따라, 아래와 같이 행하여진다.
[스텝 1] 및 [스텝 2] WF6가스(제5 반응가스)를 소정의 유량, 예컨대 160sccm으로 챔버 내에 도입하고, 배리어 메탈막 (21)의 표면에 텅스텐 및 불소를 흡착시켜서, 1nm정도 두께의 텅스텐 핵막을 형성한다. 챔버 내의 압력은, 예컨대 1000Pa, 반도체 웨이퍼의 온도는, 예컨대 350℃이다. 그 후, 챔버 내로의 WF6가스 공급을 멈춘다.
[스텝 3] 및 [스텝 4] SiH4가스(제1 환원가스)를 소정의 유량, 예컨대 400sccm으로 챔버 내에 도입하고, SiH4환원에 의해 상기 텅스텐 핵막 내의 불소를 제거한다. 챔버 내의 압력은, 예컨대 1000Pa, 반도체 웨이퍼의 온도는, 예컨대 350℃이다. 그 후, 챔버 내에의 SiH4가스의 공급을 멈춘다. [스텝 1]에서부터 [스텝 4]는 복수 회, 예컨대 7회 반복함으로써, 다층구조의 텅스텐 핵막(22a)이 형성된다.텅스텐 핵막(22a)의 두께는, 예컨대 7nm이다.
[스텝 5]에서부터 [스텝 9] H2가스(제2 환원가스)를 소정의 유량, 예컨대 4000sccm으로 챔버 내에 도입한 후, WF6가스(제6 반응가스)를 소정의 유량, 예컨대 60sccm으로 챔버 내에 도입한다. 계속해서 WF6가스의 유량을 증가시켜서, 예컨대 350sccm로 하여 압력을 증가시켜서 예컨대 10666Pa로 한다. 또한, 반도체 웨이퍼의 온도도 상승시키나, 그 온도는 400℃이하, 예컨대 390℃로 한다. 그 후, 텅스텐 핵막(22a) 상에 H2환원에 의한 블랭킷ㆍ텅스텐막 (22b)을 형성하고, 원하는 두께의 블랭킷ㆍ텅스텐막(22b)을 형성한 후, 압력을 0Pa, WF6가스의 유량을 0sccm로 한다. 블랭킷ㆍ텅스텐막(22a)의 두께는, 예컨대 193nm이다.
상기 SiH4환원에 의한 핵형성을 채용한 제2 성막방법에 의해, 텅스텐 핵막 (22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어진 텅스텐막(22)이 형성된다. 텅스텐 핵막(22a)을 다층구조로 함으로써 각 층의 계면이 불연속이 되고, 블랭킷ㆍ텅스텐막(22b)의 성막 시에 있어서의 WF6가스에 포함되는 불소가 텅스텐 핵막(22a)을 투과하기 어려워진다. 또한, 블랭킷ㆍ텅스텐막(22b)의 성막온도는, 예컨대 390℃이며, 400℃이하의 비교적 저온에서 텅스텐막(22)을 성막함으로써, 블랭킷ㆍ텅스텐막 (22b)의 성막 시에 있어서의 WF6가스에 포함되는 불소의 침입을 억제할 수 있다. 이로 인해, WF6가스에 포함되는 불소의 배리어 메탈막(21)으로의 침입을 억제 또는 방지할 수 있으므로, 배리어 메탈막(21)의 불소에 의한 부식을 막을 수 있다.
제3 성막방법은, 예컨대 도 18에 나타낸 프로세스 스텝을 따라, 아래와 같이 행하여진다.
[스텝 1] 및 [스텝 2] WF6가스(제5 반응가스)를 소정의 유량, 예컨대 160sccm으로 챔버 내에 도입하여, 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시켜서, 1nm정도 두께의 텅스텐 핵막을 형성한다. 챔버 내의 압력은, 예컨대 1000Pa, 반도체 웨이퍼의 온도는, 예컨대 350℃이다. 그 후, 챔버 내로의 WF6가스 공급을 멈춘다.
[스텝 3] 및 [스텝 4] H2가스에 의해 희석된 5% B2H6가스(제1 환원가스)를 소정의 유량, 예컨대 1000sccm으로 챔버 내에 도입하여, B2H6환원에 의해 상기 텅스텐 핵막 내의 불소를 제거한다. 챔버 내의 압력은, 예컨대 1000Pa, 반도체 웨이퍼의 온도는, 예컨대 350℃이다. 그 후, 챔버 내의 H2가스에 의해 희석된 5% B2H6가스의 공급을 멈춘다. [스텝 1]에서부터 [스텝 4]를 복수 회, 예컨대 8회 반복함으로써, 다층구조의 텅스텐 핵막(22a)이 형성된다. 텅스텐 핵막(22a)의 두께는, 예컨대 7nm이며, 그 구조는 아모퍼스(amorphous)이다.
[스텝 5]에서부터 [스텝 10] H2가스(제2 환원가스)를 소정의 유량, 예컨대 4000sccm으로 챔버 내에 도입한 후, WF6가스(제6반응가스)를 소정의 유량, 예컨대 60sccm으로 챔버 내에 도입한다. 계속해서 WF6가스의 유량을 증가시켜서, 예컨대 200sccm로 하여 압력을 증가시켜서, 예컨대 10666Pa로 한다. 또한, 반도체 웨이퍼 의 온도도 상승시키나, 그 온도는 400℃이하, 예컨대 390℃로 한다. 그 후, 텅스텐 핵막(22a) 상에 H2환원에 의한 블랭킷ㆍ텅스텐막(22b)을 형성하고, 원하는 두께의 블랭킷ㆍ텅스텐막(22a)를 형성한 후, 압력을 0Pa, WF6가스의 유량을 0sccm로 한다.블랭킷ㆍ텅스텐막 (22a)의 두께는, 예컨대 193nm이다.
상기 B2H6환원에 의한 핵형성을 채용한 제3 성막방법에 의해, 텅스텐 핵막 (22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어진 텅스텐막(22)이 형성된다. 상기의SiH4환원에 의한 핵형성을 채용한 제2 성막방법과 마찬가지로, 텅스텐 핵막(22a)을 다층구조로 함으로써 각 층의 계면이 불연속이 되며, 게다가 텅스텐 핵막(22a)의 구조가 아모퍼스이므로, 블랭킷ㆍ텅스텐막(22b)의 성막 시에 있어서의 WF6가스에 포함되는 불소가 텅스텐 핵막(22a)을 투과하기 어려워진다. 또한, 블랭킷ㆍ텅스텐막 (22b)의 성막온도는, 예컨대 390℃이며, 400℃이하의 비교적 저온에서 텅스텐막 (22)을 성막함으로써, 블랭킷ㆍ텅스텐막(22b)의 성막 시에 있어서의 WF6가스에 포함되는 불소의 침입을 억제할 수 있다. 이로 인해, WF6가스에 포함되는 불소의 배리어 메탈막(21)으로의 침입을 억제 또는 방지할 수 있으므로, 배리어 메탈막(21)의 불소에 의한 부식을 막을 수 있다.
다음으로, 도 19에 도시한 바와 같이, 예컨대 CMP법에 의해 텅스텐막(22)의 표면을 평탄화함으로써 접속 구멍(20) 내부에 텅스텐막(22)을 매립하고, 텅스텐막 (22)을 주(主) 도전재료로 하는 플러그를 형성한다.
또, 상기의 접속 구멍(20) 내부에 플러그를 형성하는 공정에서는 플러그의 주(主) 도전재료를 텅스텐막(22)으로 하고 배리어 메탈막(21)을 티타늄막(21a, 2lb) 상에 질화 티타늄막(21c)을 형성한 적층막으로 하였으나, 이것에 한정되는 것은 아니고, 여러 가지 변경이 가능하다. 예컨대 배리어 메탈막을 상기의 배리어 메탈막(21)으로 하고 플러그의 주 도전재료를 동막으로 할 수도 있다. 이 경우, 우선, 상기의 제조방법과 마찬가지로 하여 배리어 메탈막(21)을 성막하고, 그 후, CVD법 또는 스퍼터링법에 의해 배리어 메탈막(21) 상에 시드층, 예컨대 동 또는 루테늄의 시드층을 형성하고, 다시금 전해 도금법을 이용해서 시드층 상에 동 도금 막을 형성함으로써, 접속 구멍(20) 내부에 동 도금막을 매립한다.
다음으로, 도 20에 도시한 바와 같이, 반도체 기판(1)의 주면 상에 스토퍼(stopper) 절연막(24) 및 배선 형성용의 절연막(25)을 순차 형성한다. 스토퍼 절연막(24)은 절연막(25)의 홈(溝) 가공 시에 에칭스토퍼가 되는 막이며, 절연막 (25)에 대하여 에칭 선택비를 갖는 재료를 이용한다. 스토퍼 절연막(24)은, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘막으로 하고 절연막(25)은, 예컨대 플라즈마 CVD법에 의해 형성되는 산화 실리콘막으로 할 수 있다. 또, 스토퍼절연막 (24)과 절연막(25)에는 다음에 설명하는 첫 번째 층의 배선이 형성된다.
다음으로, 싱글 대머신(single damascene)법에 의해 첫 번째 층의 배선을 형성한다. 우선, 레지스트 패턴을 마스크로 한 드라이 에칭에 의해 스토퍼 절연막 (24) 및 절연막(25)의 소정 영역에 배선홈(26)을 형성한 후, 반도체 기판(1)의 주면 상에 배리어 메탈막(27)을 형성한다. 배리어 메탈막(27)은, 예컨대 질화 티타늄 막, 질화 탄탈(tantal)막, 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 상에 루세늄막을 겹쳐 쌓은 적층막이다. 계속해서 CVD법 또는 스퍼터링법에 의해 배리어 메탈막(27) 상에 동(銅)의 시드층을 형성하고, 다시금 전해 도금법을 이용해서 시드층 상에 동 도금막을 형성한다. 동 도금막으로 배선홈(26)의 내부를 매립한다. 계속해서 배선홈(26) 이외 영역의 동 도금막, 시드층 및 배리어 메탈막(27)을 CMP법으로 제거하고, 동막을 주(主) 도전재료로 하는 첫 번째 층의 배선(M1)을 형성한다.
다음으로, 듀얼 대머신법에 의해 두 번째층의 배선을 형성한다. 우선, 도 21에 도시한 바와 같이, 반도체 기판(1)의 주면 상에 캡 절연막(28), 층간 절연막 (29) 및 배선 형성용의 스토퍼 절연막(30)을 순차 형성한다. 캡 절연막(28) 및 층간 절연막(29)에는, 뒤에서 설명하는 것 같이 접속 구멍이 형성된다. 캡 절연막 (28)은, 층간 절연막(29)에 대하여 에칭 선택비를 갖는 재료로 구성되며, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘 막으로 할 수가 있다. 게다가 캡 절연막(28)은 첫 번째 층의 배선(M1)을 구성하는 동의 확산을 방지하는 보호막으로서의 기능을 가지고 있다. 층간 절연막(29)은, 예컨대 플라즈마 CVD법에 의해 형성되는 TEOS막으로 할 수 있다. 스토퍼 절연막(30)은, 층간 절연막(29) 및 뒤에 스토퍼절연막(30)의 상층에 퇴적되는 배선 형성용의 절연막에 대하여 에칭 선택비를 갖는 절연 재료로 구성되며, 예컨대 플라즈마 CVD법에 의해 형성되는 질화 실리콘막으로 할 수가 있다.
다음으로, 구멍 형성용의 레지스트 패턴을 마스크로 한 드라이 에칭으로 스 토퍼 절연막(30)을 가공한 후, 스토퍼 절연막(30) 상에 배선 형성용의 절연막(31)을 형성한다. 절연막(31)은, 예컨대 TEOS막으로 할 수가 있다.
다음으로, 배선홈 형성용의 레지스트 패턴을 마스크로 한 드라이 에칭으로 절연막(31)을 가공한다. 이때, 스토퍼 절연막(30)이 에칭스토퍼로서 기능한다. 계속해서 스토퍼 절연막(30)및 배선홈 형성용의 레지스트 패턴을 마스크로 한 드라이 에칭으로 층간 절연막 (29)을 가공한다. 이때, 캡 절연막(28)이 에칭스토퍼로서 기능한다. 계속해서 노출된 캡 절연막(28)을 드라이 에칭으로 제거함으로써, 캡 절연막(28) 및 층간 절연막(29)에 접속 구멍(32)이 형성되며, 스토퍼절연막(30) 및 절연막(31)에 배선홈(33)이 형성된다.
다음으로, 접속 구멍(32) 및 배선홈(33)의 내부에 두 번째 층의 배선을 형성한다. 두 번째 층의 배선은, 배리어 메탈층 및 주(主) 도전재료인 동막으로 이루어지며, 이 배선과 하층배선인 첫 번째 층의 배선(M1)을 접속하는 접속부재는 두 번째 층의 배선과 일체로 형성된다. 우선, 접속 구멍(32) 및 배선홈(33)의 내부를 포함하는 반도체 기판(1)의 주면 상에 배리어 메탈막(34)을 형성한다. 배리어 메탈막 (34)은, 예컨대 질화 티타늄막, 질화 탄탈막, 질화 탄탈막 상에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 상에 루세늄막을 겹쳐 쌓은 적층막이다. 배리어 메탈막(34)을 형성하기 전에는 상기의 드라이 클리닝 처리가 행하여지지만, 이 드라이 클리닝 처리에서도 그 후, 상기 100에서부터 150℃의 온도로의 가열과 150℃보다도 높은 온도로의 가열을 반도체 웨이퍼에 행하고, 접속 구멍(32)의 저면 및 접속 구멍(32) 및 배선홈(33)의 측벽에 생성한 생성물의 제거를 행해도 좋다. 이것에 의 해, 배리어 메탈막(34)과 첫 번째 층의 배선(M1)과의 접촉 저항의 변동을 저감할 수 있으며, 또한, 캡 절연막(28), 층간 절연막(29), 스토퍼 절연막(30) 및 절연막(31)부터 배리어 메탈막(34)의 벗겨짐을 방지할 수 있다. 계속해서 CVD법 또는 스퍼터링법에 의해 배리어 메탈막(34) 상에 동의 시드층을 형성하고, 다시금 전해 도금법을 이용해서 시드층 상에 동 도금막을 형성한다. 동 도금막에 의해 접속 구멍(32) 및 배선홈(33)의 내부를 매립한다. 계속해서 접속 구멍(32) 및 배선홈(33)이외 영역의 동 도금막, 시드층 및 배리어 메탈막(34)을 CMP법에 의해 제거하여, 동막을 주(主) 도전재료로 하는 두 번째 층의 배선(M2)을 형성한다.
그 후, 도 21에 도시한 바와 같이, 예컨대 전술한 두 번째 층의 배선(M2)과 같은 방법으로 다시금 상층의 배선을 형성한다. 도 22에서는, 세 번째 층에서부터 여섯 번째 층의 배선(M3, M4, M5, M6)을 형성한 CMOS디바이스를 예시하고 있다. 계속해서 여섯 번째 층의 배선(M6) 위에 질화 실리콘막(35)을 형성하고, 질화 실리콘 막(35) 위에 산화 실리콘막(36)을 형성한다.이들 질화 실리콘막(35) 및 산화 실리콘막(36)은, 외부로부터의 수분이나 불순물의 침입 방지 및 α선 투과의 억제를 행하는 패시베이션(passivation)막으로서 기능한다.
다음으로, 질화 실리콘막(35) 및 산화 실리콘막(36)을, 레지스트 패턴을 마스크로 한 에칭으로 가공하여, 여섯 번째 층 배선(M6)의 일부(본딩 패드부)를 노출시킨다. 계속해서 노출된 여섯 번째 층의 배선(M6) 위에 금막 및 니켈막 등의 적층막으로 이루어진 범프 하부전극(bump bottom electrode)(37)을 형성하고, 범프 하부전극(37) 상에 금 또는 결합물 등으로 이루어진 범프 전극(38)을 형성함으로써, 본 실시형태 1인 CMOS디바이스가 거의 완성된다. 또, 이 범프 전극(38)은 외부 접속용 전극이 된다. 이 후, 반도체 웨이퍼(SW)에서 반도체 칩으로 각각 나누어지며, 패키지 기판 등에 설치되어서 반도체장치가 완성되지만, 이들의 설명은 생략한다.
이와 같이, 본 실시형태에 의하면, 접속 구멍(20)의 내부에 배리어 메탈막 (21)을 형성하기 전에 행하는 드라이 클리닝 처치에 의해, 접속 구멍(20)의 저면 및 측면에 화학량론적 조성으로부터 조금 어긋난 생성물이 잔류하지만, 이 생성물은 드라이 클리닝 처리 후에 행하는 150℃ 보다도 높은 온도의 열처리에 의해 제거되므로, 접속 구멍(20) 저면에 있어서의 니켈 실리사이드층(18)과 배리어 메탈막 (21)과의 접촉 저항의 변동을 저감할 수 있고, 또 접속 구멍(20) 측면의 배리어 메탈막(21)이 벗겨지는 것을 막을 수 있다.
더욱이, 배리어 메탈막(21)의 니켈 실리사이드층(18)과 접하는 최하층에, 염소 등의 불순물농도가 낮은 열반응Ti막(21a)를 형성하는 것, 및 H2가스를 이용한 플라즈마 처리로 배리어 메탈막(21)에 포함되는 염소 등의 불순물농도를 저감할 수 있으므로, 니켈 실리사이드층(18)과의 접촉 저항이 낮고, 벗겨짐이나 마이크로 크랙 등의 불량이 없는 배리어 메탈막(21)을 얻을 수 있다. 또한, 배리어 메탈막 (21)의 플러그와 접하는 최상층에, 질소 리치TiN막(21c)을 형성함으로써, 플러그의 구성 원자가 확산하는 것을 억제 또는 방지할 수 있다.
게다가, 플러그를 구성하는 텅스텐막(22)의 배리어 메탈막(21)과 접하는 층에, SiH4환원반응 또는 B2H6환원반응에 의한 다층구조의 텅스텐 핵막(22a)을 형성함 으로써, 텅스텐막(22)과 질소 리치TiN막(21c)과의 양호한 밀착성을 얻을 수 있다.또한, 텅스텐 핵막(22a)이 WF6가스에 포함되는 불소의 침입을 억제하는 기능을 갖는 것, 및 H2환원에 의한 블랭킷ㆍ텅스텐막(22b) 형성의 채용으로, 400℃이하의 비교적 저온에서 텅스텐막(22)을 형성할 수 있으므로, WF6가스에 포함되는 불소의 배리어 메탈막(21)으로의 침입을 억제 또는 방지할 수 있어서, 불소에 의한 배리어 메탈막 (21)의 부식을 막을 수 있다.
또한, 성막장치(50)에, 배리어 메탈 성막용으로서 동일기능, 동일구조를 갖는 2개의 챔버 (56, 57)을 구비함으로써, 한쪽 챔버, 예컨대 챔버(56)가 정지해도, 다른 한쪽의 챔버, 예컨대 챔버(57)를 사용하여, 성막장치(50)가 정지하는 일없이 티타늄막 또는 질화 티타늄막의 성막이 가능하므로, 성막장치(50)의 가동율을 향상 시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경가능함은 말할 필요도 없다.
본 발명은, 절연막에 개구된 접속 구멍의 내부에 금속막을 매립하는 공정을 갖는 반도체장치의 제조에 적용할 수 있다.
도 1은, 본 발명의 실시형태에 의한 CMOS디바이스의 제조 공정을 나타내는 반도체 기판의 요부(要部) 단면도이다.
도 2는, 도 1에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 3은, 도 2에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 4는, 도3에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 5는, 도 4에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 단면도이다.
도 6은, 본 발명의 실시형태에 의한 배리어 메탈막 성막장치의 개략평면도이다.
도 7은, 본 발명의 실시형태에 의한 배리어 메탈 성막공정에 있어서의 제1 성막방법의 프로세스 스텝도이다.
도 8은, 본 발명의 실시형태에 의한 배리어 메탈 성막공정에 있어서의 제2 성막방법의 프로세스 스텝도이다.
도 9는, 본 발명의 실시형태에 의한 배리어 메탈 성막공정에 있어서의 제3 성막방법의 프로세스 스텝도이다.
도 10은, 도 5에 계속되는 CMOS디바이스 제조 공정 중의 접속 구멍 내부의 배리어 메탈막 및 플러그를 나타내는 요부 확대 단면도이다.
도 11은, 도 5에 계속되는 CMOS디바이스의 제조 공정 중의 도 10과 같은 개소의 요부 확대 단면도이다.
도 12는, 도 5에 계속되는 CMOS디바이스의 제조 공정 중의 도 10과 같은 개소의 요부 확대 단면도이다.
도 13은, 도 5에 계속되는 CMOS디바이스의 제조 공정 중의 도 10과 같은 개소의 요부 확대 단면도이다.
도 14는,본 발명의 실시형태에 의한 질화 티타늄막의 열CVD 성막방법의 프로세스 스텝도이다.
도 15는, 도 10, 11, 12 또는 13에 계속되는 CMOS디바이스의 제조 공정 중의 접속 구멍 내부의 요부 확대 단면도이다.
도 16은, 본 발명의 실시형태에 의한 텅스텐 성막공정에 있어서의 제1 성막방법의 프로세스 스텝도이다.
도 17은, 본 발명의 실시형태에 의한 텅스텐 성막공정에 있어서의 제2 성막방법의 프로세스 스텝도이다.
도 18은, 본 발명의 실시형태에 의한 텅스텐 성막공정에 있어서의 제3 성막방법의 프로세스 스텝도이다.
도 19는, 도 15에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 확대 단면도이다.
도 20은, 도 19에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개 소의 요부 확대 단면도이다.
도 21은, 도 20에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 확대 단면도이다.
도 22는, 도 21에 계속되는 CMOS디바이스의 제조 공정 중의 도 1과 같은 개소의 요부 확대 단면도이다.
[부호의 설명]
1 반도체 기판
4 소자분리 영역
6 p형 웰
8 n형 웰
9 게이트 절연막
10n, 10p 게이트 전극
11, 12 소스ㆍ드레인 확장 영역
13 산화실리콘막
15 사이드 웰
16, 17 소스ㆍ드레인 확산 영역
18 니켈 실리사이드층
19a 제1절연막
19b 제2절연막
20, 32 접속 구멍(接續孔)
21, 27, 34 배리어 메탈막
21a 티타늄막(열반응Ti막)
2lb 티타늄막(플라즈마 반응Ti막)
21c 질화 티타늄막(질소 리치TiN막)
22 텅스텐막
22a 텅스텐 핵막
22b 블랭킷ㆍ텅스텐막
24, 30 스토퍼 절연막
25, 31 절연막
26, 33 배선홈(配線溝)
28 캡 절연막
29 층간 절연막
35 질화 실리콘막
36 산화 실리콘막
37 범프 하부전극(bump bottom electrode)
38 범프 전극
50 성막 장치
51 반송실
52 게이트 밸브
53 로드록실(load lock室)
54, 55, 56, 57 챔버
58 웨이퍼 반입출실
59 후프
60 포트
61,62 반송용 로보트
M1, M2, M3, M4, M5, M6 배선
SW 반도체 웨이퍼

Claims (48)

  1. 반도체 웨이퍼의 주면(主面)에 절연막을 형성하고, 상기 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후,
    (a)상기 접속 구멍의 저부에 제1 반응가스를 이용한 열반응에 의해 제1 금속막을 형성하는 공정과,
    (b)상기 제1 금속막 상에 상기 제1 반응가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정과,
    (c)질소를 포함하는 제3 반응가스를 이용해 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서,
    상기 (c)공정에서 형성된 상기 제1 질화 금속막은, 화학량론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서,
    상기 (b)공정과 상기 (c)공정의 사이에, 제2 반응가스를 이용해서 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 (d)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서,
    상기 (c)공정의 후에, 제4 반응가스를 이용한 열CVD법에 의해, 상기 제1 질화 금속막 상에 제2 질화 금속막을 형성하는 (e)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서,
    상기 제1 반응가스는 TiCl4가스인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제3항에 있어서,
    상기 제2 반응가스는 H2가스인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서,
    상기 제3 반응가스는 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 청구항 4항에 있어서,
    상기 제4 반응가스는 TiCl4가스 및 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서,
    상기 (b)공정을 복수 회 반복하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서,
    상기 (b)공정 및 상기 (c)공정을 복수 회 반복하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제1항에 있어서,
    상기 (a)공정의 앞에, 제7 반응가스를 이용해서 상기 접속 구멍의 저부(底部)를 드라이 클리닝하는 (f)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서,
    상기 제7 반응가스는 HF가스, NF3가스, NH3가스 또는 H2가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항에 있어서,
    상기 (f)공정과 상기 (a)공정의 사이에, 상기 반도체 웨이퍼에 열처리를 실시하는 (g)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제1항에 있어서,
    상기 접속 구멍의 저부는, 니켈 실리사이드층, 니켈합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층,또는 백금 실리사이드층 상에 개구(開口)하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 반도체 웨이퍼의 주면에 절연막을 형성하고, 상기 절연막에 개구한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후,
    (a)상기 반도체 웨이퍼를 제1 챔버에 구비된 웨이퍼 스테이지 상에 설치한 후, 상기 제1 챔버 내에 제7 반응가스를 공급하고, 상기 접속 구멍의 저부를 드라이 클리닝 하는 공정과,
    (b)상기 반도체 웨이퍼를 제2 챔버에 구비된 웨이퍼 스테이지 상에 설치 한후, 상기 반도체 웨이퍼에 열처리를 행하는 공정과,
    (c)상기 반도체 웨이퍼를 제3 챔버에 구비된 웨이퍼 스테이지 상에 설치하는 공정과,
    (d)상기 접속 구멍의 저부에 제1 반응가스를 이용한 열반응에 의해 제1 금속막을 형성하는 공정과,
    (e)상기 제1 금속막 상에 상기 제1 반응가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정과,
    (f)질소를 포함하는 제3 반응가스를 이용해서 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여, 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정을 포함하며,
    여기에서, 상기 (d)공정, 상기 (e)공정 및 상기 (f)공정은 상기 제3 챔버 내에서 행하여지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서,
    상기 (f)공정에서 형성된 상기 제1 질화 금속막은, 화학량론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제15항에 있어서,
    상기 (e)공정과 상기 (f)공정과의 사이에, 제2 반응가스를 이용해서 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 (g)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제15항에 있어서,
    상기 제1 반응가스는 TiCl4가스인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제17항에 있어서,
    상기 제2 반응가스는 H2가스인 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제15항에 있어서,
    상기 제3 반응가스는 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제15항에 있어서,
    상기 제7 반응가스는 HF가스, NF3가스, NH3가스 또는 H2가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제15항에 있어서,
    상기 (e)공정을 복수 회 반복하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제15항에 있어서,
    상기 (e)공정 및 상기 (f)공정을 복수 회 반복하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제15항에 있어서,
    상기 접속 구멍의 저부는, 니켈 실리사이드층, 니켈합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층,또는 백금 실리사이드층 상에 개구한 것을 특징으로 하는 반도체장치의 제조방법.
  25. 반도체 웨이퍼의 주면에 절연막을 형성하고, 상기 절연막에 개구한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후,
    (a)상기 접속 구멍의 저부에 제1 반응가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정과,
    (b)질소를 포함하는 제3 반응가스를 이용해서 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정과,
    (c)제5반응가스 및 제1환원 가스를 이용한 CVD법에 의해, 상기 제1 질화 금속막 상에 금속핵막을 형성하는 공정과,
    (d)제6 반응가스 및 제2 환원가스를 이용한 CVD법에 의해, 상기 금속핵막 상 에 상기 금속막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제25항에 있어서,
    상기 (c)공정은, 상기 제5반응가스를 이용한 CVD법에 의해, 상기 제1 질화 금속막 상에 금속핵막을 형성한 후, 상기 제1 환원가스를 이용해서 상기 금속핵막을 환원하는 공정을 복수 회 반복하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제25항에 있어서,
    상기 (d)공정에 있어서 상기 반도체 웨이퍼의 온도는 400℃ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제25항에 있어서,
    상기 제5 반응가스는 WF6가스, 상기 제1 환원가스는 SiH4가스를 포함하는 가스인 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제25항에 있어서,
    상기 제5 반응가스는 WF6가스, 상기 제1 환원가스는 B2H6가스를 포함하는 가스인 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제29항에 있어서,
    상기 금속핵막의 구조는 아모퍼스(amorphous)인 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제25항에 있어서,
    상기 제6 반응가스는 WF6가스, 상기 제2 환원가스는 H2가스인 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제25항에 있어서,
    상기 금속핵막의 두께는 10nm 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제25항에 있어서,
    상기 (b)공정에서 형성된 상기 제1 질화 금속막은, 화학량론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제25항에 있어서,
    상기 (a)공정과 상기 (b)공정의 사이에, 제2 반응가스를 이용해서 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 (e)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제25항에 있어서,
    상기 (b)공정과 상기 (c)공정의 사이에, 제4 반응가스를 이용한 열CVD법에 의해, 상기 제1 질화 금속막상에 제2질화 금속막을 형성하는 (f)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제25항에 있어서,
    상기 제1 반응가스는 TiCl4가스인 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제34항에 있어서,
    상기 제2 반응가스는 H2가스인 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제25항에 있어서,
    상기 제3 반응가스는 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제35항에 있어서,
    상기 제4 반응가스는 TiCl4가스 및 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  40. 반도체 웨이퍼의 주면에 절연막을 형성하고, 상기 절연막에 개구(開口)한 접속 구멍의 내부에 배리어 메탈막을 통해서 금속막을 매립하는 반도체장치의 제조방법에 있어서,
    상기 절연막에 상기 접속 구멍을 형성한 후,
    (a)상기 접속 구멍의 저부에 제1 반응가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정과,
    (b)질소를 포함하는 제3 반응가스를 이용해서 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정과,
    (c)상기 제1 질화 금속막상에 시드층을 형성하는 공정과,
    (d)도금법에 의해 상기 시드층 상에 상기 금속막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  41. 제40항에 있어서,
    상기 금속막은 동(銅)인 것을 특징으로 하는 반도체장치의 제조방법.
  42. 제40항에 있어서,
    상기 (b)공정에서 형성된 상기 제1 질화 금속막은, 화학량론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체장치의 제조방법.
  43. 제40항에 있어서,
    상기 (a)공정과 상기 (b)공정과의 사이에, 제2 반응가스를 이용해서 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 (e)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  44. 제40항에 있어서,
    상기 (b)공정과 상기 (c)공정과의 사이에, 제4 반응가스를 이용한 열CVD법에 의해, 상기 제1 질화 금속막 상에 제2질화 금속막을 형성하는 (f)공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  45. 제40항에 있어서,
    상기 제1 반응가스는 TiCl4가스인 것을 특징으로 하는 반도체장치의 제조방법.
  46. 제43항에 있어서,
    상기 제2 반응가스는 H2가스인 것을 특징으로 하는 반도체장치의 제조방법.
  47. 제40항에 있어서,
    상기 제3 반응가스는 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
  48. 제44항에 있어서,
    상기 제4 반응가스는 TiCl4 가스 및 NH3가스인 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141096A (ja) * 2007-12-06 2009-06-25 Renesas Technology Corp 半導体装置の製造方法
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
DE102009010844B4 (de) * 2009-02-27 2018-10-11 Advanced Micro Devices, Inc. Bereitstellen eines verbesserten Elektromigrationsverhaltens und Verringern der Beeinträchtigung empfindlicher dielektrischer Materialien mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen
JP5431752B2 (ja) 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8298937B2 (en) * 2009-06-12 2012-10-30 International Business Machines Corporation Interconnect structure fabricated without dry plasma etch processing
JP5577670B2 (ja) * 2009-10-23 2014-08-27 富士通セミコンダクター株式会社 電子回路素子の製造方法
JP5629098B2 (ja) * 2010-01-20 2014-11-19 東京エレクトロン株式会社 シリコン基板上のパターン修復方法
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8890318B2 (en) * 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
CN103515201B (zh) * 2012-06-29 2016-01-06 林慧珍 利用化学键结形成化合物磊晶层的方法及磊晶产品
CN103774141A (zh) * 2013-10-17 2014-05-07 厦门虹鹭钨钼工业有限公司 一种面对等离子体的钨涂层部件的制备方法
CN104701139B (zh) * 2015-03-23 2018-10-12 京东方科技集团股份有限公司 一种半导体器件的制造方法及其制造设备
CN106663634B (zh) * 2015-03-30 2021-07-23 瑞萨电子株式会社 半导体器件及半导体器件的制造方法
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
CN109427677B (zh) * 2017-08-24 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107481926A (zh) * 2017-08-31 2017-12-15 长江存储科技有限责任公司 一种金属钨的填充方法
KR102513403B1 (ko) * 2018-07-30 2023-03-24 주식회사 원익아이피에스 텅스텐 증착 방법
JP2021136273A (ja) 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置およびその製造方法
TWI741935B (zh) * 2020-04-28 2021-10-01 台灣積體電路製造股份有限公司 半導體元件與其製作方法
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
CN113629137A (zh) * 2020-05-06 2021-11-09 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
WO2024090252A1 (ja) * 2022-10-27 2024-05-02 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0148325B1 (ko) * 1995-03-04 1998-12-01 김주용 반도체 소자의 금속 배선 형성방법
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6171717B1 (en) * 1998-10-28 2001-01-09 United Microelectronics Corp. Structure of stacked barrier layer
KR20010018820A (ko) * 1999-08-23 2001-03-15 윤종용 플라즈마 화학기상증착에 의한 오믹층 증착방법
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6403478B1 (en) * 2000-08-31 2002-06-11 Chartered Semiconductor Manufacturing Company Low pre-heat pressure CVD TiN process
US7141494B2 (en) * 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
JP4032872B2 (ja) * 2001-08-14 2008-01-16 東京エレクトロン株式会社 タングステン膜の形成方法
JP4103461B2 (ja) * 2001-08-24 2008-06-18 東京エレクトロン株式会社 成膜方法
JP4451097B2 (ja) * 2002-10-17 2010-04-14 東京エレクトロン株式会社 成膜方法
JP4105120B2 (ja) * 2002-12-05 2008-06-25 東京エレクトロン株式会社 成膜方法
JP2004363402A (ja) 2003-06-05 2004-12-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP4823690B2 (ja) * 2003-06-16 2011-11-24 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
JP4114746B2 (ja) 2003-09-03 2008-07-09 東京エレクトロン株式会社 成膜方法
CN101325174B (zh) * 2004-04-09 2011-06-15 东京毅力科创株式会社 Ti膜及TiN膜的成膜方法以及接触结构
JP2006040947A (ja) * 2004-07-22 2006-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4457884B2 (ja) 2004-12-22 2010-04-28 パナソニック株式会社 半導体装置
JP2006210511A (ja) * 2005-01-26 2006-08-10 Oki Electric Ind Co Ltd 半導体装置
JP2006225715A (ja) * 2005-02-17 2006-08-31 Ebara Corp めっき装置及びめっき方法
JP2007123527A (ja) * 2005-10-27 2007-05-17 Toshiba Corp 半導体装置の製造方法

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CN101165873A (zh) 2008-04-23

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