CN101165873B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一半导体装置制造方法，其可避免通过隔着在钛膜上形成着氮化钛膜的积层构造的势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔内部时连接的连接部中产生不良。利用使用TiCl4气体的热反应在连接孔底部形成热反应Ti膜，并利用使用TiCl4气体的等离子体反应形成等离子体反应Ti膜后，实施使用H2气体的等离子体处理及使用NH3气体的等离子体处理，在等离子体反应Ti膜表面形成富氮TiN膜。接着，将使用WF6气体的CVD法的成膜与使用SiH4气体或B2H6气体的还原重复进行多次，在富氮TiN膜上形成多层构造钨核膜后，利用使用WF6气体及H2气体的CVD法，以400℃以下温度在钨核膜上形成掩盖式·钨膜。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造技术，尤其涉及有效地适用于半导体装置的制造步骤的技术，在所述半导体装置中，金属膜隔着势垒金属膜埋入到在绝缘膜上开口的连接孔的内部。
背景技术
在日本专利公开2004-363402号公报中揭示了以下方法：在贯通绝缘层的接触孔的至少内壁与底部形成Ti层，此外，通过利用N自由基将此Ti层氮化而在Ti层上形成TiN层之后，利用导电层埋入接触孔的内部(参照专利文献1)。
在日本专利公开2006-179645号公报中揭示了以下方法：在层间绝缘膜上形成接触孔，以覆盖此接触孔的方式形成Ti膜之后，进行等离子体氮化的处理，由此，在接触孔的底面形成TiN膜(参照专利文献2)。
在日本专利公开2005-79543号公报中揭示了以下方法：利用CVD(chemical vapordeposition，化学气相淀积)在被处理基板上形成Ti膜，将此Ti膜的表面氧化，接着，对Ti膜的表面进行氮化处理之后，形成TiN膜(参照专利文献3)。
[专利文献1]日本专利特开2004-363402号公报(段落[0026]～[0028]，图4、图5)
[专利文献2]日本专利特开2006-179645号公报(段落[0038]～[0040]，图2)
[专利文献3]日本专利特开2005-79543号公报(段落[0044]～[0048]，图5)
发明内容
为了将半导体装置中的半导体基板与配线连接，而使用埋入在连接孔内部的导电构件，例如由钨构成的插塞，所述连接孔贯通形成在半导体基板与配线之间的绝缘膜。另外，在与连接孔的底部接触的半导体基板的表面上形成了低电阻且可浅结而形成的硅化物层。其中，硅化镍(NiSi)层具有14至20μΩ2·cm的低电阻，可以利用例如400至600℃的较低温度的自对准硅化物技术而形成，因此，近年来，正在研究对要求微细化的半导体元件采用硅化镍层。
然而，埋入在连接孔的内部的插塞与形成在半导体基板的表面上的硅化镍层之间，一般形成着在钛膜上堆积了氮化钛膜的积层构造的势垒金属膜。因为钛膜可以溶解25at％的氧原子，所以可以用作硅化镍层表面的还原材料，且具有减小与硅化镍层接触的电阻的功能。另外，氮化钛膜具有抑制或者防止插塞的组分原子扩散的功能。
然而，对在所述钛膜上堆积了氮化钛膜的积层构造的势垒金属膜而言，存在以下所说明的各种技术性问题。
一般而言，钛膜是利用使用了TiCl4气体与H2气体的PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体体化学气相淀积)法或者CVD法而形成的，氮化钛膜是利用使用了TiCl4气体与NH3气体的CVD法而形成的，考虑到硅化镍层的耐热性，必须使所述钛膜与氮化钛膜的成膜温度为550℃以下。然而，当以550℃以下的低温形成钛膜以及氮化钛膜时，在这些积层构造的势垒金属膜中残留作为原料气体的氯，势垒金属膜的电阻变高，从而存在插塞与硅化镍层之间的接触电阻变高的问题。另外，也存在以下问题：由于残留在势垒金属膜中的氯而使钛膜与氮化钛膜之间产生剥落，或者残留在势垒金属膜中的氯排放到大气中而使氮化钛膜上产生微细裂痕等。
另外，如果在连接孔的内部埋入作为插塞的钨膜，则在构成势垒金属膜的上部的氮化钛膜上堆积着钨膜。利用H2气体将WF6气体还原根据CVD法形成钨膜，但有时WF6气体中所包含的氟经由氮化钛膜的晶界而侵入至钛膜为止，引起钛膜膨胀或剥落。在钛膜与钨膜之间形成着氮化钛膜，通过使其厚度变厚可以防止氟侵入。然而，如果使氮化钛膜的厚度变厚则势垒金属膜的电阻会增加，因此必须使氮化钛膜的厚度变薄为10nm以下，从而难以防止WF6气体中所包含的氟的侵入。
此外，在钛膜上堆积了氮化钛膜的积层构造的势垒金属膜，为了使钛膜与氮化钛膜之间的界面状态良好，根据使用了多腔室型成膜装置的连续成膜而形成。然而，钛膜以及氮化钛膜的成膜中，比起其它半导体材料的成膜，所产生的异物量较多，且为了清洗腔室，必须在500片半导体晶片上形成钛膜或者氮化钛膜时，就使成膜装置停止，从而难以实现目标利用率。另外，当形成钛膜的腔室或者形成氮化钛膜的腔室中的任一个停止时，即使可以使用另一个腔室但也必须使成膜装置停止，这样的腔室的停止将导致成膜装置的利用率进一步降低。
本申请案发明的一个目的在于提供一种技术，此技术可避免通过隔着在钛膜上形成着氮化钛膜的积层构造的势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部时，连接的连接部中产生不良。
本申请案发明的另一个目的在于提供一种可以提高用于势垒金属膜的成膜的多腔室型成膜装置的利用率的技术。
本申请案发明的所述目的以及其它目的与新颖特征，由本说明书的记述以及随附图式而明了。
如果简单地说明本申请案所揭示的发明中的代表性概要，则为如下所示。
本申请案的一个发明的目的在于提供一种半导体装置制造方法，其具有以下步骤：利用使用了TiCl4气体的热反应，在绝缘膜上开口的连接孔的底部形成钛膜；利用使用了TiCl4气体的等离子体反应，在利用热反应而形成的钛膜上形成钛膜；使用H2气体对利用等离子体反应而形成的钛膜的表面实施第一等离子体处理之后，使用NH3气体对利用等离子体反应而形成的钛膜的表面实施第二等离子体处理，形成氮的量多于化学计量组成的氮化钛膜；将使用了WF6气体的CVD法的成膜与使用了SiH4气体或者B2H6气体的还原重复多次，在氮化钛膜上形成钨核膜；利用使用了WF6气体以及H2气体的CVD法，在钨核膜上形成钨膜。
本申请案的另一个发明的目的在于提供一种半导体装置的制造方法，其具有以下步骤：将半导体晶片载置到第一腔室所具有的晶片载物台上，对连接孔的底部进行干洗；将半导体晶片载置到第二腔室所具有的晶片载物台上，对半导体晶片实施热处理；将半导体晶片载置到第三腔室所具有的晶片载物台上，利用使用了TiCl4气体的热反应，在绝缘膜上开口的连接孔的底部形成钛膜，利用使用了TiCl4气体的等离子体反应，在利用热反应而形成的钛膜上形成钛膜，使用H2气体对利用等离子体反应而形成的钛膜的表面实施第一等离子体处理，使用NH3气体对利用等离子体反应而形成的钛膜的表面实施第二等离子体处理，形成氮的量多于化学计量组成的氮化钛膜。
如果简单地说明由本申请案中所揭示的发明中具有代表性的概要而获得的效果，则为如下所示。
可避免通过隔着在钛膜上形成着氮化钛膜的积层构造的势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部时，连接的连接部中产生不良。另外，可以提高用于势垒金属膜的成膜的多腔室型成膜装置的利用率。
附图说明
图1是表示本发明实施形态的CMOS元件的制造步骤的半导体基板的主要部分剖面图。
图2是接着图1的CMOS元件的制造步骤中的与图1相同部位的主要部分剖面图。
图3是接着图2的CMOS元件的制造步骤中的与图1相同部位的主要部分剖面图。
图4是接着图3的CMOS元件的制造步骤中的与图1相同部位的主要部分剖面图。
图5是接着图4的CMOS元件的制造步骤中的与图1相同部位的主要部分剖面图。
图6是本发明实施形态的势垒金属膜的成膜装置的示意平面图。
图7是本发明实施形态的势垒金属成膜步骤中的第一成膜方法的工艺步骤图。
图8是本发明实施形态的势垒金属成膜步骤中的第二成膜方法的工艺步骤图。
图9是本发明实施形态的势垒金属成膜步骤中的第三成膜方法的工艺步骤图。
图10是表示接着图5的CMOS元件的制造步骤中的连接孔的内部的势垒金属膜以及插塞的主要部分放大剖面图。
图11是接着图5的CMOS元件的制造步骤中的与图10相同部位的主要部分放大剖面图。
图12是接着图5的CMOS元件的制造步骤中的与图10相同部位的主要部分放大剖面图。
图13是接着图5的CMOS元件的制造步骤中的与图10相同部位的主要部分放大剖面图。
图14是本发明实施形态的氮化钛膜的热CVD成膜方法的工艺步骤图。
图15是接着图10、图11、图12或者图13的CMOS元件的制造步骤中的连接孔的内部的主要部分放大剖面图。
图16是本发明实施形态的钨成膜步骤中的第一成膜方法的工艺步骤图。
图17是本发明实施形态的钨成膜步骤中的第二成膜方法的工艺步骤图。
图18是本发明实施形态的钨成膜步骤中的第三成膜方法的工艺步骤图。
图19是接着图15的CMOS元件的制造步骤中的与图1相同部位的主要部分放大剖面图。
图20是接着图19的CMOS元件的制造步骤中的与图1相同部位的主要部分放大剖面图。
图21是接着图20的CMOS元件的制造步骤中的与图1相同部位的主要部分放大剖面图。
图22是接着图21的CMOS元件的制造步骤中的与图1相同部位的主要部分放大剖面图。
[符号的说明]
1    半导体基板
4    元件分离区域
6    p型井
8    n型井
9    栅极绝缘膜
10n、10p  栅极电极
11、12    源极·漏极扩张区域
13        氧化硅膜
15        侧壁
16、17    源极·漏极扩散区域
18        硅化镍层
19a       第一绝缘膜
19b       第二绝缘膜
20        连接孔
21        势垒金属膜
21a       钛膜(热反应Ti膜)
21b       钛膜(等离子体反应Ti膜)
21c       氮化钛膜(富氮TiN膜)
22        钨膜
22a       钨核膜
22b       掩盖式·钨膜
24        挡止绝缘膜
25        绝缘膜
26        配线槽
27        势垒金属膜
28        覆盖绝缘膜
29        层间绝缘膜
30        挡止绝缘膜
31        绝缘膜
32        连接孔
33        配线槽
34        势垒金属膜
35        氮化硅膜
36        氧化硅膜
37        凸块底层电极
38        凸块电极
50                      成膜装置
51                      搬运室
52                      闸门阀
53                      加载互锁真空室
54、55、56、57          腔室
58                      晶片搬入搬出室
59                      前开式晶片盒
60                      端口
61、62                  搬运用机械臂
M1、M2、M3、M4、M5、M6  配线
SW                      半导体晶片
具体实施方式
在本实施形态中，为了方面起见且在有必要时，将本实施形态分割为多个部分或者多个实施形态进行说明，但除了在特别明示的情形下，多个部分或者多个实施形态并非彼此无关，而是存在一个是另一个的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在本实施形态中，当涉及要素的数量等(包含个数、数值、量、范围等)时，除了特别指明时及原理上明确限于特定的数量时等，所述要素的数量并不限于所述特定的数量，且可以是特定数量以上或以下。而且，除了特别指明时时及从原理上考虑明确是必须时，在本实施形态的构成要素(也包含要素步骤等)不一定是必须的。同样，在本实施形态中，当涉及构成要素等的形状、位置关系等时，除了特别指明时及从原理上考虑明确并非如此时，实质上包含与所述形状等近似或类似的形状等。在涉及所述所述数值和范围时，与所述内容相同。
另外，在本实施形态中，将代表场效应晶体管的MIS·FET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)缩写成MIS，将p通道型MIS·FET缩写成pMIS，将n通道型MIS·FET缩写成nMIS。另外，为了方面起见，即使记作MOS(Metal Oxide Semiconductor，金属氧化物半导体)，也并不排除非氧化膜。另外，在本实施形态中，当涉及晶片时，主要指单晶Si(Silicon)晶片，但并非仅指单晶Si(Silicon)晶片，也泛指SOI(Silicon On Insulator，绝缘体上外延硅)晶片、用以在其上形成集成电路的绝缘膜基板等。晶片的形状也并非仅为圆形或者大致圆形，也包含正方形、长方形等。另外，当涉及硅膜、硅部、硅构件等时，除了明确并非如此时或者明确指出并非为此含义时，当然不仅是纯硅，而且也包括含有杂质的硅、SiGe或者SiGeC等以硅为主要成分的合为一体的合金等(包括应变硅)、以及含有添加物的硅。另外，当涉及多晶硅等时，除了明确并非如此时或者明确指出并非为此含义时，当然不仅是典型的多晶硅，而且也包含非晶硅等。
另外，在用以对本实施形态进行说明的所有图中，具有相同功能的部分原则上附加相同符号，且省略此部分的重复说明。以下，根据附图对本发明的实施形态进行详细说明。
另外，关于干洗技术，揭示在一之濑良的日本国专利申请案第2006-3704号(2006.1.11申请)、一之濑良的日本国专利申请案第2006-12355号(2006.1.20申请)、二濑良的日本国专利申请案第2006-107780号(2006.4.10申请)、二濑的日本国专利申请案第2006-138949号(2006.5.18申请)，因此与此重复的部分，原则上将不重复说明。
利用图1至图22，对本发明实施形态的CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)元件的制造方法进行说明。图1至图5是CMOS元件的主要部分剖面图，图6是势垒金属成膜装置的示意平面图，图7至图9是表示势垒金属成膜步骤的工艺步骤的图，图10至图13是表示连接孔的内部的势垒金属膜以及插塞的主要部分放大剖面图，图14是表示势垒金属成膜步骤的工艺步骤的图，图15是表示连接孔的内部的主要部分放大剖面图，图16至图18是表示钨成膜步骤的工艺步骤的图，图19至图22是CMOS元件的主要部分剖面图。
首先，如图1所示，准备例如由p型单晶硅所构成的半导体基板(称为半导体晶片的平面大致圆形状的半导体薄板)1。其次，在半导体基板1的主面上形成元件分离区域4。元件分离区域4由以下方式而形成：对半导体基板1进行蚀刻形成深度为0.35μm的槽，接着，利用CVD法在半导体基板1的主面上堆积绝缘膜、例如堆积氧化硅膜之后，利用CMP(Chemical Mechanical Polishing，化学机械抛光)法去除槽外部的氧化硅膜。
其次，p型杂质、例如硼离子注入到半导体基板1的nMIS形成区域中，形成p型井6，将n型杂质、例如磷离子注入到半导体基板1的pMIS形成区域中，形成n型井8。此后，也可以将用以控制nMIS或者pMIS的阈值的杂质离子注入到p型井6或者n型井8中。
其次，利用使用了例如氢氟酸水溶液的湿蚀刻，对半导体基板1的表面进行清洗之后，对半导体基板1进行热氧化，在半导体基板1的表面(p型井6以及n型井8各自的表面)上形成例如厚度为5nm的栅极绝缘膜9。
其次，如图2所示，在栅极绝缘膜9上，形成例如厚度为0.14μm的栅极电极用的导体膜之后，以光刻胶图案作为掩膜进行干蚀刻，对栅极电极用的导体膜进行加工，形成由导体膜构成的栅极电极10n、10p。栅极电极用的导体膜由利用例如CVD法而形成的多晶硅膜构成，在nMIS形成区域形成由导入了n型杂质的多晶硅膜构成的栅极电极10n，在pMIS形成区域形成由导入了p型杂质的多晶硅膜构成的栅极电极10p。
其次，将n型杂质、例如砷离子注入到p型井6中，与nMIS的栅极电极10n自对准地形成相对低浓度的源极·漏极扩张区域11。同样地，将p型杂质、例如氟化硼离子注入到n型井8中，与pMIS的栅极电极10p自对准地形成相对低浓度的源极·漏极扩张区域12。所述源极·漏极扩张区域11、12的深度例如为30 nm。
其次，如图3所示，利用CVD法，在半导体基板1的主面上堆积例如厚度为10nm的氧化硅膜13之后，进一步利用CVD法在氧化硅膜13上堆积氮化硅膜。接着，利用RIE(Reactive Ion Etching，反应离子蚀刻)法对氮化硅膜进行各向异性蚀刻，在nMIS的栅极电极10n以及pMIS的栅极电极10p各自的侧壁上形成侧壁(side wall)15。之后，将n型杂质、例如砷离子注入到p型井6中，与nMIS的栅极电极10n以及侧壁15自对准地形成相对高浓度的源极·漏极扩散区域16。同样地，将p型杂质、例如氟化硼离子注入到n型井8中，与pMIS的栅极电极10p以及侧壁15自对准地形成相对高浓度的源极·漏极扩散区域17。所述源极·漏极扩散区域16、17的深度例如为80nm。
其次，利用自对准硅化物技术，在nMIS的栅极电极10n及源极·漏极扩散区域16的表面，以及pMIS的栅极电极10p及源极·漏极扩散区域17的表面，形成低电阻的硅化镍(NiSi)层18。另外，此处例示了硅化镍层18，但也可以形成其它硅化物层，例如镍合金硅化物层、硅化钴层、硅化钨层、或者硅化铂层等。硅化镍层18例如由以下说明的方法而形成。
首先，利用溅射法，在半导体基板1的主面上依次堆积镍膜以及氮化钛膜。镍膜的厚度例如为10nm，氮化钛膜的厚度例如为15nm。为了防止镍膜氧化，在镍膜上设置氮化钛膜，也可以使用钛来代替氮化钛膜。接着，利用RTA(Rapid Thermal Anneal，快速热退火)法，对半导体基板1实施例如30秒的温度为350℃的热处理，由此使镍膜与构成nMIS的栅极电极10n的n型多晶硅膜、以及镍膜与构成形成了nMIS的源极·漏极扩散区域16的半导体基板1的单晶硅选择性地反应，而形成硅化镍层18。同样，使镍膜与构成pMIS的栅极电极10p的p型多晶硅膜以及镍膜与构成形成了pMIS的源极·漏极扩散区域17的半导体基板1的单晶硅选择性地反应，从而形成硅化镍层18。接着，利用使用了硫酸的湿式清洗、或者使用了硫酸与过氧化氢水溶液的湿式清洗等，去除未反应的镍膜以及氮化钛膜之后，利用RTA法，对半导体基板1实施例如30秒的温度为550℃的热处理，由此使硅化镍层18的电阻变低。
其次，如图4所示，利用CVD法，在半导体基板1的主面上堆积氮化硅膜后，形成第一绝缘膜19a。接着，利用等离子体CVD法在第一绝缘膜19a上堆积TEOS(Tetra EthylOrtho Silicate，正硅酸乙酯)膜后，形成第二绝缘膜19b，从而形成由第一及第二绝缘膜19a、19b构成的层间绝缘膜。之后，利用CMP法对第二绝缘膜19b的表面进行研磨。即使由于底层高低差异在第一绝缘膜19a的表面上形成凹凸形状，利用CMP法对第二绝缘膜19b的表面进行研磨，由此也可以获得表面平坦的层间绝缘膜。
其次，将光刻胶图案作为掩膜，对第一及第二绝缘膜19a、19b进行蚀刻，在特定部位、例如第一及第二绝缘膜19a、19b上形成连接孔20，所述第一及第二绝缘膜19a、19b位于nMIS的栅极电极10n及源极·漏极扩散区域16、以及pMIS的栅极电极10p及源极·漏极扩散区域17的上方。连接孔20的口径为0.1μm以下，例如为0.08μm。
其次，如图5所示，在包含连接孔20的内部的半导体基板1的主面上，依次形成钛膜以及氮化钛膜，并形成由此积层膜构成的势垒金属膜21。因为钛膜可以溶解25at％的氧原子，所以可以用作硅化镍层18表面的还原材料，且具有减小与硅化镍层18接触的电阻的功能。另外，氮化钛膜具有如下功能，即，抑制或者防止在之后步骤中埋入连接孔20内部的金属膜的组分原子扩散。势垒金属膜21的厚度例如为3至10nm。另外，在以下说明中，将钛膜以及在钛膜上所形成的氮化钛膜称为势垒金属膜21，是为了与作为埋入连接孔20的内部的主导电材料的金属膜，例如钨膜加以区分。
为了形成势垒金属膜21，使用图6所示的成膜装置50。成膜装置50是多腔室型成膜装置，在搬运室51的周围隔着作为开闭机构的闸门阀52，具有加载互锁真空室(load lockchamber)53以及4个腔室54、55、56、57。在加载互锁真空室53的与搬运室51的相反侧设置着晶片搬入搬出室58，在晶片搬入搬出室58的与加载互锁真空室53的相反侧，设置着端口60，所述端口60上安装着收纳半导体晶片SW的FOUP(Front Open Unified Pod，前开式晶片盒)59。
利用排气机构等将搬运室51保持为特定真空度，在其中央部设置用以搬运半导体晶片SW的多关节臂构造的搬运用机械臂61。
搬运室51所具有的腔室(第一腔室)54是干洗处理用腔室，腔室(第二腔室)55是进行例如150℃以上的高温加热处理的加热处理用腔室，腔室(第三腔室)56、57是势垒金属成膜用腔室。另外，成膜装置50中，搬运室51所具有的腔室为4个，但并非限于4个，也可以添加相同用途的腔室或者其它用途的腔室。
首先，利用设置在晶片搬入搬出室58内的搬运用机械臂62，从任一个前开式晶片盒59取出1片半导体晶片SW，将所述半导体晶片SW搬入到任一个加载互锁真空室53中。前开式晶片盒59是用于批量搬运半导体晶片SW的密闭收纳容器，通常以25片、12片、6片等批量单位收纳半导体晶片SW。除了微细的通气过滤部以外，前开式晶片盒59的容器外壁为密闭构造，灰尘几乎完全被排除。因此，即使在结晶度级别为1000的环境中搬运半导体晶片SW，内部也可以保持1级的结晶度。通过将前开式晶片盒59的门安装在端口60上，并引入到晶片搬入搬出室58的内部，由此在保持结晶度的状态下，与成膜装置50进行对接。接着，将加载互锁真空室53内抽成真空之后，由搬运用机械臂61将半导体晶片SW搬入搬运室51。
其次，利用搬运用机械臂61，将半导体晶片SW从搬运室51真空搬入干洗处理用的腔室54，载置到腔室54所具有的晶片载物台上。在腔室54的晶片载物台上设有使晶片静电吸附而保持的机构，由此可以有效地控制晶片的温度。在进行干洗处理时，将还原气体(第七反应气体)、例如添加了HF气体以及NH3气体的Ar气体导入腔室54内，并利用喷头将所述气体供给到半导体晶片SW的主面上，由此通过在还原气体与形成在硅化镍层18表面的自然氧化膜之间所产生的例如式(1)所示的还原反应，而去除自然氧化膜。干洗处理时的工艺条件如下，例如，晶片载物台温度为25℃，HF气体流量为80sccm，NH3气体流量为38sccm，Ar气体流量为5sccm，压力为1.3Pa。
SiO2+6HF+2NH3→(NH4)2SiF6+2H2O    式(1)
此时，因还原反应而产生的生成物((NH4)2SiF6)，残留在包含连接孔20的内部的半导体晶片SW的主面上。
其次，由搬运用机械臂61将半导体晶片SW，从干洗处理用的腔室54经由搬运室51真空搬入加热处理用的腔室55，并载置在腔室55所具有的载物台上。通过将半导体晶片SW载置在腔室55的载物台上，而以特定温度对半导体晶片SW进行加热，使残留在晶片SW的主面上的生成物升华后去除所述生出物。发明人认为半导体晶片SW的主面上的温度的适当范围是例如150℃至400℃(当然，其它条件并不限于此范围)。另外，发明人认为，适于量产的温度范围是165℃至350℃，而且180℃至220℃等以200℃为中心值的范围最佳。
之后，形成势垒金属膜21，在干洗处理的步骤之后，对半导体基板1实施150℃至400℃的热处理，由此去除干洗处理时生成在连接孔20的底面以及侧面的生成物，因此可以减小在连接孔20的底面上势垒金属膜21与硅化镍层18的接触电阻的不均。此外，可以防止连接孔20的侧面的势垒金属膜21剥落。
另外，所述干洗处理中，还原气体使用了HF气体与NH3气体，但还原气体等反应气体并不限于所述气体，只要是生成以较低温度与氧化膜反应而气化的反应种即可。例如也可以使用NF3气体与H2气体来作为还原气体。
另外，所述干洗处理中，将还原气体等反应气体导入腔室54内利用还原反应来去除自然氧化膜，但也可以使用等离子体来去除自然氧化膜。例如，也可以在远程等离子体产生装置中，激发还原气体、例如激发添加了NF3气体以及NH3气体的Ar气体(虽然多使用Ar气体作为用于激发等离子体的气体，但也可以使用其它稀有气体或者所述气体的混合气体)，生成等离子体，并将所述等离子体导入到腔室54内后，利用还原反应来去除自然氧化膜。
其次，由搬运用机械臂61将半导体晶片SW，从加热处理用的腔室55经由搬运室51真空搬入势垒金属成膜用的腔室56或者腔室57，并载置在腔室56或者腔室57所具有的载物台上。
成膜装置50中，具备两个腔室56、57，所述腔室56、57作为势垒金属成膜用腔室具有相同功能、相同构造。通过使一台成膜装置50具备具有相同功能、相同构造的两个腔室56、57，即使其中一个腔室、例如腔室56停止，也可以使用另一个腔室、例如腔室57，从而成膜装置50不会停止，而可以形成势垒金属膜21，因此可以提高成膜装置50的利用率。
在所述腔室56(或者腔室57)中，利用以下所说明的PECVD法，使势垒金属膜21形成在半导体晶片SW的主面上。此处，对势垒金属膜21的第一至第四成膜方法进行说明，但势垒金属膜21的成膜方法，并不限于所述成膜方法，可以进行各种变更。
利用图7以及图10，对势垒金属膜21的第一成膜方法进行说明。
[步骤1]首先，在利用加热器加热至特定温度、例如450℃的载物台上载置半导体晶片SW。从步骤1到步骤10为止的期间，载物台被加热至恒定的特定温度、例如450℃。步骤1中，为了利用排气机构以所设定的特定时间、例如5秒，使腔室内成为特定压力、例如667Pa，而向腔室内导入Ar气体以及H2气体。Ar气体的流量例如为800sccm，H2气体的流量例如为4000sccm。[步骤2]将压力与Ar气体以及H2气体的流量设定为特定值之后，以特定时间对晶片进行加温。从步骤2到步骤9为止的期间，腔室内维持在恒定的特定压力(例如667Pa)，从步骤2到步骤10为止的期间，以恒定的特定流量(例如分别为800sccm以及4000sccm)向腔室内导入Ar气体以及H2气体。[步骤3]从TiCl4气体供给源供给TiCl4气体(第一反应气体)，直至流量稳定为止，使TiCl4气体在接近腔室处流向外部。TiCl4气体的流量例如为6.7sccm。[步骤4]TiCl4气体的流量稳定之后，向腔室内导入TiCl4气体，利用热反应在硅化镍层18的表面上选择性地形成钛膜(以下，记为热反应Ti膜；第一金属膜)21a。TiCl4气体的流量例如为6.7sccm，热处理时间例如为530秒。热反应Ti膜21a的厚度例如为1nm以下。此处，热反应Ti膜21a仅形成在露出在连接孔20的底部的硅化镍层18的表面上，而不形成在连接孔20的侧壁以及第二绝缘膜19b的上表面。[步骤5]通过施加高频电力而在腔室内生成等离子体，在热反应Ti膜21a上形成钛膜(以下，记为等离子体反应Ti膜；第二金属膜)21b。TiCl4气体的流量例如为6.7sccm，高频电力例如为800W，成膜时间例如为25秒。等离子体反应Ti膜21b的厚度为2nm以上，例如为3nm至10nm。[步骤6]仅停止向腔室内导入TiCl4气体，利用H2气体(第二反应气体)进行等离子体反应Ti膜21b的等离子体处理(第一等离子体处理)，降低等离子体反应Ti膜21b的氯浓度。等离子体处理时间例如为5秒。
[步骤7]停止施加高频电压将TiCl4气体从腔室内排出。[步骤8]向腔室内导入NH3气体(第三反应气体)，利用热反应而将等离子体反应Ti膜21b的表面氮化。NH3气体的流量例如为500sccm，热处理时间例如为10秒。[步骤9]通过施加高频电力生成等离子体(第二等离子体处理)，在等离子体反应Ti膜21b的表面上形成氮的量稍多于化学计量组成的氮化钛膜(以下，记为富氮TiN膜；第一氮化金属膜)21c，例如Ti1N1.1膜。高频电力例如为800W，氮化处理时间例如为25秒。[步骤10]停止施加高频电压，此外停止向腔室内导入NH3气体而将NH3气体从腔室内排出。
利用所述第一成膜方法，形成由热反应Ti膜21a/等离子体反应Ti膜21b/富氮TiN膜21c所构成的势垒金属膜21。热反应Ti膜21a的厚度例如为1nm以下，等离子体反应Ti膜21b的厚度例如为5nm，富氮TiN膜21c的厚度例如为35nm。
可以获得热反应Ti膜21a与硅化镍层18的较低的接触电阻。认为其原因在于：(1)在硅化镍层18与热反应Ti膜21a的界面生成(Ni1Ti1-x)Si；(2)硅化镍成为催化剂，由热分解反应生成纯钛，因此，膜中所含有的杂质浓度少于等离子体反应Ti膜21b中所含有的杂质浓度；(3)利用因干洗处理而残留的超微量的氟来还原氯化钛等。另外，富氮TiN膜21c有效用作抑制或者防止插塞的组分原子扩散的挡止膜。另外，利用步骤6的等离子体处理来降低等离子体反应Ti膜21b的氯等杂质浓度。
其次，利用图8以及图11对势垒金属膜21的第二成膜方法进行说明。
[步骤1]至[步骤6]为止，与所述第一成膜方法相同，因此省略此部分的说明。其中，步骤5中的等离子体反应Ti膜21b的成膜时间例如为5秒。
[步骤7]从TiCl4气体供给源供给TiCl4气体，直至流量稳定为止，使TiCl4气体在接近腔室处流向外部。TiCl4气体的流量例如为6.7sccm。[步骤8]TiCl4气体的流量稳定之后，向腔室内导入TiCl4气体，施加高频电力而在腔室内生成等离子体，由此在等离子体反应Ti膜21b上进一步形成等离子体反应Ti膜21b。TiCl4气体的流量例如为6.7sccm，高频电力例如为800W，成膜时间例如为5秒。等离子体反应Ti膜21b的厚度例如为1nm至2nm。
[步骤9]仅停止向腔室内导入TiCl4气体，利用H2气体进行等离子体反应Ti膜21b的等离子体处理，降低等离子体反应Ti膜21b的氯浓度。等离子体处理时间例如为5秒。将[步骤7]至[步骤9]重复多次，例如重复4次。使等离子体反应Ti21b的合计厚度例如为5nm至10nm。
[步骤10]停止施加高频电压并将TiCl4气体从腔室内排出。[步骤11]向腔室内导入NH3气体，利用热反应将等离子体反应Ti膜21b的表面氮化。NH3气体的流量例如为500sccm，热处理时间例如为10秒。[步骤12]通过施加高频电力生成等离子体，在等离子体反应Ti膜21b的表面上形成富氮TiN膜21c。高频电力例如为800W，氮化处理时间例如为25秒。
[步骤13]停止施加高频电压，此外，停止向腔室内导入NH3气体并将NH3气体从腔室内排出。
利用所述第二成膜方法，形成由热反应Ti膜21a/等离子体反应Ti膜21b(多层)/富氮TiN膜21c所构成的势垒金属膜21。热反应Ti膜21a的厚度例如为1nm以下，等离子体反应Ti膜21b的厚度例如为5nm，富氮TiN膜21c的厚度例如为3nm至5nm。
与所述第一成膜方法同样地，可以获得热反应Ti膜21a与硅化镍层18的较低的接触电阻，富氮TiN膜21c有效用作抑制或者防止插塞的组分原子扩散的挡止膜。此外，在步骤5、6+(步骤7、8、9)×4的工艺中，以较短时间交替进行等离子体反应Ti膜21b的成膜与还原，由此不仅可以降低等离子体反应Ti膜21b的表面的氯等杂质的浓度，也可以降低内部的氯等杂质的浓度，并且可以获得比电阻较低的优质的等离子体反应Ti膜21b。
其次，利用图9以及图12对势垒金属膜21的第三成膜方法进行说明。
[步骤1]至[步骤10]为止，与所述第一成膜方法相同，因此省略此部分的说明。其中，步骤5中的等离子体反应Ti膜21b的成膜时间例如为5秒，步骤10中的氮化热处理时间例如为5秒。
[步骤11]从TiCl4气体供给源供给TiCl4气体，直至流量稳定为止，使TiCl4气体在接近腔室处流向外部。TiCl4气体的流量例如为6.7sccm。[步骤12]TiCl4气体的流量稳定之后，向腔室内导入TiCl4气体，施加高频电力以在腔室内生成等离子体，由此在富氮TiN膜21c上形成等离子体反应Ti膜21b。TiCl4气体的流量例如为6.7sccm，高频电力例如为800W，成膜时间例如为5秒。等离子体反应Ti膜21b的厚度例如为1nm至2nm。[步骤13]仅停止向腔室内导入TiCl4气体，利用H2气体进行等离子体反应Ti膜21b的等离子体处理，降低等离子体反应Ti膜21b的氯浓度。等离子体处理时间例如为5秒。[步骤14]停止施加高频电压并将TiCl4气体从腔室内排出。[步骤15]向腔室内导入NH3气体利用热反应将等离子体反应Ti膜21b的表面氮化。NH3气体的流量例如为500sccm，热处理时间例如为10秒。
[步骤16]通过施加高频电力生成等离子体，在等离子体反应Ti膜21b的表面上形成富氮TiN膜21c。高频电力例如为800W，氮化处理时间例如为5秒。[步骤17]停止施加高频电压，此外，停止向腔室内导入NH3气体并将NH3气体从腔室排出。将[步骤11]至[步骤17]重复多次，例如4次。
利用所述第三成膜方法，形成由热反应Ti膜21a/(等离子体反应Ti膜21b/富氮TiN膜21c)×5所构成的势垒金属膜21。热反应Ti膜21a的厚度例如为1nm以下，(等离子体反应Ti膜21b+富氮TiN膜21c)×5的厚度例如为5nm至10nm。
与所述第一成膜方法同样地，可以获得热反应Ti膜21a与硅化镍层18的较低的接触电阻，富氮TiN膜21c有效用作抑制或者防止插塞的组分原子扩散的挡止膜。此外，在步骤5、6、7、8、9、10+(步骤11、12、13、14、15、16、17)×4的工艺中，以较短时间将等离子体反应Ti膜21b的成膜、还原及氮化的一系列工艺进行多次，由此因氯等杂质的浓度的降低可以获得比电阻较低的优质的等离子体反应Ti膜21b，同时可以在其表面上形成作为挡止膜而有效发挥作用的富氮TiN膜21c。
其次，利用图8以及图13对势垒金属膜21的第四成膜方法所进行说明。
[步骤1]至[步骤6]为止，与所述第二成膜方法相同，因此省略此部分的说明。其中，步骤5中的等离子体反应Ti膜21b的成膜时间例如为5秒至15秒，第一层等离子体反应Ti膜21b的厚度，比所述第二成膜方法中的第一层等离子体反应Ti膜21b的厚度厚，在这点上不同。另外，[步骤7]至[步骤13]为止，与所述第二成膜方法相同，因此省略此部分的说明。
利用所述第四成膜方法，形成由热反应Ti膜21a/等离子体反应Ti膜21b/等离子体反应Ti膜21b(多层)/富氮TiN膜21c所构成的势垒金属膜21。热反应Ti膜21a的厚度例如为1nm以下，位于下层的等离子体反应Ti膜21b的厚度例如为3nm，位于上层的等离子体反应Ti膜21b的厚度例如为4nm至5nm。
与所述第一成膜方法同样地，可以获得热反应Ti膜21a与硅化镍层18的较低的接触电阻，富氮TiN膜21c有效用作抑制或者防止插塞的组分原子扩散的挡止膜。此外，在步骤5、6与步骤7、8、9的工艺中，以较短时间进行等离子体反应Ti膜21b的成膜与还原，由此因氯等杂质的浓度的降低可以获得比电阻较低的优质的等离子体反应Ti膜21b。
即使利用所述第一至第四中的任一个制造方法，均可以形成氯等杂质的浓度较低的势垒金属膜21，因此硅化镍层18的电阻降低，并可以进一步防止势垒金属膜21剥落或微细裂痕等。
之后，由搬运用机械臂61将半导体晶片SW从势垒金属成膜用的腔室56(或者腔室57)真空搬出到任一个加载互锁真空室53，此外利用搬运用机械臂62将半导体晶片SW从加载互锁真空室53经由晶片搬入搬出室58搬回到任一个前开式晶片盒59。
另外，利用所述第一至第四成膜方法而形成的势垒金属膜21，有效用作抑制或者防止插塞的组分原子扩散的挡止膜，且具有富氮TiN膜21c。然而，根据例如使用了TiCl4气体以及NH3气体(第四反应气体)的450℃至480℃左右的热CVD法，在势垒金属膜21上，形成例如厚度为0nm至5nm的氮化钛膜(第二氮化金属膜)，由此也可以具有更高的阻挡功能。以下，利用图14，对根据热CVD法形成在势垒金属膜21上的氮化钛膜的成膜方法简单地进行说明。所述氮化钛膜除了可以在与所述成膜装置50连接的腔室内成膜，也可以使用与所述成膜装置50不同的CVD装置而成膜。另外，氮化钛膜的成膜方法，并不限于此，可以进行各种变更。
[步骤1]首先，在利用加热器而加热至特定温度、例如480℃的载物台上载置半导体晶片SW。从步骤1至步骤12为止的期间，载物台被加热至恒定的特定温度。在步骤1中，为了利用排气机构以所设定的特定时间使腔室内成为特定压力，而向腔室内导入作为TiCl4气体以及NH3气体各自的运载气体的N2气体以及NH3气体。[步骤2]将压力与N2气体以及NH3气体的流量设定为特定值之后，以特定时间对晶片进行加温。[步骤3]同时，从TiCl4气体供给源供给TiCl4气体，直至流量稳定为止，使TiCl4气体在接近腔室处流向外部。
[步骤4]至[步骤10]当使用TiCl4气体以及NH3气体堆积氮化钛膜时，向腔室内同时导入TiCl4气体以及NH3气体。TiCl4气体以及NH3气体的流量例如为60sccm，压力例如为260Pa，堆积时间例如为6秒。当形成较厚的氮化钛膜时，将步骤4至步骤10重复多次。例如，将步骤4至步骤10重复6次，由此可以形成5nm厚度的氮化钛膜。
[步骤11]以及[步骤12]停止施加高频电压，此外停止向腔室内导入TiCl4气体以及NH3气体，而向腔室内导入N2气体，将TiCl4气体以及NH3气体从腔室内排出。之后，停止向腔室内导入N2气体，将腔室内抽成真空。
其次，如图15所示，利用CVD法在包含连接孔20的内部的半导体基板1的主面上堆积钨膜22。在钨膜22的成膜中，首先，在势垒金属膜21上形成钨的核膜(以下，记为钨核膜；金属核膜)22a，之后，堆积埋入连接孔20的内部的钨膜(以下，记为掩盖式·钨膜；金属膜)22b。本实施形态中，使所述钨核膜22a为例如厚度为10nm以下的多层构造。此钨核膜22a与位于势垒金属膜21的最上层的富氮TiN膜21c密接性优良，另外，具有抑制或者防止作为钨膜的成膜气体的WF6气体中所包含的氟向势垒金属膜21侵入的功能，因此可以防止因氟而引起的势垒金属膜21的腐蚀(例如，等离子体反应Ti膜21b的膨胀或剥落等)。
此处，对钨膜22的第一、第二以及第三成膜方法进行说明。第一成膜方法如下，将WF6气体、SiH4气体以及H2气体向腔室内同时供给，形成钨核膜22a，之后，形成掩盖式·钨膜22b。第二成膜方法如下，使用WF6气体使钨以及氟吸附在势垒金属膜21的表面上之后，利用使用了SiH4气体的还原反应去除氟并形成钨核膜22a，之后，形成掩盖式·钨膜22b。第三成膜方法如下，使用WF6气体使钨以及氟吸附在势垒金属膜21的表面上之后，利用使用了B2H6气体的还原反应去除氟并形成钨核膜22a，之后，形成掩盖式·钨膜22b。另外，钨膜22(钨核膜22a以及掩盖式·钨膜22b)的成膜方法，并不限于所述成膜方法，也可以进行各种变更。
第一成膜方法例如按照如图16所示的工艺步骤，以如下方式进行。
[步骤1]以及[步骤2]分别以特定流量向腔室内导入WF6气体(第五反应气体)、SiH4气体以及H2气体(第一还原气体)，在势垒金属膜21的表面上形成特定厚度(A1)的钨核膜22a。腔室内的压力例如为2667Pa，半导体晶片的温度例如为390℃。另外，通过控制步骤2的时间(A1)，而形成所需厚度的钨核膜22a。钨核膜22a的厚度例如为7nm。通过同时向腔室内导入WF6气体与SiH4气体，在成膜的同时去除氟，因此可以形成氟的含量较少的钨核膜22a。
[步骤3]至[步骤6]以特定流量向腔室内导入H2气体(第二还原气体)之后，以特定流量例如250sccm向腔室内导入WF6气体(第六反应气体)，利用H2还原，在钨核膜22a上形成掩盖式·钨膜22b。腔室内的压力例如为10666Pa，半导体晶片的温度为400℃以下，例如为390℃。另外，通过控制步骤5的时间(A2)，而形成所需厚度的掩盖式·钨膜22b。掩盖式·钨膜22b的厚度例如为193nm。形成掩盖式·钨膜22b之后，使压力为0Pa，使WF6气体的流量为0sccm。
根据采用了所述SiH4还原的晶种法的第一成膜方法，形成由氟的含量较少的钨核膜22a以及掩盖式·钨膜22b构成的钨膜22。掩盖式·钨膜22b的成膜温度例如为390℃，并且以400℃以下的较低温度形成钨膜22，由此可以在抑制掩盖式·钨膜22b成膜时WF6气体中所包含的氟的侵入。由此，可以抑制或者防止WF6气体中所包含的氟向势垒金属膜21侵入，因此可以防止因氟而引起的势垒金属膜21的腐蚀。
第二成膜方法例如按照如图17所示的工艺步骤，以如下方式进行。
[步骤1]以及[步骤2]以特定流量例如160sccm向腔室内导入WF6气体(第五反应气体)，使钨以及氟吸附在势垒金属膜21的表面上，形成1nm左右厚度的钨核膜。腔室内的压力例如为1000Pa，半导体晶片的温度例如为350℃。之后，停止向腔室内供给WF6气体。
[步骤3]以及[步骤4]以特定流量例如400sccm向腔室内导入SiH4气体(第一还原气体)，利用SiH4还原来去除所述钨核膜内的氟。腔室内的压力例如为1000Pa，半导体晶片的温度例如为350℃。之后，停止向腔室内供给SiH4气体。通过将[步骤1]至[步骤4]重复多次，例如7次，而形成多层构造的钨核膜22a。钨核膜22a的厚度例如为7nm。
[步骤5]至[步骤9]以特定流量例如4000sccm向腔室内导入H2气体(第二还原气体)之后，以特定流量例如60sccm向腔室内导入WF6气体(第六反应气体)。接着，增加WF6气体的流量，例如为350sccm，并且增加压力，例如为10666Pa。另外，使半导体晶片的温度也上升，但其温度为400℃以下，例如为390℃。之后，利用H2还原，在钨核膜22a上形成掩盖式·钨膜22b，形成所需厚度的掩盖式·钨膜22b之后，使压力为0Pa，使WF6气体的流量为0sccm。掩盖式·钨膜22a的厚度例如为193nm。
根据采用了所述SiH4还原的种籽法的第二成膜方法，形成由钨核膜22a以及掩盖式·钨膜22b构成的钨膜22。通过使钨核膜22a为多层构造而使各层的界面不连续，从而在掩盖式·钨膜22b成膜时WF6气体中所包含的氟不易透过钨核膜22a。另外，掩盖式·钨膜22b的成膜温度例如为390℃，并且以400℃以下的较低温度形成钨膜22，由此可以抑制在掩盖式·钨膜22b成膜时WF6气体中所包含的氟的侵入。由此，可以抑制或者防止WF6气体中所包含的氟向势垒金属膜21侵入，因此可以防止因氟而引起的势垒金属膜21的腐蚀。
第三成膜方法例如按照如图18所示的工艺步骤，以如下方式进行。
[步骤1]以及[步骤2]以特定流量例如160sccm向腔室内导入WF6气体(第五反应气体)，使钨以及氟吸附在势垒金属膜21的表面上，形成1nm左右的厚度的钨核膜。腔室内的压力例如为1000Pa，半导体晶片的温度例如为350℃。之后，停止向腔室内供给WF6气体。
[步骤3]以及[步骤4]以特定流量例如1000sccm向腔室内导入利用H2气体稀释了的5％B2H6气体(第一还原气体)，利用B2H6还原来去除所述钨核膜内的氟。腔室内的压力例如为1000Pa，半导体晶片的温度例如为350℃。之后，停止向腔室内供给利用H2气体稀释了的5％B2H6气体。通过将[步骤1]至[步骤4]重复多次，例如8次，而形成多层构造的钨核膜22a。钨核膜22a的厚度例如为7nm，其构造是非晶形。
[步骤5]至[步骤10]以特定流量例如4000sccm向腔室内导入H2气体(第二还原气体)之后，以特定流量例如60sccm向腔室内导入WF6气体(第六反应气体)。接着，增加WF6气体的流量，例如将流量设为200sccm，并且增加压力，例如将压力设为10666Pa。另外，使半导体晶片的温度也上升，但其温度为400℃以下，例如为390℃。之后，利用H2还原，在钨核膜22a上形成掩盖式·钨膜22b，形成所需厚度的掩盖式·钨膜22b之后，使压力为0Pa，使WF6气体的流量为0sccm。掩盖式·钨膜22a的厚度例如为193nm。
利用采用了所述B2H6还原的种籽法的第三成膜方法，形成由钨核膜22a以及掩盖式·钨膜22b构成的钨膜22。与采用了所述SiH4还原的种籽法的第二成膜方法同样地，通过使钨核膜22a为多层构造而使各层的界面不连续，此外钨核膜22a的构造为非晶形，因此在形成掩盖式·钨膜22b时WF6气体中所包含的氟不易透过钨核膜22a。另外，掩盖式·钨膜22b的成膜温度例如为390℃，并且以400℃以下的较低温度形成钨膜22，由此可以抑制在形成掩盖式·钨膜22b时WF6气体中所包含的氟的侵入。由此，可以抑制或者防止WF6气体中所包含的氟向势垒金属膜21侵入，因此可以防止因氟而引起的势垒金属膜21的腐蚀。
其次，如图19所示，例如利用CMP法使钨膜22的表面变得平坦，由此在连接孔20的内部埋入钨膜22，形成以钨膜22为主导电材料的插塞。
另外，在所述连接孔20的内部形成插塞的步骤中，使插塞的主导电材料为钨膜22，并且使势垒金属膜21为在钛膜21a、21b上形成着氮化钛膜21c的积层膜，但并不限于此，也可以进行各种变更。例如，也可以使势垒金属膜为所述势垒金属膜21，使插塞的主导电材料为铜膜。此时，首先，与所述制造方法同样地形成势垒金属膜21，之后，利用CVD法或者溅射法在势垒金属膜21上形成籽晶层，例如铜或者钌的籽晶层，此外利用电解电镀法在籽晶层上形成镀铜膜，由此在连接孔20的内部埋入镀铜膜。
其次，如图20所示，在半导体基板1的主面上依次形成挡止绝缘膜24以及用于形成配线的绝缘膜25。挡止绝缘膜24是在对绝缘膜25进行槽加工时作为蚀刻阻挡层的膜，且使用对绝缘膜25具有蚀刻选择比的材料。挡止绝缘膜24可以是例如由等离子体CVD法所形成的氮化硅膜，绝缘膜25可以是例如由等离子体CVD法而形成的氧化硅膜。另外，在挡止绝缘膜24与绝缘膜25上形成以下所说明的第一层的配线。
其次，利用单层金属镶嵌法(single damascene)形成第一层配线。首先，以光刻胶图案作为掩膜进行干蚀刻，由此在挡止绝缘膜24以及绝缘膜25的特定区域形成配线槽26之后，在半导体基板1的主面上形成势垒金属膜27。势垒金属膜27是例如氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜，或者在氮化钽膜上堆积钌膜而成的积层膜。接着，利用CVD法或者溅射法在势垒金属膜27上形成铜的籽晶层，然后利用电解电镀法在籽晶层上形成镀铜膜。利用镀铜膜将势垒金属膜27埋入配线槽26的内部。接着，利用CMP法来去除配线槽26以外区域的镀铜膜、籽晶层以及势垒金属膜27，形成以铜膜为主导电材料的第一层配线M1。
其次，利用双层金属镶嵌法(Dual Damascene)形成第二层配线。首先，如图21所示，在半导体基板1的主面上依次形成覆盖绝缘膜28、层间绝缘膜29以及用于形成配线的挡止绝缘膜30。如下所说明般，在覆盖绝缘膜28以及层间绝缘膜29上形成连接孔。覆盖绝缘膜28由对层间绝缘膜29具有蚀刻选择比的材料而构成，例如，可以是由等离子体CVD法而形成的氮化硅膜。此外，覆盖绝缘膜28具有作为保护膜的功能，此保护膜防止构成第一层配线M1的铜扩散。层间绝缘膜29例如可以是由等离子体CVD法而形成的TEOS膜。挡止绝缘膜30由以下绝缘材料而构成，所述绝缘材料对层间绝缘膜29以及之后堆积在挡止绝缘膜30的上层的用于形成配线的绝缘膜具有蚀刻选择比，例如可以是由等离子体CVD法而形成的氮化硅膜。
其次，以用于形成孔的光刻胶图案作为掩膜而进行干蚀刻，由此对挡止绝缘膜30进行加工之后，在挡止绝缘膜30上形成用于形成配线绝缘膜31。绝缘膜31例如可以是TEOS膜。
其次，根据将用于形成配线槽的光刻胶图案作为掩膜的干蚀刻，来对绝缘膜31进行加工。此时，挡止绝缘膜30作为蚀刻阻挡层而发挥作用。接着，以挡止绝缘膜30以及用于形成配线槽的光刻胶图案作为掩膜而进行干蚀刻，由此对层间绝缘膜29进行加工。此时，覆盖绝缘膜28作为蚀刻阻挡层而发挥作用。接着，通过干蚀刻来去除已露出的覆盖绝缘膜28，由此在覆盖绝缘膜28以及层间绝缘膜29上形成连接孔32，在挡止绝缘膜30以及绝缘膜31上形成配线槽33。
其次，在连接孔32以及配线槽33的内部形成第二层配线。第二层配线由势垒金属层以及作为主导电材料的铜膜所构成，连接所述配线与作为下层配线的第一层配线M1的连接构件，与第二层配线形成为一体。首先，在包含连接孔32以及配线槽33的内部的半导体基板1的主面上形成势垒金属膜34。势垒金属膜34是例如氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜，或者在氮化钽膜上堆积钌膜而成的积层膜。在形成势垒金属膜34之前进行所述干洗处理，但此干洗处理也可以在形成势垒金属膜34之后进行，以所述100℃至150℃的温度以及高于150℃的温度对半导体晶片进行加热，从而可以去除生成在连接孔32的底面以及连接孔32及配线槽33的侧壁上的生成物。由此，可以减小势垒金属膜34与第一层配线M1的接触电阻的不均，而且可以防止势垒金属膜34从覆盖绝缘膜28、层间绝缘膜29、挡止绝缘膜30以及绝缘膜31上剥落。接着，利用CVD法或者溅射法，在势垒金属膜34上形成铜的籽晶层，此外，利用电解电镀法在籽晶层上形成镀铜膜。利用镀铜膜将势垒金属膜34埋入连接孔32以及配线槽33的内部。接着，利用CMP法去除连接孔32以及配线槽33以外区域的镀铜膜、籽晶层以及势垒金属膜34，形成以铜膜为主导电材料的第二层配线M2。
之后，如图21所示，以与例如所述第二层配线M2相同的方法，形成更上层的配线。图22中，例示了形成第三层至第六层的配线M3、M4、M5、M6的CMOS元件。接着，在第六层配线M6上形成氮化硅膜35，在氮化硅膜35上形成氧化硅膜36。所述氮化硅膜35以及氧化硅膜36作为如下钝化膜而发挥作用，所述钝化膜防止外部的水分或杂质侵入，并抑制α射线透过。
其次，利用将光刻胶图案作为掩膜而进行的蚀刻，对氮化硅膜35以及氧化硅膜36进行加工，使第六层配线M6的一部分(焊垫部)露出。接着，在已露出的第六层配线M6上形成由金膜以及镍膜等积层膜构成的凸块底层电极37，在凸块底层电极37上形成由金或者焊锡等构成的凸块电极38，由此大致完成作为本实施形态1的CMOS元件。另外，此凸块电极38为外部连接用电极。此后，从半导体晶片SW切除各半导体芯片，安装到封装基板等上，从而完成半导体装置，但省略这些说明。
如此，根据本实施形态，根据在连接孔20的内部形成势垒金属膜21之前所进行的干洗处理，与化学计量组成稍不相同的生成物残留在连接孔20的底面以及侧面，利用在干洗处理之后所进行的高于150℃的温度的热处理去除所述生成物，因此可以减小连接孔20的底面的硅化镍层18与势垒金属膜21的接触电阻的不均，另外可以防止连接孔20的侧面的势垒金属膜21剥落。
此外，在势垒金属膜21的与硅化镍层18接触的最下层，形成氯等杂质浓度较低的热反应Ti膜21a，并可根据使用了H2气体的等离子体处理来降低势垒金属膜21中所包含的氯等杂质的浓度，因此可以获得与硅化镍层18的接触电阻较低的、且无剥落或微细裂痕等不良的势垒金属膜21。另外，在势垒金属膜21的与插塞接触的最上层，形成富氮TiN膜21c，由此可以抑制或者防止插塞的组分原子扩散。
此外，利用SiH4还原反应或者B2H6还原反应，在构成插塞的钨膜22的与势垒金属膜21接触的层上，形成多层构造的钨核膜22a，由此可以获得钨膜22与富氮TiN膜21c良好的密封性。另外，钨核膜22a具有抑制WF6气体中所包含的氟侵入的功能，且通过采用由H2还原来形成掩盖式·钨膜22b，能以400℃以下的较低温度形成钨膜22，因此可以抑制或者防止WF6气体中所包含的氟向势垒金属膜21侵入，从而可以防止因氟而引起的势垒金属膜21的腐蚀。
此外，在成膜装置50中，具备两个腔室56、57，所述两个腔室56、57作为势垒金属成膜用腔室具有相同功能、相同构造，由此即使其中一个腔室、例如腔室56停止，也可以使用另一个腔室、例如腔室57，由此成膜装置50不会停止，可以形成钛膜或者氮化钛膜，因此可以提高成膜装置50的利用率。
以上，根据实施形态对由本发明者开发而成的发明进行了具体地说明，但本发明并不限于所述实施形态，在不脱离其主旨的范围内当然可进行各种变更。
本发明可以适用于制造具有在绝缘膜上开口的连接孔的内部埋入金属膜的步骤的半导体装置。

Claims (23)

1.一种半导体装置的制造方法，其特征在于，在半导体晶片的主面上形成绝缘膜(18)，隔着势垒金属膜(21)，将金属膜(22)埋入在所述绝缘膜上开口的连接孔(20)的内部，且在所述绝缘膜上形成所述连接孔之后，包含以下步骤：(a)利用使用了第一反应气体的热反应，在所述连接孔的底部形成第一金属膜；(b)利用使用了所述第一反应气体的等离子体反应，在所述第一金属膜上形成第二金属膜；以及(c)使用含氮的第三反应气体，对所述第二金属膜的表面实施第二等离子体处理，在所述第二金属膜的表面上形成第一氮化金属膜，
所述(c)步骤中所形成的所述第一氮化金属膜，氮的量多于化学计量组成，
所述半导体装置的制造方法进一步包含以下步骤：(d)在所述(b)步骤与所述(c)步骤之间，使用第二反应气体对所述第二金属膜的表面实施第一等离子体处理，所述第一反应气体是TiCl4气体，所述第二反应气体是H2气体，所述第三反应气体是NH3气体。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，进一步包含以下步骤：(e)在所述(c)步骤之后，利用使用了第四反应气体的热CVD法，在所述第一氮化金属膜上形成第二氮化金属膜，所述第四反应气体是TiCl4气体以及NH3气体。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，将所述(b)步骤重复多次。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，将所述(b)步骤以及所述(c)步骤重复多次。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，进一步包含以下步骤：(f)在所述(a)步骤之前，使用第七反应气体对所述连接孔的底部进行干洗。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，所述第七反应气体包含HF气体、NF3气体、NH3气体或者H2气体中的至少任一个气体。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，进一步包含以下步骤：(g)在所述(f)步骤与所述(a)步骤之间，对所述半导体晶片实施热处理。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述连接孔的底部，在硅化镍层、镍合金硅化物层、硅化钴层、硅化钨层、或者硅化铂层上开口。
9.一种半导体装置的制造方法，其特征在于，在半导体晶片的主面上形成绝缘膜(18)，隔着势垒金属膜(21)，将金属膜(22)埋入在所述绝缘膜上开口的连接孔(20)的内部，且在所述绝缘膜上形成所述连接孔之后，包含以下步骤：(a)将所述半导体晶片载置到第一腔室所具有的晶片载物台上之后，将第七反应气体供给到所述第一腔室内，对所述连接孔的底部进行干洗；(b)将所述半导体晶片载置到第二腔室所具有的晶片载物台上之后，对所述半导体晶片实施热处理；(c)将所述半导体晶片载置到第三腔室所具有的晶片载物台上；(d)根据使用了第一反应气体的热反应，在所述连接孔的底部形成第一金属膜；(e)根据使用了所述第一反应气体的等离子体反应，在所述第一金属膜上形成第二金属膜；以及(f)使用含氮的第三反应气体对所述第二金属膜的表面实施第二等离子体处理，在所述第二金属膜的表面上形成第一氮化金属膜；
此处，所述(d)步骤、所述(e)步骤以及所述(f)步骤在所述第三腔室内进行，
所述(f)步骤中所形成的所述第一氮化金属膜，氮的量多于化学计量组成，
所述的半导体装置的制造方法进一步包含以下步骤：(g)在所述(e)步骤与所述(f)步骤之间，使用第二反应气体对所述第二金属膜的表面实施第一等离子体处理，所述第一反应气体是TiCl4气体，所述第二反应气体是H2气体，所述第三反应气体是NH3气体。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，所述第七反应气体包含HF气体、NF3气体、NH3气体或者H2气体中之至少任一个气体。
11.根据权利要求9所述的半导体装置的制造方法，其特征在于，将所述(e)步骤重复多次。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，将所述(e)步骤以及所述(f)步骤重复多次。
13.根据权利要求9所述的半导体装置的制造方法，其特征在于，所述连接孔的底部在硅化镍层、镍合金硅化物层、硅化钴层、硅化钨层、或者硅化铂层上开口。
14.一种半导体装置的制造方法，其特征在于，在半导体晶片的主面上形成绝缘膜(18)，隔着势垒金属膜(21)，将金属膜(22)埋入在所述绝缘膜上开口的连接孔(20)的内部，且在所述绝缘膜上形成所述连接孔之后，包含以下步骤：(a)利用使用了第一反应气体的等离子体反应，在所述连接孔的底部形成第二金属膜；(b)利用含氮的第三反应气体对第二金属膜的表面实施第二等离子体处理，在所述第二金属膜的表面上形成第一氮化金属膜；(c)利用使用了第五反应气体以及第一还原气体的CVD法，在所述第一氮化金属膜上形成金属核膜；以及(d)利用使用了第六反应气体以及第二还原气体的CVD法，在所述金属核膜上形成所述金属膜，所述第五反应气体是WF6气体，所述第一还原气体是包含B2H6气体的气体，所述第六反应气体是WF6气体，所述第二还原气体是H2气体，所述(b)步骤中所形成的所述第一氮化金属膜，氮的量多于化学计量组成，
所述的半导体装置的制造方法进一步包含以下步骤：(e)在所述(a)步骤与所述(b)步骤之间，使用第二反应气体对所述第二金属膜的表面实施第一等离子体处理，所述第一反应气体是TiCl4气体，所述第二反应气体是H2气体，所述第三反应气体是NH3气体。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述(c)步骤中使以下步骤重复多次，即，利用使用了所述第五反应气体的CVD法，在所述第一氮化金属膜上形成金属核膜之后，使用所述第一还原气体将所述金属核膜还原。
16.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述(d)步骤中的所述半导体晶片的温度为400℃以下。
17.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述第五反应气体是WF6气体，所述第一还原气体是包含SiH4气体的气体。
18.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述金属核膜的构造为非晶形。
19.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述金属核膜的厚度为10nm以下。
20.根据权利要求14所述的半导体装置的制造方法，其特征在于，进一步包含以下步骤：(f)在所述(b)步骤与所述(c)步骤之间，利用使用了第四反应气体的热CVD法，在所述第一氮化金属膜上形成第二氮化金属膜，所述第四反应气体是TiCl4气体以及NH3气体。
21.一种半导体装置的制造方法，其特征在于，在半导体晶片的主面上形成绝缘膜(18)，隔着势垒金属膜(21)，将金属膜(22)埋入在所述绝缘膜上开口的连接孔(20)的内部，且在所述绝缘膜上形成所述连接孔之后，包含以下步骤：(a)根据使用了第一反应气体的等离子体反应，在所述连接孔的底部形成第二金属膜；(b)使用含氮的第三反应气体对所述第二金属膜的表面实施第二等离子体处理，在所述第二金属膜的表面上形成第一氮化金属膜；(c)在所述第一氮化金属膜上形成籽晶层；以及(d)利用电镀法在所述籽晶层上形成所述金属膜，所述(b)步骤中所形成的所述第一氮化金属膜，氮的量多于化学计量组成，
所述的半导体装置的制造方法进一步包含以下步骤：(e)在所述(a)步骤与所述(b)步骤之间，使用第二反应气体对所述第二金属膜的表面实施第一等离子体处理，所述第一反应气体是TiCl4气体，所述第二反应气体是H2气体，所述第三反应气体是NH3气体。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，所述金属膜是铜。
23.根据权利要求21所述的半导体装置的制造方法，其特征在于，进一步包含以下步骤：(f)在所述(b)步骤与所述(c)步骤之间，利用使用了第四反应气体的热CVD法，在所述第一氮化金属膜上形成第二氮化金属膜，所述第四反应气体是TiCl4气体以及NH3气体。
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