KR101615292B1 - 기판상에 막 스택을 형성하는 방법 - Google Patents

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Abstract

본 발명은 기판상에 막 스택을 형성하는 방법을 제공하며, 상기 방법은 기판 위에 실리콘 함유층을 형성하기 위해 실리콘 함유 가스 소크 프로세스(silicon containing gas soak process)를 수행하는 단계, 기판상에 텅스텐 실리사이드층을 형성하기 위해 실리콘 함유층을 반응시키는 단계, 기판상에 텅스텐 질화물층을 증착하는 단계, 원격 플라즈마로부터의 활성 질소 종들을 이용하여 상기 기판을 질화 처리시키는 단계, 및 텅스텐 질화물층 바로 위에 도전성 벌크층을 증착하는 단계를 포함한다.

Description

기판상에 막 스택을 형성하는 방법{METHOD FOR FORMING A FILM STACK ON A SUBSTRATE}
[0002] 본 발명의 실시예들은 일반적으로 반도체 애플리케이션들에서 사용되는 콘택 플러그 또는 게이트 전극을 위한 방법 및 향상된 막 스택들에 관한 것이다.
[0003] 텅스텐-함유 막들은 통상적으로 반도체 디바이스 제조를 위한 다수의 애플리케이션들에서 사용된다. 예를 들어, 금속 텅스텐(W)은 콘택들 및 비아들을 위한 주요(primary) 전도체가 되어 왔다. 금속 텅스텐은 또한 비트 라인(bit lines)에 사용된다. 현재 사용 중인 통상적인 막 스택은 Ti/TiN 핵형성/CVD-W 벌크이며, 티타늄(Ti)/티타늄 질화물(TiN) 층들은 라이너 또는 배리어 막들로서 작용한다.
[0004] 티타늄 테트라클로라이드(TiCl4)-기반 TiN 프로세스들이 향상된 스텝 커버리지(step coverage)를 제공하지만, 증착은 일반적으로 400℃보다 훨씬 높은 온도들에서 수행되며, 이는 다수의 디바이스 집적 프로세스들과 양립할 수 없다. 한편, 특히 피쳐 크기들이 감소함에 따라, TiN 막들을 증착하고 사용하는 것과 관련하여 다양한 문제들이 발생한다. TiN을 이용하는 하나의 문제점은 TiN이 불량한 확산 저항을 가져, (TiCl4를 이용하는 CVD-TiN 내의) Cl 및 (WF6를 이용하는 CVD-W 벌크 내의) F와 같은 할로겐화물 원소들이 후속하는 열 프로세싱 동안에 디바이스로 확산될 수 있고, 이에 의하여 불리하게 막의 비저항(resistivity)을 증가시키고, 인터페이스 문제들을 야기한다는 것이다. 또한, 회로 밀도들이 증가함에 따라, 비아들, 콘택들 및 다른 피쳐들의 폭들은 40 nm 또는 30 nm 미만의 서브-마이크론(sub-micron) 치수들로 감소되어, 낮은 저항 CVD W 벌크에 대하여 제한된 공간을 남기거나 공간을 남기지 않게 되는데, 이는 피쳐가 이미 CVD-TiN 및 높은 저항성의 CVD W 핵형성 층으로 충진되기 때문이다. 그러나 종래의 TiN 라이너/배리어 접근법에서, CVD W 벌크 막은 그 위에 먼저 W 벌크 막에 대한 성장 사이트(growth site)로서 핵형성 층이 증착되지 않는 한, CVD-TiN 상에서 성장하지 않는다.
[0005] 추가로, 상호접속 라인에 형성되는 배리어 층들 및 라이너 층들은 통상적으로 유전체 층상에 형성되기 때문에, 유전체 층에 대한 배리어 층 및 라이너 층들의 불량한(poor) 접착은 막 필링(peeling) 및 높은 콘택 비저항을 초래할 수 있어, 그에 따라 불리하게 디바이스 고장 및 불량한 전기 성능을 초래한다.
[0006] 따라서, 후속하는 낮은 저항 게이트 금속화 프로세스에 대하여 더 많은 공간(room)을 제공하면서 우수한 배리어 특성들 및 감소된 막 스택 비저항을 갖는 향상된 통합된 막 스택에 대한 필요성이 다양한 디바이스 집적 프로세스들에 존재한다.
[0007] 본 발명은 일반적으로 기판상에 막 스택을 형성하는 방법을 제공하며, 상기 방법은 배리어 층 증착 프로세스 이전에 실리콘 함유 층 소킹(soaking) 프로세스를 수행하는 단계를 포함한다. 본 발명의 일 양상은 동적 랜덤 액세스 메모리(DRAM)에서 사용되는 매립형 워드 라인(bWL) 피쳐를 제조하는 방법을 제공하며, 상기 방법은, 측벽들 및 바닥부를 갖는 트렌치 구조물을 포함하는 기판을 제공하는 단계 ― 상기 측벽들 및 바닥부는 유전체 층으로 커버됨 ― , 실리콘 함유 층을 형성하기 위하여 실리콘 함유 가스에 기판을 노출하는 단계, 후속하여 트렌치 구조물에 텅스텐 질화물 층을 형성하기 위하여 질소를 포함하는 제 1 프로세싱 가스 및 텅스텐을 포함하는 제 2 프로세싱 가스를 공급하는 단계, 원격 플라즈마로부터의 활성 질소 종을 사용하여 상기 기판을 질화 처리시키는 단계, 및 텅스텐에 대한 성장 사이트로서 텅스텐 질화물 층상에 텅스텐 핵형성 층을 증착하지 않고, 텅스텐 질화물 층 바로 위에 벌크 텅스텐(W) 층을 증착하는 단계를 포함한다.
[0008] 본 발명의 상기 언급된 특징들이 상세히 이해될 수 있는 방식으로, 상기에서 간략히 요약된 발명이 실시예들을 참고로 하여 보다 구체적으로 설명될 수 있으며, 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나 본 발명은 다른 동등하게 유효한 실시예들을 허용할 수 있으므로, 첨부된 도면들은 단지 본 발명의 통상적 실시예들만을 예시하며, 그에 따라 발명의 범위를 제한하는 것으로 고려되지 않을 것임에 유의해야 한다.
[0009] 도 1a-1c는 본 발명의 실시예들에 따른 DRAM의 매립형 워드 라인(bWL) 피쳐에서 사용되는 예시적인 막 스택의 횡단면도를 예시한다.
[0010] 도 2는 도 1a-1c에 도시된 바와 같은 매립형 워드 라인 피쳐, 콘택 비아들, 또는 배리어/라이너 구조물을 요구하는 임의의 다른 논리 디바이스 애플리케이션들을 형성하기 위하여 사용되는 프로세스 시퀀스를 예시한다.
[0011] 도 3a-3d는 도 2에 도시된 시퀀스에 따른 제조 시퀀스의 상이한 스테이지들에 있는 매립형 워드 라인 피쳐의 횡단면도들을 예시한다.
[0012] 도 4a 및 4b는 표면 변형 애플리케이션들에 대한 예시적인 막 스택의 횡단면도를 예시한다.
[0013] 도 5는 본 발명의 실시예들을 실시하기 위하여 구성될 수 있는 예시적인 통합형 반도체 기판 프로세싱 시스템의 개략적 평면도를 도시한다.
[0014] 본 발명의 실시예들은 콘택 플러그들, DRAM에서 사용되는 매립형 워드 라인들, 또는 40 nm 미만의 피쳐 크기를 갖는 콘택 배리어 또는 금속 전극들을 요구하는 다른 논리 디바이스 애플리케이션들을 위한 방법 및 통합된 막 스택들을 제공한다. 본 발명의 다양한 실시예들에서, 통합된 WN, WN/WN(Wrich), 또는 WN/WN(Wpure) 막 스택을 증착하기 위해 할로겐-비함유(halogen-free) MOCVD 또는 MOALD 프로세스가 사용되며, 상기 막 스택은 후속하는 게이트 금속화 프로세스 동안에 하부에 놓인 영역을 불소 침투로부터 보호하기 위하여 강한 배리어로서의 역할을 할 수 있다. 기판상에 막 스택을 증착하기 이전에, 기판과 그 위에 형성된 막 스택 사이의 접착을 효과적으로 향상시키기 위하여, 기판상에 얇은 실리콘 함유 막을 형성하도록 실리콘 함유 가스 소크 프로세스가 수행될 수 있다. 일 실시예에서, 소크 프로세스를 수행하는데 사용되는 실리콘 함유 가스는 실란 가스이다. 실리콘 함유 가스 소크 프로세스는 또한 막 스택에서 층들의 형성 사이에, 또는 막 스택에 형성되는 층들의 형성 동안에 수행될 수 있음에 유의한다.
[0015] 본 발명의 통합된 막 스택들은 배리어 층 및 금속 전극들/금속 콘택들을 포함하는 막 스택과 기판 사이에 우수한 접착력을 달성할 수 있어, 인터페이스에서의 우수한 접착력 및 저 비저항 막들을 위한 진보한 게이트/콘택 구조물 요건들을 충족시킨다.
매립형 워드 라인 애플리케이션들
[0016] 도 1a는 본 발명에 따른 예시적인 매립형 워드 라인(bWL) 피쳐(100)를 보여주는 동적 랜덤 액세스 메모리(DRAM) 캐패시터의 횡단면도를 예시한다. 매립형 워드 라인 피쳐(100)를 제조하기 위한 단계들이 도 2에 예시되며, 하기에서 논의될 것이다. 명료성을 위하여, 비트 라인들 또는 캐패시터 등과 같은 다른 피쳐들은 생략되며, 본 기술분야의 당업자에게 이해되어야 할 것이다.
[0017] 도 1a에 도시되는 바와 같이, 결국 매립형 워드 라인을 수용하는(housing) 수직 개구(opening) 또는 트렌치(104)가 종래의 트렌치 마스크(미도시)의 도움으로 실리콘 또는 임의의 다른 적절한 기판(102) 내로 형성된다. 이온 주입 또는 다른 적절한 기술들이 기판 표면상에 트렌치(104) 옆에 적절한 N- 영역(106)을 제공하는데 사용될 수 있다. 트렌치(104)는 일반적으로 4:1 또는 10:1을 초과하는 종횡비와 같은, 고 종횡비 트렌치 구조물에 형성된다. 트렌치는 예를 들어, 약 20 nm 내지 약 200 nm의 넓은 범위에 걸쳐 변화할 수 있는 세장형(enlongated) 또는 직사각형 횡단면 및 직경 또는 측면 길이를 가질 수 있다. 본 명세서에는 도시되지 않으나, 트렌치 구조물의 형상은 타원형, 원형, 정사각형, 또는 임의의 다른 형태일 수 있는 것으로 생각된다. 일단 트렌치가 기판(102)에 에칭되었으면, 도시된 바와 같이 게이트 산화물 층(108)이 트렌치(104)의 바닥부 및 측벽들 위에 형성된다. 다양한 예들에서, 트렌치(104)는 산화 프로세스에 의해 실리콘 이산화물, 실리콘 산화물, 또는 실리콘 질화물과 같은 게이트 산화물 층(108), 또는 다른 하이-k 유전체 물질들로 피복된다(clad).
[0018] 게이트 산화물 층(108)이 트렌치(104)의 표면들 위에 증착된 이후에, 트렌치(104)는 게이트 산화물 층(108)의 노출된 표면들을 커버하는 통합된 층(110)으로 충진된다. 얇은 통합된 층(110)이 게이트 산화물 층(108) 위에 블랭킷 증착(blanket deposit)되도록, 트렌치(104)가 원하는 깊이로 에치 백(etch back)될 수 있다. 통합된 층(110)은 게이트 산화물 층(108)과 후속하여 증착된 도전성 금속 층(예를 들어, 벌크 텅스텐(W) 층(112)(이하, "벌크 W 층"이라 칭함)) 사이의 층간 접착력을 향상시키면서, 후속하는 텅스텐 벌크 층을 증착 동안에 하부에 놓인 영역을 불소 공격(attach)으로부터 보호하는 것으로 여겨진다. 일 실시예에서, 통합된 층(110)은 얇은 저(low)-비저항 텅스텐 질화물(WN) 층이다. 도 1b 및 1c에 도시되고 하기에서 논의될 것과 같은 다른 실시예들에서, WN 단일 층 대신에, 저-비저항 WN/WN(Wrich) 또는 WN/WN(Wpure) 막 스택이 통합된 층(110)으로서 사용될 수 있다.
[0019] 이후, 트렌치(104)는 티타늄, 텅스텐, 구리, 코발트, 루테늄, 니켈, 백금, 알루미늄, 은, 폴리실리콘, 도핑된 폴리실리콘, 이들의 유도체들, 이들의 합금들, 및 이들의 조합들과 같은, 게이트 물질로서 적합한 금속 또는 다른 도전성 물질로 충진된다. 트렌치(104)는 CVD 방법에 의하여 벌크 텅스텐(W)(112)(이하, "벌크 W"로 칭함)로 충진된다. 트렌치(104)는 그 후 원하는 깊이로 도전성 물질의 최상부가 기판(100)의 최상부 표면 아래에 존재할 때까지 에치 백된다. 트렌치(104) 내의 리세스된(recessed) 갭 영역은 그 후 유전체 물질들(예를 들어, 산화물, 질화물, 또는 산질화물(oxynitride))로 충진되고, 최상부 트렌치 표면 부분들은 적절한 기술에 의하여 평탄화되어, 적절히 도핑되는 경우 DRAM 디바이스들에 대한 매립형 워드 라인 피쳐(100)를 형성한다. 상부 상호접속부들을 만들기 위해 평탄화된 트렌치 표면상에 유전체 층이 증착될 수 있다.
[0020] 통합된 층(110)의 증착 이전에, 게이트 산화물 층(108)에 대해 실리콘 함유 가스 소크 프로세스가 수행될 수 있다. 상술된 바와 같이, 텅스텐 함유 층(예를 들어, W 금속 또는 WN)과 같은 금속 함유 층에 의해 통합된 층(110)이 형성됨에 따라, 금속 함유 층이 종종 유전체 층에 대한 불량한 접착을 갖기 때문에, 불량한 인터페이스 접착이 종종 발견된다. 따라서, 게이트 산화물 층(108) 상에 얇은 실리콘 함유 층을 형성하기 위해, 실리콘 함유 가스 소크 프로세스가 수행된다. 게이트 산화물 층(108) 위에 금속 실리사이드를 형성하기 위해, 실리콘 함유 가스는 통합된 층(110)으로부터의 금속 원소들과 추후 반응할 수 있다. 게이트 산화물 층(108)과, 통합된 층(110)으로부터의 금속 원소들 사이의 인터페이스상에 실리콘 함유 가스로부터의 실리콘 원자들이 접착 및 흡수됨에 따라, 인터페이스에서의 접착을 개선하는 금속 실리사이드 층이 형성된다.
[0021] 일 실시예에서, 상술된 바와 같이, 통합된 층(110)이 게이트 유전체 층(108)과 직접적으로 접촉하게 형성된 텅스텐 질화물(WN)을 가질 때, 게이트 유전체 층(108)과 통합된 층(110) 사이의 접착을 촉진하는 것을 돕기 위해 Si-WN 층이 인터페이스에서 형성될 수 있다.
[0022] 실리콘 함유 가스 소크 프로세스가 통합된 층 증착 프로세스 전에, 또는 통합된 층(110)을 제조하기 위한 막 스택 형성 프로세스의 형성 사이에, 또는 통합된 층 프로세스의 제조 후에, 수행될 수 있음에 유의한다.
[0023] 일 실시예에서, 상술된 바와 같이, 통합된 층(110)은 도 1a에서 도시된 바와 같이, 단일 텅스텐 질화물(WN) 막일 수 있거나, 예를 들어 텅스텐 질화물(WN) 층(301) 및 텅스텐 질화물(WN) 층(301)의 표면에 형성된 얇은 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층(303)을 포함하는 WN/WN(Wrich) 막 스택들의 이중층일 수 있거나(도 1b), 또는 도 1c에서 도시된 바와 같이, 텅스텐 질화물(WN) 층(301) 및 텅스텐 질화물(WN) 층(301)의 표면에 형성된 얇은 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층(305)을 포함하는 WN/WN(Wpure) 막 스택들의 이중층일 수 있다.
[0024] 도 2는 도 1b 및 도 1c에서 도시된 바와 같은 매립형 워드 라인 피쳐, 콘택 비아들(미도시), 또는 배리어/라이너 구조물을 요구하는 임의의 다른 논리 디바이스 애플리케이션들을 형성하기 위해 사용되는 프로세스 시퀀스(200)를 예시한다. 도 2에서 발견되는 시퀀스는 여기서 논의되는 도 3a 내지 도 3d에서 도시된 스테이지들에 대응한다. 도 2에서 예시된 단계들의 번호 및 시퀀스가 예시적인 목적만을 위한 것이고, 여기서 설명된 본 발명의 기본적인 범주로부터 벗어나지 않으면서 하나 또는 둘 이상의 단계들이 부가, 삭제, 및/또는 재순서화될 수 있으므로, 여기서 설명된 본 발명의 범주에 관하여 한정하는 것으로 의도되지 않음에 유의해야 한다.
[0025] 예비 단계(201)에서, 도 3a에서 도시된 바와 같이, 기판상에 얇은 실리콘 함유 층(350)을 형성하기 위해, 실리콘 함유 가스 소크 프로세스가 수행된다. 게이트 산화물 층(108)은 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물, 또는 다른 하이-k 유전체 재료들과 같은 절연 층일 수 있다. 기판상에 형성된 얇은 실리콘 함유 층(350)은 아래에서 상세히 설명될 통합된 층(110)과 추후 반응하여, 인터페이스에서의 접착을 개선하기 위해 금속 실리사이드 층을 형성할 수 있을 것이다. 일 실시예에서, 기판을 소크하기 위해 사용되는 실리콘 함유 가스의 예들은 SiH4, Si2H6, 이들의 유도체들 등을 포함한다. 일 실시예에서, 섭씨 약 200 도 내지 섭씨 약 800 도에서 기판 온도를 유지함으로써 프로세스가 수행될 수 있다. 프로세스 압력은 약 0.05 Torr 내지 약 500 Torr에서 유지될 수 있다. 증착 시간은 약 0.1 초 내지 10 분으로 제어될 수 있다. 실리콘 함유 가스 유량은 체적으로(by volume) 약 1 sccm 내지 약 10 slm으로 제어될 수 있다.
[0026] 단계(202)에서, 트렌치(104) 내에 형성된 게이트 산화물 층(108) 위에 얇은 등각(conformal) 층들을 형성하기 위해, 화학적 기상 증착 기술들을 이용하여, 예를 들면 금속 유기 화학적 기상 증착(MOCVD) 기술에 의해, 통합된 층(110)이 증착된다(도 3a 및 도 3b). 원자 층 증착(ALD) 프로세스, 바람직하게는 금속 유기 원자 층 증착(MOALD) 프로세스에 의해, 통합된 층(110)이 증착될 수 있다. 애플리케이션에 따라, 물리적 기상 증착(PVD) 또는 플라즈마-강화 CVD(PECVD) 프로세스와 같은 다른 적합한 프로세스들이 사용될 수 있는 것으로 생각된다. 도 3b에서 도시된 바와 같은 일 실시예에서, 통합된 층(110)은 텅스텐 질화물(WN) 층(301) 및 텅스텐 질화물(WN) 층(301)의 상부 표면에 형성된 얇은 텅스텐 풍부 층을 포함하는 막 스택과 같은 저-비저항 이중층이다. 단계(201)에서 설명된 바와 같은 실리콘 함유 가스 소크 프로세스는 텅스텐 질화물(WN) 층(301)과 상부 표면에 형성된 얇은 텅스텐 풍부 층 사이에서 수행될 수 있음에 유의한다. 대안적으로, 단계(201)에서 설명된 바와 같이, 실리콘 함유 가스 소크 프로세스는 필요에 따라 텅스텐 질화물(WN) 층(301)의 두께가 10 Å 내지 20 Å 성장될 때마다 반복적으로 수행될 수 있다.
[0027] 텅스텐 풍부 층은 금속성 텅스텐 및 적어도 하나의 텅스텐 화합물의 혼합물, 예컨대 텅스텐 질화물을 포함할 수 있다. 일 예에서, 텅스텐 풍부 층은 도시된 바와 같이 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층(303)이다. 텅스텐 풍부 텅스텐 질화물 층은 약 50 % 내지 약 90 % 텅스텐 및 약 10% 내지 약 50 % 질소를 함유할 수 있다. 프리커서 및 증착 조건들에 따라, 막은 또한 산소 또는 다른 원소들을 함유할 수 있다. 도 1c에서 도시된 다른 실시예에서, 통합된 층(110)은 텅스텐 질화물 (WN) 층(301) 및 텅스텐 질화물 (WN) 층(301)의 상부 표면에 형성된 얇은 텅스텐 순수 층을 포함하는 막 스택과 같은 저-비저항 이중층이다. 텅스텐 순수 층은 금속성 텅스텐 및 적어도 하나의 텅스텐 화합물의 혼합물, 예컨대 텅스텐 질화물을 포함할 수 있다. 일 예에서, 텅스텐 순수 층은 텅스텐 질화물 WN(Wpure) 층(305)이다. 텅스텐 순수 텅스텐 질화물 층은 약 90 % 내지 약 100 % 텅스텐 및 약 0 % 내지 약 10 % 질소를 함유할 수 있다.
[0028] 단계(201)에서 설명된 바와 같은 실리콘 함유 가스 소크 프로세스는 필요에 따라 텅스텐 질화물(WN) 층(301), 얇은 텅스텐 풍부 층(303), 및 텅스텐 순수 층(305)의 제조 사이에서 수행될 수 있음에 유의한다. 대안적으로, 단계(201)에서 설명된 바와 같은 실리콘 함유 가스 소크 프로세스는 또한, 필요에 따라 텅스텐 질화물(WN) 층(301), 얇은 텅스텐 풍부 층(303), 및 텅스텐 순수 층(305)의 제조 동안 언제든 수행될 수 있다.
[0029] 저-비저항 WN/WN(Wrich) 또는 WN/WN(Wrich) 막 스택은 WF6 및 H2 프리커서들 (또는 불소를 함유하는 임의의 프리커서들)을 사용하는 후속하는 텅스텐 벌크 층을 증착 동안 불소 공격으로부터 하부에 놓인 영역을 보호하기 위해 배리어 막으로서 작용할 수 있다. 임의의 특정한 이론에 의해서 제한되길 원하는 것은 아니지만, WN 층의 표면에 형성된, 얇은 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층 또는 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층이 후속하는 벌크 W의 증착을 위한 성장 사이트로서 작용할 수 있는 것으로 여겨진다. 따라서, 벌크 W의 증착 이전에 고 저항성 핵형성 층을 증착할 필요가 없고(그렇지 않은 경우에 배리어 막으로서 TiN을 사용하는 종래의 게이트 전극에서 요구될 수 있음), 그에 따라 전체 수율이 개선된다. 고 비저항 핵형성 층(~ 150 μΩ-cm)을 스킵하는 것(skipping)은 또한, 막 스택 비저항을 감소시킬 것이고, 트렌치 내에 후속하는 낮은 저항성의 벌크 W 재료를 위한 더 많은 공간을 제공할 것이며, 이는 피쳐 사이즈가 40 nm 또는 30 nm보다 더 작은 경우에 특히 바람직하다. 더욱이, 본 발명에서는 종래의 TiN 라이너/배리어가 사용되지 않으므로, 불리하게 막의 비저항을 증가시킬, (TiCl4 프리커서를 사용하는 CVD-TiN 내의) Cl과 같은 할로겐화물 원소들이 후속하는 열 프로세싱 동안에 디바이스 내로 확산될 우려가 없다.
[0030] 통합된 층(110)이 MOCVD 프로세스에 의해 증착되는 실시예에서, 게이트 산화물 층(108)의 노출된 표면을 커버하는 등각의 WN/WN(Wrich) 또는 WN/WN(Wpure) 이중층을 형성하기 위해, 텅스텐 금속 유기 프리커서 및 환원제, 예를 들어 질소 함유 프리커서가 원격 플라즈마 소스 내로 및/또는 프로세싱 챔버로 도입될 수 있다. 프로세싱 챔버는 일정 압력으로(at a pressure) 유지되고, 기판은 기판상에 텅스텐 질화물 막을 증착하기에 적합한 온도로 유지된다. 특정 실시예들에서, 예를 들어 증착 동안 불소 공격 또는 오염으로부터 아래에 놓인 층을 보호하기 위해, 텅스텐 프리커서가 할로겐-비함유 금속 유기 화합물인 것이 유리하다. 일 예에서, WN, WN/WN(Wrich) 또는 WN/WN(Wpure) 막 스택을 형성하기 위해 사용되는 금속 유기 화합물은 텅스텐 카르보닐(W(CO)6), (tBuN=)2W(NMe2)2, (tBuN=)2W(NEtMe)2, (tBuN=)2W(HNMe)2, W(OEt)6, W(OnPr)6, W(Cp)2H2, W(EtCp)2H2, W(iPrCp)2H2, W(NEt2)2(NEt)2, 또는 이들의 유도체들을 포함할 수 있지만, 이에 제한되지는 않는다. WN/WN(Wrich) 또는 WN/WN(Wpure) 막 스택들에 있어서, 동일한 또는 2개의 상이한 텅스텐 프리커서들이 WN 그리고 WN(Wrich) 또는 WN(Wpure) 부분에 대해 각각 사용될 수 있다. 아르곤(Ar), 헬륨(He), 또는 수소(H2)와 같은 캐리어 가스가 원하는 유량으로 텅스텐 금속 유기 프리커서와 함께 사용될 수 있는 것으로 생각된다. 2개의 상이한 프리커서들이 사용되는 경우에, 프로세싱 챔버에는, 다른 챔버 또는 프로세싱 툴로 기판을 이송할 필요 없이, WN 그리고 WN(Wrich) 또는 WN(Wpure) 층 증착에 대해 각각 2개의 앰플(ampoule)들이 장착될 수 있다. 이 인-시튜 WN 및 W 프로세싱은 막 순도 및 프로세스 제어를 보장하여, 더 높은 생산성 및 우수한 입자 성능을 가능하게 한다. 여기서 언급되지는 않았지만, 특정 실시예들에서, 텅스텐 탄화물과 같은 다른 텅스텐-함유 화합물들이 또한 막 스택들에 대한 베이스로서 사용될 수 있다.
[0031] 적합한 질소-함유 프리커서들은 질소(N2), 아산화 질소(nitrous oxide)(N2O), 암모니아(NH3) 등을 포함할 수 있지만 이에 제한되지는 않는다. 증착 프로세스 동안에 가스 혼합물 내의 질소(N2)와 같은 질화(nitrating) 반응물질(reactant) 가스의 농도를 약 50 % 미만 또는 약 0 %로 낮춤으로써, 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층 또는 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층이 획득될 수 있다. 특정 실시예들에서, 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층을 형성하기 위해, WN 층은 층의 상부 표면에 적어도 70 원자 퍼센트 텅스텐을 가질 수 있다. 일 예에서, 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층을 형성하기 위해, WN 층은 층의 상부 표면에 약 90 원자 퍼센트 텅스텐을 가질 수 있다. 애플리케이션에 따라, 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층에 대한 W:WN (분자) 비는 약 2:1 내지 약 6:1, 예를 들어 약 8:1일 수 있다. 다른 예에서, 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층을 형성하기 위해, WN 층은 층의 상부 표면에 거의 90 내지 100 원자 퍼센트 텅스텐을 가질 수 있다. 애플리케이션에 따라, 텅스텐 순수 텅스텐 질화물 층에 대한 W:WN (분자) 비는 약 9:1 내지 약 12:1 또는 약 10:1 내지 약 100:1일 수 있다. 특정 예들에서, 텅스텐 순수 텅스텐 질화물 층에 대한 W:WN (분자) 비는 100:1을 초과할 수 있고, 예를 들어 200:1일 수 있다. 여기서 논의되지는 않지만, WN 막 특성 또는 비저항은 도핑에 의해, 또는 N/W 비, 압력, 온도, 또는 플라즈마 처리를 위해 인가된 전력을 변경함으로써 조정(tune)될 수 있다. 부가하여, 여기서 텅스텐 풍부 또는 텅스텐 순수 텅스텐 질화물이 논의되었지만, 애플리케이션에 따라 다른 원자 백분율들이 사용될 수 있는 것으로 생각된다. 예를 들어, 특정 예들에서, 이 얇은 텅스텐 질화물 부분은 약 5 원자 퍼센트 질소 내지 약 95 원자 퍼센트 질소를 가질 수 있고, 약 95 원자 퍼센트 텅스텐 내지 약 5 원자 퍼센트 텅스텐을 가질 수 있다.
[0032] 일반적으로, MOCVD 프로세스 동안의 증착 챔버는 760 Torr 미만, 바람직하게는 약 100 Torr 미만, 예를 들어 약 1 Torr 내지 약 10 Torr의 범위 내의 내부 압력을 갖는다. 기판은 약 250 ℃ 내지 약 600 ℃, 예를 들어 약 400 ℃ 내지 약 550 ℃의 범위 내의 온도를 가질 수 있다. 일 실시예에서, 챔버 압력이 약 5 Torr로 유지되는 상태에서, 약 2 초 내지 60 초 동안 텅스텐 프리커서가 프로세싱 챔버 내로 도입된다.
[0033] 단계(204)에서, 프로세싱 챔버로부터의 잔여의 반응 가스들뿐만 아니라 임의의 반응 부산물들을 제거하기 위해, 선택적인 인-시튜 정화 프로세스가 수행될 수 있다. 전형적으로, 정화 가스는 특히 아르곤(Ar), 질소(N2), 헬륨(He), 네온(Ne), 및 크세논(Xe)의 그룹으로부터 선택된 하나 또는 둘 이상의 가스들일 수 있다. 프로세싱 챔버는 약 1 초 내지 약 10 초 동안, 약 5 sccm 내지 약 10,000 sccm의 유량으로 프로세싱 챔버에 정화 가스를 제공함으로써 정화될 수 있다.
[0034] 특정 디바이스 요건들에 따라, 단계(206)에서 도시된 바와 같이, 통합된 층(110)에 대한 원하는 두께가 달성될 때까지, 단계(202) 또는 단계(202 내지 204)들이 반복될 수 있다. 일 예에서, MOCVD 프로세스에 의해 증착된 WN 막은 2 내지 3 Å/사이클(cycle)의 성장률을 갖는다. 특정 애플리케이션들에 따라 통합된 층(110)을 증착하기 위해 상술된 프로세싱 파라미터들을 변화시키는 것에 부가하여, 당업자는 이용되는 프리커서 또는 챔버 및/또는 체적의 타입에 따라, 유량, 압력, 온도, 및 플라즈마 처리를 위한 전력 등과 같은 다른 파라미터들이 조절될 수 있다는 것을 인식할 것이다.
[0035] 단계(208)에서, 증착된 막 스택들은 증착된 층의 밀도를 높이고(densify), 유기 오염물들의 농도를 감소시키기 위해, 인-시튜 또는 원격 플라즈마로부터의 N2, NH3, NF3 등과 같은 질소 종들을 사용하여, 플라즈마 질화(nitridation) 처리될 수 있다. 원하는 경우에, 원하는 범위의 전력에서 플라즈마를 지속시키기 위해 Ar이 부가될 수 있다. 플라즈마 질화 처리 후의 WN/WN(Wrich) 또는 WN/WN(Wpure) 막 스택이 공극이 없는(void free)(>90 % 스텝 커버리지(step coverage)) 고 종횡비 피쳐들을 달성할 수 있고, 이로 인해, 게이트 산화물 층(108)의 노출된 표면을 등각으로 커버하는 것이 관찰되었다. 디바이스 피쳐의 막 특성에 대한 손상을 최소화하기 위해, 기판 위치에서의 전기장들을 최소화하는 방법에 의해 플라즈마를 형성하는 것이 바람직하며, 즉 기판을 홀딩하는 프로세싱 챔버와 별개의 챔버에서 플라즈마가 형성되거나, 그렇지 않으면, 플라즈마 바디가 기판으로부터 상당히 떨어져 있도록 공통 챔버의 별개의 구역에서 플라즈마가 형성된다. 다양한 실시예들에서, 원하는 주파수에서의 약 25 와트 내지 약 10,000 와트의 입력 플라즈마 전력, 약 1 Torr 내지 약 100 Torr의 프로세스 압력, 및 약 2 초 내지 약 90 초의 지속기간에서, 프로세싱 챔버에 연결된 유도성 또는 용량성 커플링된 원격 플라즈마 소스를 사용하여, 반응성 질소 종들이 생성될 수 있다.
[0036] 단계(210)에서, 프로세싱 챔버로부터의 잔여의 반응물질 가스들뿐만 아니라 임의의 반응 부산물들을 제거하기 위해, 선택적인 인-시튜 정화 프로세스가 다시 수행될 수 있다. 이전에 논의된 바와 같이, 정화 가스는 특히 아르곤(Ar), 질소(N2), 헬륨(He), 네온(Ne), 및 크세논(Xe)의 그룹으로부터 선택된 하나 또는 둘 이상의 가스들일 수 있다. 프로세싱 챔버는 약 1 초 내지 약 10 초 동안 약 5 sccm 내지 약 10,000 sccm의 유량으로 프로세싱 챔버에 정화 가스를 제공함으로써 정화될 수 있다.
[0037] 도 1b 및 도 1c에서 도시된 실시예들에서, 텅스텐 질화물(WN) 층(301)은 약 0.25 μm 미만의 애퍼쳐 폭 및 약 5:1보다 더 큰 종횡비를 갖는 피쳐를 위해, 약 5 Å 내지 약 100 Å의 두께로 형성될 수 있다. 일 예에서, 텅스텐 질화물(WN) 층(301)은 약 20 Å 내지 약 60 Å의 두께로 증착된다. 특정 실시예들에서, 텅스텐 풍부 텅스텐 질화물 층 WN(Wrich)(303) 또는 텅스텐 순수 텅스텐 질화물 층 WN(Wpure)(305)은 약 5 Å 내지 약 100 Å의 두께로 형성될 수 있다.
[0038] 단계(212)에서, 게이트 산화물층(108)의 노출된 표면들 위에 원하는 두께의 통합된 층(110)이 증착된 후에, 도 3c에 도시된 것처럼, 트렌치(104)는 원하는 깊이로 에치 백(etch back)되고, 벌크 금속 또는 게이트 물질로서 적합한 다른 도전성 물질로 채워진다. 다음, 도 3d에 도시된 것처럼, 평탄화 프로세스가 기판 표면상에서 수행되어, DRAM 디바이스의 매립형 워드 라인 피쳐(100)를 형성한다. 도전성 물질은 티타늄, 텅스텐, 구리, 코발트, 루테늄, 니켈, 백금, 알루미늄, 은, 폴리실리콘, 도핑된 폴리실리콘, 이들의 유도체들, 이들의 합금들, 및 이들의 조합들을 포함할 수 있지만, 이에 제한되지는 않는다. 일 예에서, 게이트 물질은 CVD, PVD, ALD, ECP(전기화학적 도금), 또는 무전해 증착 프로세스에 의해 형성된 벌크 텅스텐(W)층(112)이다. 벌크 도전성층으로서 텅스텐이 사용되는 일 양상에서, 벌크 W 층(112)은 육불화 텅스텐(WF6)과 같은 텅스텐-함유 프리커서를 수소(H2) 및 선택적으로 아르곤 또는 N2와 반응시킴으로써 기판상에 증착될 수 있다. 벌크 W 증착의 프로세싱 시간은 벌크 W 층의 원하는 두께에 따라 좌우된다. 일 예에서, 벌크 W 증착은 1000Å 미만의 막 증착을 위해 챔버 당 1분 미만의 매우 짧은 프로세스 시간을 요구할 뿐이다. 일 실시예에서, 벌크 W 층(112)은 약 60Å 내지 약 1,000Å의 두께로 증착된다. 일 예에서, 벌크 W 층(112)은 약 90Å 두께로 증착된다. 증착 동안 챔버 압력은 약 5 Torr 내지 760 Torr로 유지될 수 있는 한편, 페데스탈 온도는 약 40℃ 내지 약 550℃로 설정된다.
[0039] 텅스텐은 비교적 낮은 저항(resistance) 금속이기 때문에, 결과로 생성된 막 스택들은 30Å WN 막 상에 형성되는 비-핵형성(nucleation free) CVD W(벌크 W)로 100Å에서 약 95μΩ-cm의 감소된 비저항(resistivity)을 제공할 수 있다. 본 명세서에 개시된 실시예들에 따라 형성된 막 스택은 Wrich WN에 대해 약 700μΩ-cm 미만 그리고 WN에 대해 약 2,000μΩ-cm 미만인 비저항을 제공할 수 있었고 종래 기술의 상호접속부들(interconnects) 보다 나은 전기적 특성들을 가지며, 이는 집적 회로들의 제조에 이용하기 위한 메모리 및 논리 구조물들을 만드는데 특히 유용하다.
[0040] 단계(214)에서, 결과로 생성된 막 스택을 갖는 기판은 막 비저항을 추가로 감소시키기 위해 단계(212) 이후 어닐링 챔버에서 열 어닐링 프로세스에 선택적으로 노출될 수 있다. 부가적으로 또는 대안적으로, 이러한 어닐링 단계는 원하는 두께의 통합된 층(110)이 트렌치(104)의 표면들 위에 증착(즉, 단계(202))된 이후 수행될 수 있다. 기판은 약 400℃ 내지 약 1,000℃ 범위 내의 온도로 가열될 수 있다. 일 예에서, 기판은 열 어닐링 프로세스 동안 약 600℃ 내지 약 1,000℃의 온도로 가열된다. 열 어닐링 프로세스는 약 10초 내지 약 120분, 예를 들면 약 1분 내지 약 60분 범위 내의 시간 기간 동안 발생할 수 있다. 일 예에서, 기판은 열 어닐링 프로세스 중에 약 1분 동안 약 900℃에서 가열될 수 있다.
[0041] 대안적 실시예에서, 기판은 급속 열 프로세싱(RTP) 챔버로 이송되어 단계(202) 또는 단계(212) 이후 RTP 어닐링 프로세스에 노출될 수 있다. RTP 프로세스 동안 캘리포니아, 산타클라라에 위치된 어플라이드 머터리얼스사로부터 입수가능한 CENTURA®RADIANCE® RTP 챔버가 사용될 수 있다. 기판이 주변 환경에 노출되지 않고 어닐링될 수 있도록, 어닐링 챔버는 증착 챔버들과 동일한 클러스터 툴 상에 있을 수 있다. 기판은 RTP 어닐링 프로세스 동안 약 600℃ 내지 약 1,000℃, 예를 들면 약 700℃ 내지 약 900℃ 범위 내의 온도로 가열될 수 있다. 기판은 약 15초 내지 약 10분, 예를 들면 약 30초 내지 약 5분, 또는 약 1분 내지 약 4분 범위 내의 시간 기간 동안 RTP 프로세스에 노출될 수 있다.
[0042] 후속 열 어닐링(post thermal annealing) 프로세스로, 통합된 층(110)(예를 들면, WN, WN/WN(Wrich), 또는 WN/WN(Wpure))의 막 스택 비저항은 약 700 내지 2,000 μΩ-cm로부터 약 90μΩ-cm로 추가로 강하(drop)되는 것이 발견되었다. 또한, 후속 열 어닐링 프로세스는, 비-핵형성 벌크 W 층의 결과로, 막 스택 비저항을 95 μΩ-cm로부터 약 50 μΩ-cm로 추가로 감소시키거나, 또는 약 34 μΩ-cm 만큼 낮게 감소시킬 수 있다는 것이 발견되었다. 이론에 의해 제한되는 것을 원치 않지만, C, N, 또는 F는, SiO2 기판으로의 확산 대신에, 후속 열 어닐링 프로세스 동안 표면으로부터 추진되어, 감소된 막 스택 비저항을 야기하는 것으로 여겨진다. WN/SiO2 인터페이스에서 불소 함량을 최소화시키는 것이 특히 유용한데, 이는 WN 막으로부터의 불소가 하부에 놓인(underlying) 층들로 확산될 수 있고 이러한 층들의 저항을 불리하게 증가시킬 수 있기 때문이다.
[0043] 본 발명의 실시예들에 따라, 벌크 W 층(112)은, 라이너/배리어 막으로서 TiN을 사용하는 통상의 게이트 전극에서 요구될 것처럼, 성장 사이트(site)로서 핵형성 층을 증착하지 않고 저-비저항의 MOCVD WN, WN/WN(Wrich), 또는 WN/WN(Wpure) 막 스택들을 포함하는 통합된 층(110) 상에서 성장할 수 있고, 이로써 DRAM 디바이스의 매립형 워드 라인들 내에 충진될 후속하는 저-비저항 도전성 게이트 물질(예를 들면, 벌크 W)을 위한 더 많은 공간을 제공하는 것으로 관찰되었다. 고 비저항 핵형성 층을 스킵하는 것은 막 비저항을 상당히 감소시킬 뿐만 아니라, 수율도 개선시킨다. 더욱이, 종래의 TiN 라이너/배리어가 사용되지 않기 때문에, 불리하게 막의 비저항을 증가시킬 (TiCl4 프리커서를 이용하는 CVD-TiN 내의) Cl과 같은 할로겐화물 원소들이 후속하는 열 프로세싱 동안에 디바이스 내로 확산될 우려가 없다.
[0044] 전술한 것은 DRAM 디바이스를 위한 매립형 워드 라인 애플리케이션에 관한 것이지만, 본 발명의 실시예들에 따른 통합된 막 스택들은 또한 40nm 미만의 피쳐 크기를 갖는 콘택 배리어 또는 금속 전극들을 요구하는 다른 논리 디바이스 애플리케이션들에 또한 적용할 수 있다. 예를 들어, MOCVD WN, WN/WN(Wrich), 또는 WN/WN(Wpure) 막 스택을 포함하는 저-비저항의 통합된 배리어/라이너 층은 후속하는 게이트 금속화(metallization) 프로세스 동안 하부에 놓인 영역을 불소 침투로부터 보호하기 위해, 트랜지스터들, 매립형 비트 라인들, 또는 콘택 비아들에 대한 강력한 배리어(strong barrier)로서 작용할 수 있다. 본 발명의 통합된 WN 막 스택들은 불소가 없는 금속 유기 프리커서를 이용하여 증착되기 때문에 다양한 프로세스들에 유리하다. WN 층의 표면에 형성되는 얇은 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층 또는 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층이 후속하는 게이트 금속화를 위한 성장 사이트로서 작용할 수 있기 때문에, 통합된 WN 막 스택들은 또한 W 게이트 금속화의 증착 이전에 핵형성 층을 증착할 필요성을 유리하게 제거하여, 낮은 누설 전류 문제로 저 비저항 막들에 대한 진보된 게이트 구조물 요구조건들을 만족시킨다. 도 4a 및 도 4b에 도시된 것처럼, 본 발명의 MOCVD WN 막 스택들이 더 낮은 저항 및 더 평활한 W 표면을 제공하기 위한 CVD 벌크 W 층 또는 텅스텐 와이어링 프로세스에 대한 신규한 표면 변형 기술일 수 있다는 것을 관찰한 것이 더욱 더 놀라운 일이다. 막 비저항은 평활한 표면 모폴러지(morphology)를 갖는 비-핵형성 얇은 CVD W로 약 34 μΩ-cm만큼 낮게 강하하는 것이 발견되었으며, 이는 이전에 논의된 것처럼, 어닐링 프로세스 이후에 추가로 감소될 것으로 여겨진다. MOCVD WN이 도 4a 및 도 4b에 예시되지만, 텅스텐 풍부 텅스텐 질화물 WN(Wrich) 층 또는 텅스텐 순수 텅스텐 질화물 WN(Wpure) 층이 앞서 논의된 것처럼 MOCVD WN 상에 형성될 수 있는 것으로 생각된다.
[0045] 개시된 예시적 실시예는 텅스텐 함유 금속 통합된 층을 이용하는 것에 관한 것이지만, 단계(201)에서 개시된 것처럼 실리콘 함유 가스 소크 프로세스는 Ti, TiN, Ta, TaN, TaSiN, TiSiN 등을 포함하는 상이한 금속 배리어 층들을 이용하는 임의의 금속화 프로세스 이전에 수행될 수 있다는 것이 주목된다.
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예시적 하드웨어
[0046] 도 5는 앞서 개시된 것처럼 본 발명의 실시예들을 실행하기 위해 구성될 수 있는 예시적인 통합된 반도체 기판 프로세싱 시스템(500)의 개략적 평면도를 도시한다. 통합형 시스템(500)의 예들은 캘리포니아 산타클라라의 어플라이드 머터리얼스사로부터 입수가능한 CENTURA® 통합형 툴의 변형을 도시한다. 본 명세서에 개시된 방법들은, 필수적 프로세스 챔버들이 커플링되는 다른 툴들, 예컨대 캘리포니아 산타클라라의 어플라이드 머터리얼스사로부터 입수가능한 PRODUCER® 및 ENDURA®통합형 툴들, 또는 다른 제조사들로부터 이용가능한 툴들에서 실행될 수 있는 것으로 생각된다.
[0047] 일반적으로 프로세싱 시스템(500)은 진공-기밀(vacuum-tight) 프로세싱 플랫폼(501), 팩토리 인터페이스(504), 및 시스템 제어기(502)를 포함한다. 플랫폼(501)은 진공 기판 이송 챔버(503)에 커플링되는 복수의 프로세싱 챔버(514A-D)들 및 로드락 챔버(506A-B)들을 포함한다. 팩토리 인터페이스(504)는 로드락 챔버(506A-B)들에 의해 이송 챔버(503)에 커플링된다. 도 5에는 4개의 프로세스 챔버들이 도시되어 있지만, 이 시스템은 임의의 적절한 수의 프로세스 챔버들을 가질 수 있는 것으로 생각된다.
[0048] 특정 실시예들에서, 팩토리 인터페이스(504)는 기판들의 이송을 용이하게 하기 위해 적어도 하나의 도킹 스테이션(507) 및 적어도 하나의 팩토리 인터페이스 로봇(538)을 포함한다. 도킹 스테이션(507)은 하나 또는 둘 이상의 FOUP(front opening unified pod)를 수용하도록 구성된다. 도 5의 실시예에는 4개의 FOUP들 (505A-D)이 도시된다. 팩토리 인터페이스 로봇(538)은 팩토리 인터페이스(504)로부터 로드락 챔버(506A-B)들을 통해 프로세싱을 위한 프로세싱 플랫폼(501)으로 기판을 이송하도록 구성된다.
[0049] 로드락 챔버(506A-B)들 각각은 팩토리 인터페이스(504)에 커플링된 제 1 포트 및 이송 챔버(503)에 커플링된 제 2 포트를 갖는다. 로드락 챔버(506A-B)들은 이송 챔버(503)의 진공 환경과 팩토리 인터페이스(504)의 실질적으로 주변(예를 들면, 대기) 환경 사이에서의 기판의 통과를 용이하게 하기 위해 챔버(506A-B)들을 펌핑 다운하고 배기(vent)하는 압력 제어 시스템(미도시)에 커플링된다.
[0050] 이송 챔버(503)는 그 내부에 배치되는 진공 로봇(513)을 갖는다. 진공 로봇(513)은 로드락 챔버(506A-B)와 프로세싱 챔버(514A-D)들 사이에서 기판(521)들을 이송할 수 있다. 특정 실시예들에서, 이송 챔버(503)는 시스템(500) 내에서 기판(521)을 이송하는 동안 기판(521)을 냉각하는 것을 용이하게 하기 위해 이송 챔버 내부에 설치되는 냉각(cool down) 스테이션을 포함할 수 있다.
[0051] 특정 실시예들에서, 이송 챔버(503)에 커플링된 프로세싱 챔버(514A-D)들은 화학적 기상 증착(CVD) 챔버(514A-B)들, 플라즈마 챔버(514C)(예를 들면, DPN(Decoupled Plasma Nitridation) 챔버), 및 급속 열 프로세스(RTP) 챔버(514D)를 포함할 수 있다. CVD 챔버(514A-B)들은 열 화학적 기상 증착(thermal-CVD) 프로세스, 저압 화학적 기상 증착(LPCVD), 금속-유기 화학적 기상 증착(MOCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 감압(sub-atmosphere) 화학적 기상 증착(SACVD) 등과 같은 상이한 타입들의 CVD 챔버들을 포함할 수 있다. 대안적으로, 적어도 하나의 원자층 증착(ALD), CVD, 물리적 기상 증착(PVD), DPN, 또는 RTP 챔버를 포함하는 상이한 프로세싱 챔버들이 프로세스 요구조건들에 따라 시스템(500) 내에 상호교환적으로 통합될 수 있다. 적절한 ALD, CVD, PVD, DPN, RTP, 및 MOCVD 프로세싱 챔버들은 다른 제조사들 중에서도 어플라이드 머터리얼스사로부터 입수가능하다.
[0052] 특정 실시예들에서, 선택적 서비스 챔버(516A-B로 도시됨)가 이송 챔버(503)에 커플링될 수 있다. 서비스 챔버(516A-B)들은 탈가스, 배향, 예비-세정 프로세스, 냉각 등과 같은 다른 기판 프로세스들을 수행하도록 구성될 수 있다.
[0053] 시스템 제어기(502)는 시스템(500)에 커플링된다. 시스템 제어기(502)는, 시스템(500)의 프로세스 챔버(514A-D)들의 직접적 제어를 이용하여, 또는 대안적으로 프로세스 챔버(514A-D)들 및 시스템(500)과 연관된 컴퓨터들(또는 제어기들)을 제어함으로써 시스템(500)의 작동을 제어한다. 시스템 제어기(502)는 CPU(530), 메모리 저장 장치(536), 및 지원 회로(532)를 포함할 수 있다. 작동시, 시스템 제어기(502)는 각각의 챔버들 및 시스템(500)으로부터의 데이터 수집 및 피드백이 시스템(500)의 성능을 강화시키는 것을 가능케 한다.
[0054] 상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 및 추가 실시예들이 본 발명의 기본 범주를 이탈하지 않고 안출될 수 있으며, 본 발명의 범주는 하기의 청구항들에 의해 결정된다.

Claims (18)

  1. 기판상에 막 스택을 형성하는 방법으로서,
    상기 기판 위에 실리콘 함유층을 형성하기 위해 실리콘 함유 가스 소크 프로세스(silicon containing gas soak process)를 수행하는 단계;
    상기 실리콘 함유층상에 텅스텐 질화물층을 증착하는 단계;
    상기 텅스텐 질화물층과 상기 실리콘 함유층 사이의 인터페이스에 텅스텐 실리사이드층을 형성하기 위해 상기 실리콘 함유층을 상기 텅스텐 질화물층과 반응시키는 단계;
    원격 플라즈마로부터의 활성 질소 종들을 이용하여 상기 텅스텐 질화물층을 질화 처리시키는 단계; 및
    상기 텅스텐 질화물층 바로 위에 벌크 텅스텐(W) 층을 증착하는 단계
    를 포함하는,
    기판상에 막 스택을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 함유 가스 소크 프로세스는 상기 기판을 SiH4, Si2H6 또는 이들의 유도체들 중 적어도 하나를 포함하는 실리콘 함유 가스에 노출시키는 단계를 포함하는,
    기판상에 막 스택을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 함유 가스 소크 프로세스는 섭씨 200도 내지 섭씨 800도의 온도, 및 0.05 Torr 내지 500 Torr의 압력에서 수행되는,
    기판상에 막 스택을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 함유 가스의 유량은 체적으로(by volume) 1 sccm 내지 10 slm으로 제어되는,
    기판상에 막 스택을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 기판상에 상기 텅스텐 질화물층의 증착 이후 그리고 상기 벌크 텅스텐(W) 층의 증착 이전에 상기 기판을 어닐링하는 단계를 더 포함하는,
    기판상에 막 스택을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 벌크 텅스텐(W) 층의 증착 이후에 상기 기판을 어닐링하는 단계를 더 포함하는,
    기판상에 막 스택을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 텅스텐 질화물층은 할로겐-비함유(halogen-free) 프리커서 및 질소 함유 환원제를 포함하는 가스 혼합물에 상기 기판을 노출시킴으로써 증착되는,
    기판상에 막 스택을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 할로겐-비함유 프리커서는, 텅스텐 카보닐 (W(CO)6), (tBuN=)2W(NMe2)2, (tBuN=)2W(NEtMe)2, (tBuN=)2W(HNMe)2, W(OEt)6, W(OnPr)6, W(Cp)2H2, W(EtCp)2H2, W(iPrCp)2H2, W(NEt2)2(NEt)2, 및 이들의 유도체들로 이루어진 그룹으로부터 선택된 하나의 텅스텐 금속 유기 화합물을 포함하는,
    기판상에 막 스택을 형성하는 방법.
  9. 제 7 항에 있어서,
    상기 질소 함유 환원제는 질소(N2), 아산화질소(N2O), 또는 암모니아(NH3) 중 적어도 하나를 포함하는,
    기판상에 막 스택을 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 텅스텐 질화물층은,
    제 1 텅스텐 질화물층; 및
    제 2 얇은 텅스텐 풍부(rich) 텅스텐 질화물층
    을 더 포함하는,
    기판상에 막 스택을 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 제 2 얇은 텅스텐 풍부 텅스텐 질화물층은 50% 내지 90% 텅스텐 및 10% 내지 50% 질소를 함유하는,
    기판상에 막 스택을 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 텅스텐 질화물층은,
    제 1 텅스텐 질화물층; 및
    제 2 얇은 텅스텐 순수(pure) 텅스텐 질화물층
    을 더 포함하는,
    기판상에 막 스택을 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 제 2 얇은 텅스텐 순수 텅스텐 질화물층은 90% 내지 100% 텅스텐 및 0% 내지 10% 질소를 함유하는,
    기판상에 막 스택을 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 벌크 텅스텐(W) 층은 텅스텐을 포함하는,
    기판상에 막 스택을 형성하는 방법.
  15. 다이나믹 랜덤 액세스 메모리(DRAM)에 사용되는 매립형 워드 라인(bWL) 피쳐를 제조하는 방법으로서,
    기판 내에 트렌치 구조물을 형성하는 단계 ―상기 트렌치 구조물은 측벽들 및 바닥부를 가짐―;
    상기 기판상에 실리콘 함유층을 형성하기 위해 실리콘 함유 가스에 상기 기판을 소킹(soaking)하는 단계;
    상기 실리콘 함유층 상에 제 1 텅스텐 질화물층을 증착하기 위해, 질소를 포함하는 제 1 프로세싱 가스 및 텅스텐을 포함하는 제 2 프로세싱 가스에 상기 기판을 노출하는 단계 ―상기 실리콘 함유층과 상기 제 1 텅스텐 질화물층 사이의 인터페이스에 텅스텐 실리사이드층이 형성됨―;
    원격 플라즈마로부터의 활성 질소 종들을 이용하여 상기 제 1 텅스텐 질화물층을 질화 처리시키는 단계;
    질소를 포함하는 제 3 프로세싱 가스 및 텅스텐을 포함하는 제 4 프로세싱 가스를 이용하여 상기 제 1 텅스텐 질화물층의 표면상에 제 2 텅스텐 질화물층을 증착하는 단계; 및
    상기 제 2 텅스텐 질화물층의 표면 바로 위에 벌크 텅스텐(W) 층을 증착하는 단계
    를 포함하는,
    다이나믹 랜덤 액세스 메모리(DRAM)에 사용되는 매립형 워드 라인(bWL) 피쳐를 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 제 2 텅스텐 질화물층의 증착 이후 그리고 상기 벌크 텅스텐(W) 층의 증착 이전에 상기 기판을 어닐링하는 단계를 더 포함하는,
    다이나믹 랜덤 액세스 메모리(DRAM)에 사용되는 매립형 워드 라인(bWL) 피쳐를 제조하는 방법.
  17. 제 15 항에 있어서,
    상기 제 2 및 제 4 프로세싱 가스들은, 텅스텐 카보닐 (W(CO)6), (tBuN=)2W(NMe2)2, (tBuN=)2W(NEtMe)2, (tBuN=)2W(HNMe)2, W(OEt)6, W(OnPr)6, W(Cp)2H2, W(EtCp)2H2, W(iPrCp)2H2, W(NEt2)2(NEt)2, 및 이들의 유도체들로 이루어진 그룹으로부터 선택된 하나의 텅스텐 금속 유기 화합물을 포함하는,
    다이나믹 랜덤 액세스 메모리(DRAM)에 사용되는 매립형 워드 라인(bWL) 피쳐를 제조하는 방법.
  18. 삭제
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