JP2004363402A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】比較的低温で、低抵抗かつ接触の良好なコンタクトプラグを形成し、信頼性の高い半導体装置を得る。
【解決手段】半導体装置の製造方法において、下地基板に、絶縁層を形成し、この絶縁層を貫通するコンタクトホールを形成する。このコンタクトホールの少なくとも内壁と、底部とに、Ｔｉ層を形成する。次に、Ｔｉ層を、Ｎラジカルを用いて窒化させて、Ｔｉ層上に、ＴｉＮ層を形成する。その後、ＴｉＮ層の形成されたコンタクトホール内部を埋め込む導電層を形成する。
【選択図】 図２
【解決手段】半導体装置の製造方法において、下地基板に、絶縁層を形成し、この絶縁層を貫通するコンタクトホールを形成する。このコンタクトホールの少なくとも内壁と、底部とに、Ｔｉ層を形成する。次に、Ｔｉ層を、Ｎラジカルを用いて窒化させて、Ｔｉ層上に、ＴｉＮ層を形成する。その後、ＴｉＮ層の形成されたコンタクトホール内部を埋め込む導電層を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関する。更に具体的には、基板と配線との間、あるいは、配線と配線との間を接続するコンタクトプラグを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体基板と、絶縁層を介して基板上方に形成された金属配線とを接続するコンタクトプラグは、絶縁層を貫通するコンタクトホール内部に、導電部材を埋め込むことにより形成される。
【０００３】
ここで、コンタクトホールを導電部材で埋め込んだコンタクトプラグの構造の１つに、コンタクトホール内壁にＴｉ層を形成し、そのＴｉ層上にＴｉＮ層を形成し、更に、ＴｉＮ層上にコンタクトホールを埋め込むようにしてＷ層を形成した構造がある。この構造は、接触抵抗の軽減や、Ｗ層の基板への密着性確保の点で有効な構造である。
【０００４】
また、コンタクトホールの底部に接するソース・ドレイン領域と、ゲート配線層とには、コバルトシリサイドや、チタンシリサイドを形成し、サリサイド構造のトランジスタとしたものが用いられる場合がある。このサリサイド構造は、ゲート電極の低抵抗化を図る上で、有効な構造である。また、近年、更なる低抵抗化が可能なＮｉＳｉを用いるサリサイド構造の研究が進められている。
【０００５】
ＮｉＳｉ層を用いたサリサイド構造の形成においては、まず、Ｓｉ基板上及びゲート配線のＳｉ層上に、スパッタ法等でＮｉ層を形成し、４５０℃以上の加熱処理を行う。これにより、Ｓｉ基板、あるいは、ゲート配線上のＳｉ層中のＳｉと、その上部に形成されたＮｉとが、４５０℃の加熱下で反応し、低抵抗であるＮｉＳｉ（モノシリサイド）となる。その後、未反応のＮｉを除去することにより、必要部分に、ＮｉＳｉ層が形成される。しかし、ここで、５５０℃以上の熱が加えられた場合、ＮｉＳｉ（モノシリサイド）は、ＮｉＳｉ２（ダイシリサイド）へと変化する場合がある。しかし、ＮｉＳｉ２（ダイシリサイド）は、ＮｉＳｉ（モノシリサイド）に比して高抵抗であり、ＮｉＳｉ２（ダイシリサイド）では、ゲート電極の低抵抗化等の、サリサイド構造の効果を得ることができない。従って、ＮｉＳｉ層形成後の熱処理は、５５０℃以下で行う必要がある。
【０００６】
一方、コンタクトプラグ形成のため、コンタクトホール下層に形成する、Ｔｉ／ＴｉＮ層は、一般に、ＴｉＣｌ４の、Ｈ２やＮＨ３による還元を利用して、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。この場合の成膜温度は６００℃程度である。
【０００７】
【発明が解決しようとする課題】
しかし、上述したように、ＮｉＳｉ層が形成されている場合、熱処理は、５５０℃以下で行う必要がある。このため、ＮｉＳｉ層が形成されている場合には、熱処理温度が５５０℃以下の状態にして、Ｔｉ／ＴｉＮ層のＣＶＤ法による成膜を行うことが考えられる。しかし、熱処理温度を５５０℃以下に下げてＴｉ／ＴｉＮ層を形成する場合、Ｔｉ／ＴｉＮ層へのＣｌや、Ｈ等の残留量が高まってしまう。Ｔｉ／ＴｉＮ層中のＣｌやＨの残量が多い場合、Ｔｉ／ＴｉＮ層中に、Ｔｉ塩化物や、Ｔｉ水酸化物が多く取り込まれることとなり、その結果、Ｔｉ／ＴｉＮ層の抵抗が高くなってしまう。
【０００８】
また、Ｔｉ／ＴｉＮ層中に、ＣｌやＨの残量が多い状態で、成膜後に大気中にさらした場合、塩素が大気中に放出される。このため、Ｔｉ／ＴｉＮ層は、脆弱な構造となり、Ｔｉ層／ＴｉＮ層自体にマイクロクラックが生じ、ひいては、半導体基板への密着性が低下し、Ｔｉ／ＴｉＮ層が剥離してしまう場合がある。
【０００９】
また、各層の具体的な状態を見ると、Ｔｉ層は、５００℃の成膜を行った場合には、マイクロクラックは認められない。しかし、ＴｉＮ層においては、５５０℃以下の成膜温度で形成する場合には、マイクロクラックの発生が顕著である。従って、ＣＶＤ法により、Ｔｉ／ＴｉＮ層を形成する場合には、成膜温度の低温化は困難である。
【００１０】
また、比較的低温での成膜が可能なスパッタ法によりＴｉ／ＴｉＮ層を形成することも考えられる。しかし、スパッタ法を用いる場合、形成される膜の段差被覆性が低く、従って、形成された膜は、コンタクトホール開口部が厚くなり、ホール底部や、側壁への成膜量が少ないものとなる。即ち、スパッタ法を用いると、Ｔｉ／ＴｉＮ層は、所謂ボトルネック形状に形成されてしまい、続いて行われるＷ層の成膜において、コンタクトホール内への充填が不十分となる場合がある。このため、コンタクトプラグ内に、ボイドが生じ、コンタクト抵抗が高抵抗化してしまう。
【００１１】
従って、スパッタ法は、比較的低温で成膜ができるものの、例えば、コンタクトホール開口径が１３０ｎｍ、コンタクトホールの深さが１６００ｎｍといった、アスペクト比が１０を越えるような、ＨＡＣ（ハイアスペクトコンタクト）に導電部材を充填する場合には用いることができない。
【００１２】
以上説明したように、コンタクトホールに導電部材を埋め込んでプラグを形成する際、ＣＶＤ法を用いる場合には、高温での処理が必要となる。しかし、基板上にシリサイド膜であるＮｉＳｉが形成されている場合には、ＮｉＳｉ（モノシリサイド）が高抵抗の、ＮｉＳｉ２（ダイシリサイド）に変質してしまうことが考えられるため、高温での処理ができない。一方、比較的低温での成膜が可能であるスパッタ法では、ＨＡＣの充填が不十分となってしまう。
【００１３】
従って、この発明は、以上の問題を解決し、コンタクトプラグを形成する際、コンタクトホールがＨＡＣである場合にも、低温での形成を可能にした改良した半導体装置の製造方法を提案するものである。
【００１４】
【課題を解決するための手段】
従って、この発明による半導体装置の製造方法は、下地基板に、絶縁層を形成する絶縁層形成工程と、
前記絶縁層を貫通するコンタクトホールを形成するコンタクトホール形成工程と、
前記少なくとも前記コンタクトホール内壁と、前記コンタクトホール底部とに、Ｔｉ層を形成するＴｉ層形成工程と、
前記Ｔｉ層を、Ｎラジカルを用いて窒化させて、ＴｉＮ層を形成するＴｉＮ層形成工程と、
前記ＴｉＮ層の形成された前記コンタクトホール内部を埋め込む導電層を形成する導電層形成工程と、
を、備えるものである。
【００１５】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１６】
実施の形態．
図１は、この発明の実施の形態における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００において、Ｓｉ基板２には、拡散層４が形成されている。拡散層４上には、ＮｉＳｉ層６が形成されている。
【００１７】
Ｓｉ基板２表面及びＮｉＳｉ層６上を覆うようにして絶縁層８が形成されている。絶縁層８には、その表面から、ＮｉＳｉ層６表面にまで達するコンタクトプラグ１０が形成されている。コンタクトプラグ１０の表面と、絶縁膜８の表面とは同じ高さになっている。
【００１８】
コンタクトプラグ１０は、コンタクトホール１２に、Ｔｉ層１４／ＴｉＮ層１６／Ｗ層１８を埋め込むことにより形成されている。具体的に、コンタクトホール１２は、絶縁層８の表面から、ＮｉＳｉ層６まで、絶縁層８を貫通し、底部において、ＮｉＳｉ層６を露出させる開口である。また、Ｔｉ層１４は、コンタクトホール１２の内壁に接して形成されている。ＴｉＮ層１６は、Ｔｉ層１４の内側に、Ｔｉ層１４に接して形成されている。更に、Ｗ層は、ＴｉＮ層１６の内側に、ＴｉＮ層１６に接し、かつ、コンタクトホール１２内部を埋め込んで形成されている。
【００１９】
また、コンタクトプラグ１０の上部、かつ、絶縁層８の上部には、配線層２０が形成され、配線層２０を埋め込むようにして、絶縁層８上部には、絶縁層２２が形成されている。
【００２０】
以上のように構成された半導体装置１００において、ＮｉＳｉ層６を、Ｓｉ基板２の拡散層４上に形成することにより、低抵抗化が図られている。また、下方に形成されたＮｉＳｉ層６と、絶縁層８を介して上方に形成された配線層２０とは、コンタクトプラグ１０により接続されている。
【００２１】
また、コンタクトプラグ１０は、上述のように、コンタクトホール１２に、Ｔｉ層１４、ＴｉＮ層１６、Ｗ層１８を埋め込んで形成されている。ここで、Ｔｉ層１４を形成することにより、Ｓｉ基板２と反応させて、ＴｉＳｉｘを形成することで、コンタクトプラグ１０の接触抵抗の軽減が図られている。また、ＴｉＮ層１６により、Ｗ層１８を形成する際の、Ｔｉ層１４への腐蝕ガスのアタックから、Ｔｉ層１４が保護され、また、Ｗ層１８の密着性が確保されている。
【００２２】
また、コンタクトプラグ１０においては、以下に説明するような製造方法により、Ｔｉ層１４中の残留水素、残留塩素の量が、少なくなっている。これにより、Ｔｉ層１４／ＴｉＮ層１６の高抵抗化の防止や、マイクロクラックの防止が図られている。
【００２３】
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図７は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図２〜図７を参照して、この発明の実施の形態１００における半導体装置の製造方法を説明する。
【００２４】
まず、図３に示すように、Ｓｉ基板２に形成された拡散層４上に、ＮｉＳｉ層６を形成する（ステップＳ２）。ここでは、ＮｉＳｉ層６は、Ｓｉ基板２全面に、スパッタ法等により、Ｎｉ層を形成した後、熱処理を行うことにより、ＮｉとＳｉと結合させて形成する。このとき、ゲート電極（図示せず）上にも、最上層に形成されたのＳｉ層のＳｉと、Ｎｉとが反応してＮｉＳｉ層が形成される。その後、反応せずに残ったＮｉ層が除去され、拡散層４上及びゲート電極（図示せず）上の必要な部分に、ＮｉＳｉ層が形成される。このようにして、サリサイド構造が形成され低抵抗化が図られる。
【００２５】
次に、ＮｉＳｉ層６及び、Ｓｉ基板２の露出する部分を覆うようにして、絶縁層８を形成する（ステップＳ４）。その後、絶縁層８に、コンタクトホール１２を形成する（ステップＳ６）。コンタクトホール１２は、絶縁層８上に、コンタクトホール１２を形成する位置において開口するレジストパターンを形成し、このレジストパターンをマスクとして、絶縁層８をエッチングすることにより形成する。ここで形成するコンタクトホール１２は、絶縁層８の表面から、ＮｉＳｉ層６の表面まで絶縁層８を貫通し、その底部において、ＳｉＮｉ層６を露出する。
【００２６】
次に、図４に示すように、絶縁層８の表面と、コンタクトホール１２の側壁及び底部に、Ｔｉ層１４を形成する（ステップＳ８）。ここで、Ｔｉ層１４は、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；プラズマ励起化学気相成長）法により、ＴｉＣｌ４及びＨ２を用いて、成膜温度５００℃で、例えば、膜厚２０ｎｍになるように成膜する。
【００２７】
次に、図５に示すように、ＴｉＮ層１６を形成する（ステップＳ１０）。ここでは、Ｓｉ基板２の温度を３００℃に保ち、触媒温度を１２００℃とする。また、反応ガスとして、ＮＨ３を２００ｃｃ程度導入して、３０Ｐａの圧力下で、５〜１０分程度Ｔｉ層１４を窒化する。これにより、Ｎラジカル、あるいは、ＮＨラジカルが発生し、ＮラジカルによりＴｉ膜１４の表面が窒化し、ＴｉＮ層１６が形成される。ここで、窒化に寄与するＮラジカルや、ＮＨラジカルは、容易にコンタクトホール１２底部に到達するため、コンタクトホール内のＴｉ層１４を均一に窒化することができるため、形成されたＴｉＮ層１６は、均一な膜となる。また、Ｎラジカルは、Ｔｉ層１４の窒化と共に、Ｔｉ層１４中に残留するＨやＣｌを置換し、これを、Ｔｉ層１４中から引き抜き、Ｔｉ層１４の残留水素（Ｈ）や残留塩素（Ｃｌ）を減少させることができる。
【００２８】
また、ＮＨ３を触媒で分解すると、１０Ｅ１２／ｃｍ３に達するほどの多量のＨラジカルが、Ｎラジカル発生と共に発生する。この大量に生成したＨラジカルは、Ｔｉ層１４表面に到達すると、Ｔｉ層１４表面のＨやＣｌと結びつき、Ｔｉ層１４中から、ＨやＣｌを引き抜き、Ｔｉ層１４の残留水素（Ｈ）や残留塩素（Ｃｌ）を減少させることができる。４５０℃、５００℃で成膜されたＴｉは、１．５Ｅ１３ａｔｍ／ｃｍ３程度、１．２Ｅ１３ａｔｍ／ｃｍ３程度の塩素（Ｃｌ）や、５Ｅ２１ａｔｍ／ｃｍ３程度の水素（Ｈ）を含むが、上述のようにすることで、塩素（Ｃｌ）を、５Ｅ１２／ｃｍ３程度、水素（Ｈ）を、２Ｅ２１ａｔｍ／ｃｍ３にまで低減することができる。
【００２９】
次に、図６に示すように、Ｗ層１８を形成する（ステップＳ１２）。Ｗ層１８は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により、コンタクトホール１２内部を含めて、ＴｉＮ層１６上全面に成膜する。ここで、Ｔｉ層１４／ＴｉＮ層１６は、コンタクトホール１２に均一に成膜されているため、ボトルネック状態が解消され、かつボイドがない状態で、Ｗ層１８も均一に形成することができる。
【００３０】
次に、図７に示すように、絶縁層８の表面に成膜されたＷ層１８、ＴｉＮ層１６、及び、Ｔｉ層１４を除去する（ステップＳ１４）。ここでは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、絶縁層６表面上の、Ｗ層１８、ＴｉＮ層１６、Ｔｉ層１４を除去し、コンタクトホール１２内部にのみこれらの積層膜を残す。これにより、コンタクトプラグ１０が形成される。
【００３１】
その後、図１に示すように、コンタクトプラグ１０上、及び、絶縁層６表面上に配線層２０を形成する（ステップＳ１６）。更に、この配線層２０を覆うように、絶縁層６表面上に絶縁層２２を形成する（ステップＳ１８）。
以上のようにして、半導体装置１００を得ることができる。
【００３２】
以上説明したように、この実施の形態においては、先ず、低い成膜温度でも均一に形成できるＴｉ層１４をコンタクトホール１２内に形成し、その後、このＴｉ層１４を、Ｎラジカルを用いて窒化してＴｉＮ層１６を形成する。また、ここで、Ｔｉ層１４の成膜温度は、５００℃程度であり、ＴｉＮ層１６成膜の際の基板温度は３００℃程度である。従って、低い成膜温度で、均一にＴｉ層１４／ＴｉＮ層１６を形成することができる。これにより、ＮｉＳｉ層６のＮｉＳｉ２（ダイシリサイド）化を抑えつつ、低抵抗で、接触の良好なコンタクトプラグ１０を形成することができる。なお、基板温度が３００℃程度であっても、触媒によりＮＨ３が十分に活性化されているため、Ｔｉ層１４の窒化は十分に行うことができる。
【００３３】
また、Ｔｉ層１４中に残留するＨや、Ｃｌは、ＴｉＮ層１６形成の際、Ｔｉと反応して、Ｔｉ層１４中にＴｉ水素化物や、Ｔｉ塩化物を形成し、これが、高抵抗や、脆弱性の原因となる。しかし、この実施の形態によれば、Ｎラジカル、ＮＨラジカルを用いることにより、Ｔｉ層１４中に残留するＨやＣｌを還元し、これを、Ｔｉ膜１４中から引き抜くことができる。従って、Ｔｉ層１４中に残留するＨやＣｌが原因の、コンタクトプラグ１０の高抵抗化や、脆弱化を抑えることができる。
【００３４】
また、実施の形態では、ＮＨ３を触媒で分解することにより、Ｎラジカルを発生させると同時に、１０Ｅ１２／ｃｍ３に達するほどの多量のＨラジカルを発生させることができる。この発生量は、高周波励起によるプラズマ密度に比べ、１０〜１００倍程度大きい値である。これは、触媒を用いた場合、ガス同士の衝突による３次元での衝突ではなく、固体である触媒との２次元での衝突であるため、解離確率が高いためである。この大量のＨラジカルは、Ｔｉ層１４表面に到達すると、Ｔｉ表面のＨやＣｌと結びつき、Ｔｉ層１４中からこれを引き出すことができる。従って、この実施の形態では、高抵抗化や、脆弱性の原因となるＴｉ層１４中の残留水素、残留塩素を更に減少させることができる。これにより、更に、コンタクトプラグ１０の高抵抗化や、脆弱化を抑えることができる。
【００３５】
ただし、この発明において、Ｎラジカルの発生は、ＮＨ３を触媒で分解するものに限るものではなく、他の方法により発生させたものであってもよい。Ｎラジカルの発生方法としては、例えば、Ｎ２を、触媒により分解して発生させる場合が考えられる。この場合には、触媒温度を２０００℃以上とする必要がある。また、ＮＨ３を導入する代わりに、Ｎ２と、Ｈ２を同時に導入するものであってもよい。これによっても、Ｎラジカル及びＨラジカルを発生させることができ、ＮＨ３を分解した場合と同様の効果を得ることができる。
【００３６】
また、この実施の形態では、Ｔｉ層１４の形成において、ＰＥ−ＣＶＤ法を用いているため、スパッタ法を用いた際に問題となるマイクロクラックの発生等を抑えることができる。従って、接触の良好で低抵抗なコンタクトプラグ１０を得ることができる。ただし、この発明において、Ｔｉ層１４の成膜方法は、ＰＥ−ＣＶＤ法に限るものではない。Ｔｉ層１４の成膜は、Ｔｉ層１４を成膜するコンタクトホールのアスペクト比等を考慮し、マイクロクラック等を避けられるものであれば他の方法によるものであってもよい。他の成膜方法としては、例えば、他のＣＶＤ法や、あるいは、スパッタ法等が考えられる。
【００３７】
また、この実施の形態では、Ｔｉ層を窒化する場合について説明した。しかし、この発明は、Ｔｉの窒化以外にも、例えば、Ｔａや、Ｗ等の他の高融点金属に適用することもできる。また、例えばＩｎやＧａ等の窒化に適用することも可能である。また、ここで、Ｔｉに代えてＴａを用いた場合、Ｗ層１８に代えて、Ｃｕを用いるとよい。
【００３８】
また、この実施の形態では、ＴｉＮ層１６上部に、Ｗ層１８を形成して、コンタクトホールを埋め込む場合について説明したが、この発明はこれに限るものではなく、他の導電部材を用いるものであってもよい。また、導電部材の埋め込み方法も、ＣＶＤ法により成膜するものに限るものではない。
【００３９】
また、この実施の形態では、サリサイド技術を用いて形成した拡散層４上のＮｉＳｉ層６にコンタクトプラグ１０を形成する場合について説明しが、この発明は、これに限るものではない。この発明において、コンタクトプラグは、ＮｉＳｉ層に直接接続するものである必要はなく、例えば、他の方法により、他の部分にＮｉＳｉ層が形成されているために、ある程度、加熱処理温度を低くする必要がある場合のコンタクトプラグの形成に適用することができる。また、ＮｉＳｉ層がある場合に限るものでもなく、加熱処理温度が制限されるような全ての場合に適用することができる。
【００４０】
なお、この発明において、下地基板には、例えば、実施の形態におけるＳｉ基板２が該当し、導電層には、例えば、Ｗ層１８が該当する。また、例えば、実施の形態において、それぞれ、ステップＳ４、ステップＳ６を実行することにより、この発明の絶縁膜形成工程、コンタクトホール形成工程が実行される。また、例えば、ステップＳ８、ステップＳ１０、ステップＳ１２を実行することにより、それぞれ、この発明の、金属層形成工程、窒化層形成工程、導電層形成工程が実行される。更に、例えば、ステップＳ２を実行することにより、この発明のＮｉＳｉ層形成工程が実行される。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、コンタクトホールに、Ｔｉ層を形成した後、Ｎラジカルを用いてこれを窒化することにより、ＴｉＮ層を形成することができる。従って、比較的低温で、コンタクトホールに、膜質の良好な、Ｔｉ層／ＴｉＮ層を形成することができる。これにより、比較的低温での処理が必要な場合にも、マイクロクラックの発生等の不良を抑え、低抵抗のコンタクトプラグを形成することができ、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ 拡散層
６ ＮｉＳｉ層
８ 絶縁層
１０ コンタクトプラグ
１２ コンタクトホール
１４ Ｔｉ層
１６ ＴｉＮ層
１８ Ｗ層
２０ 配線層
２２ 絶縁層
【発明の属する技術分野】
この発明は、半導体装置に関する。更に具体的には、基板と配線との間、あるいは、配線と配線との間を接続するコンタクトプラグを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体基板と、絶縁層を介して基板上方に形成された金属配線とを接続するコンタクトプラグは、絶縁層を貫通するコンタクトホール内部に、導電部材を埋め込むことにより形成される。
【０００３】
ここで、コンタクトホールを導電部材で埋め込んだコンタクトプラグの構造の１つに、コンタクトホール内壁にＴｉ層を形成し、そのＴｉ層上にＴｉＮ層を形成し、更に、ＴｉＮ層上にコンタクトホールを埋め込むようにしてＷ層を形成した構造がある。この構造は、接触抵抗の軽減や、Ｗ層の基板への密着性確保の点で有効な構造である。
【０００４】
また、コンタクトホールの底部に接するソース・ドレイン領域と、ゲート配線層とには、コバルトシリサイドや、チタンシリサイドを形成し、サリサイド構造のトランジスタとしたものが用いられる場合がある。このサリサイド構造は、ゲート電極の低抵抗化を図る上で、有効な構造である。また、近年、更なる低抵抗化が可能なＮｉＳｉを用いるサリサイド構造の研究が進められている。
【０００５】
ＮｉＳｉ層を用いたサリサイド構造の形成においては、まず、Ｓｉ基板上及びゲート配線のＳｉ層上に、スパッタ法等でＮｉ層を形成し、４５０℃以上の加熱処理を行う。これにより、Ｓｉ基板、あるいは、ゲート配線上のＳｉ層中のＳｉと、その上部に形成されたＮｉとが、４５０℃の加熱下で反応し、低抵抗であるＮｉＳｉ（モノシリサイド）となる。その後、未反応のＮｉを除去することにより、必要部分に、ＮｉＳｉ層が形成される。しかし、ここで、５５０℃以上の熱が加えられた場合、ＮｉＳｉ（モノシリサイド）は、ＮｉＳｉ２（ダイシリサイド）へと変化する場合がある。しかし、ＮｉＳｉ２（ダイシリサイド）は、ＮｉＳｉ（モノシリサイド）に比して高抵抗であり、ＮｉＳｉ２（ダイシリサイド）では、ゲート電極の低抵抗化等の、サリサイド構造の効果を得ることができない。従って、ＮｉＳｉ層形成後の熱処理は、５５０℃以下で行う必要がある。
【０００６】
一方、コンタクトプラグ形成のため、コンタクトホール下層に形成する、Ｔｉ／ＴｉＮ層は、一般に、ＴｉＣｌ４の、Ｈ２やＮＨ３による還元を利用して、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。この場合の成膜温度は６００℃程度である。
【０００７】
【発明が解決しようとする課題】
しかし、上述したように、ＮｉＳｉ層が形成されている場合、熱処理は、５５０℃以下で行う必要がある。このため、ＮｉＳｉ層が形成されている場合には、熱処理温度が５５０℃以下の状態にして、Ｔｉ／ＴｉＮ層のＣＶＤ法による成膜を行うことが考えられる。しかし、熱処理温度を５５０℃以下に下げてＴｉ／ＴｉＮ層を形成する場合、Ｔｉ／ＴｉＮ層へのＣｌや、Ｈ等の残留量が高まってしまう。Ｔｉ／ＴｉＮ層中のＣｌやＨの残量が多い場合、Ｔｉ／ＴｉＮ層中に、Ｔｉ塩化物や、Ｔｉ水酸化物が多く取り込まれることとなり、その結果、Ｔｉ／ＴｉＮ層の抵抗が高くなってしまう。
【０００８】
また、Ｔｉ／ＴｉＮ層中に、ＣｌやＨの残量が多い状態で、成膜後に大気中にさらした場合、塩素が大気中に放出される。このため、Ｔｉ／ＴｉＮ層は、脆弱な構造となり、Ｔｉ層／ＴｉＮ層自体にマイクロクラックが生じ、ひいては、半導体基板への密着性が低下し、Ｔｉ／ＴｉＮ層が剥離してしまう場合がある。
【０００９】
また、各層の具体的な状態を見ると、Ｔｉ層は、５００℃の成膜を行った場合には、マイクロクラックは認められない。しかし、ＴｉＮ層においては、５５０℃以下の成膜温度で形成する場合には、マイクロクラックの発生が顕著である。従って、ＣＶＤ法により、Ｔｉ／ＴｉＮ層を形成する場合には、成膜温度の低温化は困難である。
【００１０】
また、比較的低温での成膜が可能なスパッタ法によりＴｉ／ＴｉＮ層を形成することも考えられる。しかし、スパッタ法を用いる場合、形成される膜の段差被覆性が低く、従って、形成された膜は、コンタクトホール開口部が厚くなり、ホール底部や、側壁への成膜量が少ないものとなる。即ち、スパッタ法を用いると、Ｔｉ／ＴｉＮ層は、所謂ボトルネック形状に形成されてしまい、続いて行われるＷ層の成膜において、コンタクトホール内への充填が不十分となる場合がある。このため、コンタクトプラグ内に、ボイドが生じ、コンタクト抵抗が高抵抗化してしまう。
【００１１】
従って、スパッタ法は、比較的低温で成膜ができるものの、例えば、コンタクトホール開口径が１３０ｎｍ、コンタクトホールの深さが１６００ｎｍといった、アスペクト比が１０を越えるような、ＨＡＣ（ハイアスペクトコンタクト）に導電部材を充填する場合には用いることができない。
【００１２】
以上説明したように、コンタクトホールに導電部材を埋め込んでプラグを形成する際、ＣＶＤ法を用いる場合には、高温での処理が必要となる。しかし、基板上にシリサイド膜であるＮｉＳｉが形成されている場合には、ＮｉＳｉ（モノシリサイド）が高抵抗の、ＮｉＳｉ２（ダイシリサイド）に変質してしまうことが考えられるため、高温での処理ができない。一方、比較的低温での成膜が可能であるスパッタ法では、ＨＡＣの充填が不十分となってしまう。
【００１３】
従って、この発明は、以上の問題を解決し、コンタクトプラグを形成する際、コンタクトホールがＨＡＣである場合にも、低温での形成を可能にした改良した半導体装置の製造方法を提案するものである。
【００１４】
【課題を解決するための手段】
従って、この発明による半導体装置の製造方法は、下地基板に、絶縁層を形成する絶縁層形成工程と、
前記絶縁層を貫通するコンタクトホールを形成するコンタクトホール形成工程と、
前記少なくとも前記コンタクトホール内壁と、前記コンタクトホール底部とに、Ｔｉ層を形成するＴｉ層形成工程と、
前記Ｔｉ層を、Ｎラジカルを用いて窒化させて、ＴｉＮ層を形成するＴｉＮ層形成工程と、
前記ＴｉＮ層の形成された前記コンタクトホール内部を埋め込む導電層を形成する導電層形成工程と、
を、備えるものである。
【００１５】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１６】
実施の形態．
図１は、この発明の実施の形態における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００において、Ｓｉ基板２には、拡散層４が形成されている。拡散層４上には、ＮｉＳｉ層６が形成されている。
【００１７】
Ｓｉ基板２表面及びＮｉＳｉ層６上を覆うようにして絶縁層８が形成されている。絶縁層８には、その表面から、ＮｉＳｉ層６表面にまで達するコンタクトプラグ１０が形成されている。コンタクトプラグ１０の表面と、絶縁膜８の表面とは同じ高さになっている。
【００１８】
コンタクトプラグ１０は、コンタクトホール１２に、Ｔｉ層１４／ＴｉＮ層１６／Ｗ層１８を埋め込むことにより形成されている。具体的に、コンタクトホール１２は、絶縁層８の表面から、ＮｉＳｉ層６まで、絶縁層８を貫通し、底部において、ＮｉＳｉ層６を露出させる開口である。また、Ｔｉ層１４は、コンタクトホール１２の内壁に接して形成されている。ＴｉＮ層１６は、Ｔｉ層１４の内側に、Ｔｉ層１４に接して形成されている。更に、Ｗ層は、ＴｉＮ層１６の内側に、ＴｉＮ層１６に接し、かつ、コンタクトホール１２内部を埋め込んで形成されている。
【００１９】
また、コンタクトプラグ１０の上部、かつ、絶縁層８の上部には、配線層２０が形成され、配線層２０を埋め込むようにして、絶縁層８上部には、絶縁層２２が形成されている。
【００２０】
以上のように構成された半導体装置１００において、ＮｉＳｉ層６を、Ｓｉ基板２の拡散層４上に形成することにより、低抵抗化が図られている。また、下方に形成されたＮｉＳｉ層６と、絶縁層８を介して上方に形成された配線層２０とは、コンタクトプラグ１０により接続されている。
【００２１】
また、コンタクトプラグ１０は、上述のように、コンタクトホール１２に、Ｔｉ層１４、ＴｉＮ層１６、Ｗ層１８を埋め込んで形成されている。ここで、Ｔｉ層１４を形成することにより、Ｓｉ基板２と反応させて、ＴｉＳｉｘを形成することで、コンタクトプラグ１０の接触抵抗の軽減が図られている。また、ＴｉＮ層１６により、Ｗ層１８を形成する際の、Ｔｉ層１４への腐蝕ガスのアタックから、Ｔｉ層１４が保護され、また、Ｗ層１８の密着性が確保されている。
【００２２】
また、コンタクトプラグ１０においては、以下に説明するような製造方法により、Ｔｉ層１４中の残留水素、残留塩素の量が、少なくなっている。これにより、Ｔｉ層１４／ＴｉＮ層１６の高抵抗化の防止や、マイクロクラックの防止が図られている。
【００２３】
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図７は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図２〜図７を参照して、この発明の実施の形態１００における半導体装置の製造方法を説明する。
【００２４】
まず、図３に示すように、Ｓｉ基板２に形成された拡散層４上に、ＮｉＳｉ層６を形成する（ステップＳ２）。ここでは、ＮｉＳｉ層６は、Ｓｉ基板２全面に、スパッタ法等により、Ｎｉ層を形成した後、熱処理を行うことにより、ＮｉとＳｉと結合させて形成する。このとき、ゲート電極（図示せず）上にも、最上層に形成されたのＳｉ層のＳｉと、Ｎｉとが反応してＮｉＳｉ層が形成される。その後、反応せずに残ったＮｉ層が除去され、拡散層４上及びゲート電極（図示せず）上の必要な部分に、ＮｉＳｉ層が形成される。このようにして、サリサイド構造が形成され低抵抗化が図られる。
【００２５】
次に、ＮｉＳｉ層６及び、Ｓｉ基板２の露出する部分を覆うようにして、絶縁層８を形成する（ステップＳ４）。その後、絶縁層８に、コンタクトホール１２を形成する（ステップＳ６）。コンタクトホール１２は、絶縁層８上に、コンタクトホール１２を形成する位置において開口するレジストパターンを形成し、このレジストパターンをマスクとして、絶縁層８をエッチングすることにより形成する。ここで形成するコンタクトホール１２は、絶縁層８の表面から、ＮｉＳｉ層６の表面まで絶縁層８を貫通し、その底部において、ＳｉＮｉ層６を露出する。
【００２６】
次に、図４に示すように、絶縁層８の表面と、コンタクトホール１２の側壁及び底部に、Ｔｉ層１４を形成する（ステップＳ８）。ここで、Ｔｉ層１４は、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；プラズマ励起化学気相成長）法により、ＴｉＣｌ４及びＨ２を用いて、成膜温度５００℃で、例えば、膜厚２０ｎｍになるように成膜する。
【００２７】
次に、図５に示すように、ＴｉＮ層１６を形成する（ステップＳ１０）。ここでは、Ｓｉ基板２の温度を３００℃に保ち、触媒温度を１２００℃とする。また、反応ガスとして、ＮＨ３を２００ｃｃ程度導入して、３０Ｐａの圧力下で、５〜１０分程度Ｔｉ層１４を窒化する。これにより、Ｎラジカル、あるいは、ＮＨラジカルが発生し、ＮラジカルによりＴｉ膜１４の表面が窒化し、ＴｉＮ層１６が形成される。ここで、窒化に寄与するＮラジカルや、ＮＨラジカルは、容易にコンタクトホール１２底部に到達するため、コンタクトホール内のＴｉ層１４を均一に窒化することができるため、形成されたＴｉＮ層１６は、均一な膜となる。また、Ｎラジカルは、Ｔｉ層１４の窒化と共に、Ｔｉ層１４中に残留するＨやＣｌを置換し、これを、Ｔｉ層１４中から引き抜き、Ｔｉ層１４の残留水素（Ｈ）や残留塩素（Ｃｌ）を減少させることができる。
【００２８】
また、ＮＨ３を触媒で分解すると、１０Ｅ１２／ｃｍ３に達するほどの多量のＨラジカルが、Ｎラジカル発生と共に発生する。この大量に生成したＨラジカルは、Ｔｉ層１４表面に到達すると、Ｔｉ層１４表面のＨやＣｌと結びつき、Ｔｉ層１４中から、ＨやＣｌを引き抜き、Ｔｉ層１４の残留水素（Ｈ）や残留塩素（Ｃｌ）を減少させることができる。４５０℃、５００℃で成膜されたＴｉは、１．５Ｅ１３ａｔｍ／ｃｍ３程度、１．２Ｅ１３ａｔｍ／ｃｍ３程度の塩素（Ｃｌ）や、５Ｅ２１ａｔｍ／ｃｍ３程度の水素（Ｈ）を含むが、上述のようにすることで、塩素（Ｃｌ）を、５Ｅ１２／ｃｍ３程度、水素（Ｈ）を、２Ｅ２１ａｔｍ／ｃｍ３にまで低減することができる。
【００２９】
次に、図６に示すように、Ｗ層１８を形成する（ステップＳ１２）。Ｗ層１８は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により、コンタクトホール１２内部を含めて、ＴｉＮ層１６上全面に成膜する。ここで、Ｔｉ層１４／ＴｉＮ層１６は、コンタクトホール１２に均一に成膜されているため、ボトルネック状態が解消され、かつボイドがない状態で、Ｗ層１８も均一に形成することができる。
【００３０】
次に、図７に示すように、絶縁層８の表面に成膜されたＷ層１８、ＴｉＮ層１６、及び、Ｔｉ層１４を除去する（ステップＳ１４）。ここでは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、絶縁層６表面上の、Ｗ層１８、ＴｉＮ層１６、Ｔｉ層１４を除去し、コンタクトホール１２内部にのみこれらの積層膜を残す。これにより、コンタクトプラグ１０が形成される。
【００３１】
その後、図１に示すように、コンタクトプラグ１０上、及び、絶縁層６表面上に配線層２０を形成する（ステップＳ１６）。更に、この配線層２０を覆うように、絶縁層６表面上に絶縁層２２を形成する（ステップＳ１８）。
以上のようにして、半導体装置１００を得ることができる。
【００３２】
以上説明したように、この実施の形態においては、先ず、低い成膜温度でも均一に形成できるＴｉ層１４をコンタクトホール１２内に形成し、その後、このＴｉ層１４を、Ｎラジカルを用いて窒化してＴｉＮ層１６を形成する。また、ここで、Ｔｉ層１４の成膜温度は、５００℃程度であり、ＴｉＮ層１６成膜の際の基板温度は３００℃程度である。従って、低い成膜温度で、均一にＴｉ層１４／ＴｉＮ層１６を形成することができる。これにより、ＮｉＳｉ層６のＮｉＳｉ２（ダイシリサイド）化を抑えつつ、低抵抗で、接触の良好なコンタクトプラグ１０を形成することができる。なお、基板温度が３００℃程度であっても、触媒によりＮＨ３が十分に活性化されているため、Ｔｉ層１４の窒化は十分に行うことができる。
【００３３】
また、Ｔｉ層１４中に残留するＨや、Ｃｌは、ＴｉＮ層１６形成の際、Ｔｉと反応して、Ｔｉ層１４中にＴｉ水素化物や、Ｔｉ塩化物を形成し、これが、高抵抗や、脆弱性の原因となる。しかし、この実施の形態によれば、Ｎラジカル、ＮＨラジカルを用いることにより、Ｔｉ層１４中に残留するＨやＣｌを還元し、これを、Ｔｉ膜１４中から引き抜くことができる。従って、Ｔｉ層１４中に残留するＨやＣｌが原因の、コンタクトプラグ１０の高抵抗化や、脆弱化を抑えることができる。
【００３４】
また、実施の形態では、ＮＨ３を触媒で分解することにより、Ｎラジカルを発生させると同時に、１０Ｅ１２／ｃｍ３に達するほどの多量のＨラジカルを発生させることができる。この発生量は、高周波励起によるプラズマ密度に比べ、１０〜１００倍程度大きい値である。これは、触媒を用いた場合、ガス同士の衝突による３次元での衝突ではなく、固体である触媒との２次元での衝突であるため、解離確率が高いためである。この大量のＨラジカルは、Ｔｉ層１４表面に到達すると、Ｔｉ表面のＨやＣｌと結びつき、Ｔｉ層１４中からこれを引き出すことができる。従って、この実施の形態では、高抵抗化や、脆弱性の原因となるＴｉ層１４中の残留水素、残留塩素を更に減少させることができる。これにより、更に、コンタクトプラグ１０の高抵抗化や、脆弱化を抑えることができる。
【００３５】
ただし、この発明において、Ｎラジカルの発生は、ＮＨ３を触媒で分解するものに限るものではなく、他の方法により発生させたものであってもよい。Ｎラジカルの発生方法としては、例えば、Ｎ２を、触媒により分解して発生させる場合が考えられる。この場合には、触媒温度を２０００℃以上とする必要がある。また、ＮＨ３を導入する代わりに、Ｎ２と、Ｈ２を同時に導入するものであってもよい。これによっても、Ｎラジカル及びＨラジカルを発生させることができ、ＮＨ３を分解した場合と同様の効果を得ることができる。
【００３６】
また、この実施の形態では、Ｔｉ層１４の形成において、ＰＥ−ＣＶＤ法を用いているため、スパッタ法を用いた際に問題となるマイクロクラックの発生等を抑えることができる。従って、接触の良好で低抵抗なコンタクトプラグ１０を得ることができる。ただし、この発明において、Ｔｉ層１４の成膜方法は、ＰＥ−ＣＶＤ法に限るものではない。Ｔｉ層１４の成膜は、Ｔｉ層１４を成膜するコンタクトホールのアスペクト比等を考慮し、マイクロクラック等を避けられるものであれば他の方法によるものであってもよい。他の成膜方法としては、例えば、他のＣＶＤ法や、あるいは、スパッタ法等が考えられる。
【００３７】
また、この実施の形態では、Ｔｉ層を窒化する場合について説明した。しかし、この発明は、Ｔｉの窒化以外にも、例えば、Ｔａや、Ｗ等の他の高融点金属に適用することもできる。また、例えばＩｎやＧａ等の窒化に適用することも可能である。また、ここで、Ｔｉに代えてＴａを用いた場合、Ｗ層１８に代えて、Ｃｕを用いるとよい。
【００３８】
また、この実施の形態では、ＴｉＮ層１６上部に、Ｗ層１８を形成して、コンタクトホールを埋め込む場合について説明したが、この発明はこれに限るものではなく、他の導電部材を用いるものであってもよい。また、導電部材の埋め込み方法も、ＣＶＤ法により成膜するものに限るものではない。
【００３９】
また、この実施の形態では、サリサイド技術を用いて形成した拡散層４上のＮｉＳｉ層６にコンタクトプラグ１０を形成する場合について説明しが、この発明は、これに限るものではない。この発明において、コンタクトプラグは、ＮｉＳｉ層に直接接続するものである必要はなく、例えば、他の方法により、他の部分にＮｉＳｉ層が形成されているために、ある程度、加熱処理温度を低くする必要がある場合のコンタクトプラグの形成に適用することができる。また、ＮｉＳｉ層がある場合に限るものでもなく、加熱処理温度が制限されるような全ての場合に適用することができる。
【００４０】
なお、この発明において、下地基板には、例えば、実施の形態におけるＳｉ基板２が該当し、導電層には、例えば、Ｗ層１８が該当する。また、例えば、実施の形態において、それぞれ、ステップＳ４、ステップＳ６を実行することにより、この発明の絶縁膜形成工程、コンタクトホール形成工程が実行される。また、例えば、ステップＳ８、ステップＳ１０、ステップＳ１２を実行することにより、それぞれ、この発明の、金属層形成工程、窒化層形成工程、導電層形成工程が実行される。更に、例えば、ステップＳ２を実行することにより、この発明のＮｉＳｉ層形成工程が実行される。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、コンタクトホールに、Ｔｉ層を形成した後、Ｎラジカルを用いてこれを窒化することにより、ＴｉＮ層を形成することができる。従って、比較的低温で、コンタクトホールに、膜質の良好な、Ｔｉ層／ＴｉＮ層を形成することができる。これにより、比較的低温での処理が必要な場合にも、マイクロクラックの発生等の不良を抑え、低抵抗のコンタクトプラグを形成することができ、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ 拡散層
６ ＮｉＳｉ層
８ 絶縁層
１０ コンタクトプラグ
１２ コンタクトホール
１４ Ｔｉ層
１６ ＴｉＮ層
１８ Ｗ層
２０ 配線層
２２ 絶縁層
Claims (6)
- 下地基板に、絶縁層を形成する絶縁層形成工程と、
前記絶縁層を貫通するコンタクトホールを形成するコンタクトホール形成工程と、
前記少なくとも前記コンタクトホール内壁と、前記コンタクトホール底部とに、Ｔｉ層又はＴａ層又はＷ層を形成する金属層形成工程と、
前記Ｔｉ層又はＴａ層又はＷ層を、Ｎラジカルを用いて窒化させて、ＴｉＮ層又はＴａＮ層又はＷＮ層を形成する窒化層形成工程と、
前記ＴｉＮ層又はＴａＮ層又はＷＮ層の形成された前記コンタクトホール内部を埋め込む導電層を形成する導電層形成工程と、
を、備えることを特徴とする半導体装置の製造方法。 - 前記絶縁膜形成工程に先立って、前記下地基板上に、ＮｉＳｉ層を形成するＮｉＳｉ層形成工程を備え、
前記コンタクトホールは、その底部において、前記ＮｉＳｉ層表面を露出する位置に形成することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記窒化層形成工程は、ＮＨ３を触媒で分解することにより発生したラジカルを用いて行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記窒化層形成工程は、Ｎ２と、Ｈ２とを、触媒により分化することにより発生したラジカルを用いて行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記金属層形成工程は、ＣＶＤ法を用いて行うことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
- 前記窒化層形成工程は、基板温度が５５０度以下で行うことを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
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Cited By (7)
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|---|---|---|---|---|
| JP2006294759A (ja) * | 2005-04-07 | 2006-10-26 | Nec Electronics Corp | 半導体装置の製造方法 |
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