JP4804725B2 - 半導体装置の導電性構造体の形成方法 - Google Patents

半導体装置の導電性構造体の形成方法 Download PDF

Info

Publication number
JP4804725B2
JP4804725B2 JP2004150986A JP2004150986A JP4804725B2 JP 4804725 B2 JP4804725 B2 JP 4804725B2 JP 2004150986 A JP2004150986 A JP 2004150986A JP 2004150986 A JP2004150986 A JP 2004150986A JP 4804725 B2 JP4804725 B2 JP 4804725B2
Authority
JP
Japan
Prior art keywords
barrier metal
metal film
forming
conductive structure
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004150986A
Other languages
English (en)
Other versions
JP2004363583A (ja
Inventor
廷勲 徐
吉鉉 崔
鍾鳴 李
嬉淑 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004363583A publication Critical patent/JP2004363583A/ja
Application granted granted Critical
Publication of JP4804725B2 publication Critical patent/JP4804725B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は半導体装置の製造方法に関するものであって、特に、半導体装置に使われる導電性構造体を形成する方法に関するものである。
半導体装置には多様な種類の導電性物質が使われている。前記導電性物質は半導体装置の電子素子を電気的に連結する配線構造体として使うことができる。前記配線を形成するための金属工程は集積回路製造過程の仕上げ段階として、半導体装置の収率(yield)及び信頼度(reliability)に大きな影響を与える工程段階である。
前記導電性物質は他の導電性物質及び絶縁性物質に接触することができる。このように互いに異なる物質が接触する場合に、熱膨脹係数の差によって導電性物質がはがれる現象が発生する可能性がある。また、互いに異なる導電性物質が接触する場合に、電気伝導度が低い物質が生成されて配線抵抗が急激に増加する問題などが発生する可能性がある。このような問題点を最小化するために、バリア金属膜と呼ばれる所定の導電性物質を形成する方法が使われている。
前記バリア金属膜は、通常、コンタクトホールまたはビアホールなどのように大きな縦横比を有するギャップ領域を通じて互いに異なる導電パターンを連結する場合に使われる。このように大きな縦横比(aspect ratio)を有するギャップ領域をコンフォマルに覆うため、前記バリア金属膜は優れたステップカバレッジ(step coverage)を有することが必要である。また、上述のように、配線形成工程は半導体製造過程の仕上げ段階であるので、前記バリア金属膜を形成する段階は低い工程温度で実施されなければならない。なぜなら、前記バリア金属膜はトランジスタまたはキャパシタなどの構造物が既に形成された結果物上に形成され、高温工程は前記トランジスタまたはキャパシタの特性を劣化させるためである。このように、低温工程に対する必要性は溶融点が低いアルミニウム膜が形成された状態で実施されるバリア金属膜の蒸着工程ではさらに増加する。
前記バリア金属膜はスパッタリング(sputtering)技術を含む物理的気相蒸着(physical vapor deposition、PVD)を通じて形成することができる。しかし、物理的気相蒸着の方法は、上述のステップカバレッジが悪くて、大きな縦横比を有するギャップ領域でバリア金属膜を形成する方法では適切ではない。
このような物理的気相蒸着の問題点を克服するための方法で、化学気相蒸着の方法を使うバリア金属膜の形成方法が提案された。たとえば、化学気相蒸着の方法を使えば、優れたステップカバレッジを有するバリア金属膜を形成することができるが、通常、工程温度が高くなるまた他の問題点を有する。これによって、最近には低温工程が可能であり、且つ優れたステップカバレッジを提供する金属有機化学気相蒸着の方法が使われている。
図1及び図2は上述の従来技術の一実施の形態である金属有機化学気相蒸着工程を使ってバリア金属膜を形成する方法を示す工程断面図である。
図1及び図2を参照すると、半導体基板10上に下部導電パターン20を形成する。前記下部導電パターン20を含む半導体基板の全面に層間絶縁膜30を形成した後、これをパターニングして前記下部導電パターン20の上部面を露出させるビアホール35を形成する。以後、前記ビアホール35の内壁及び前記層間絶縁膜30の上部面をコンフォマルに覆うバリア金属膜40を形成する。前記バリア金属膜40は金属有機前駆体を使う化学気相蒸着の方法で形成する。以後、前記バリア金属膜40上に、前記ビアホール35を満たす上部導電膜50を形成する。
一方、金属有機前駆体を使うので、前記バリア金属膜40内には炭素が含まれる可能性がある。このように炭素が含まれる場合に、前記バリア金属膜40は多孔性構造を有するようになる。後続工程を進行する前に前記多孔性のバリア金属膜40が製造ライン内で待機する場合に、大気中の酸素元素が前記バリア金属膜40内に浸透する現象が発生する。このような酸素浸透は前記バリア金属膜40の抵抗を増加させることによって、信号伝送の遅延及び消費電力の増加のような問題を誘発する。
このために、前記バリア金属膜40を形成する途中、または直後に水素及び窒素を含む工程ガスを使うプラズマ処理をさらに実施する。前記プラズマ処理は金属有機前駆体を使って形成された前記バリア金属膜40内の炭素を除去するための目的で実行される。
一方、従来技術の方法に従って実施された実験によると、図1に示したように、前記ビアホール35の縦横比h/wが4以下の場合には、前記上部導電膜50の埋め立て特性は良好であった。一方、図2に示したように、前記ビアホール35の縦横比h/wが大きい場合には、前記上部導電膜50は前記ビアホール35を完全に埋め立てることができなかった。このような縦横比と埋め立て特性との間の関係は縦横比が増加することによって、前記プラズマ処理の効能が低下する現象と連関する。すなわち、イオン化された原子は縦横比が大きいギャップ領域の下部まで到逹しにくく、この下部領域では炭素の除去が効果的に行なわれない。このように炭素が十分に除去されない領域に浸透した酸素は後続上部金属膜50を形成する直前に放出(outgassing)される。前記放出ガス(outgassing gas)は前記上部金属膜50の埋め立て特性及び接着特性を低下させる。その結果、図2に示したように、ビアホール内にボイド55が形成されることがある。
米国公開特許2002−072227号
本発明の目的は、バリア金属膜を含む導電性構造体を形成する方法を提供することにある。
上述の技術的課題を解決するために、本発明はバリア金属膜の表面を浄化(flushing)する段階を含む半導体装置の導電性構造体の形成方法を提供する。この方法は半導体基板上に下部導電パターンを形成し、前記下部導電パターンを含む半導体基板上にバリア金属膜を形成した後、前記バリア金属膜を浄化する段階を含む。以後、前記浄化されたバリア金属膜を含む半導体基板上に、上部導電膜を形成する。
本発明の一実施の形態によると、前記バリア金属膜はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜TaSiN、及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成することができる。また、前記バリア金属膜を形成する方法では、金属有機化学気相蒸着MO−CVD及び原子層蒸着ALDのうちの一つの方法を使うことができる。前記バリア金属膜をチタン窒化膜で形成する場合に、前記金属有機化学気相蒸着工程はTDEAT及びTDMATを含む金属有機前駆体(metal organic precursors)のうちの一つを使うことができる。
本発明の一実施の形態によると、前記バリア金属膜を形成する段階はプラズマ処理する段階をさらに含むことができる。前記プラズマ処理は窒素ガス及び水素ガスを含む工程ガスを使うことが望ましい。
本発明の一実施の形態によると、前記バリア金属膜を浄化する前に、不活性ガス雰囲気で前記バリア金属膜に含まれたガスを除去する段階をさらに実施することができる。望ましくは、前記ガス除去の段階はおおよそ200℃乃至500℃の温度、おおよそ1mTorr乃至100Torrの圧力で実施する。
本発明の望ましい一実施の形態によると、前記バリア金属膜を浄化する段階はハロゲン族元素を含むガス及びハロゲン族元素と遷移金属とを含むガスのうちから選択された少なくとも一つのガスを使って実施する。また、前記バリア金属膜を浄化する段階は不活性ガス、水素ガス及び窒素ガスのうちから選択された少なくとも一つをさらに使うこともできる。これに加えて、前記バリア金属膜を浄化する段階は200℃乃至500℃の温度、1乃至100torrの圧力で、1秒乃至10分の時間の間実施することが望ましい。
望ましくは、前記バリア金属膜を浄化する段階はアルゴンガス及びTiClガスを各々500乃至10000sccm及び1乃至100sccmの流量で供給しながら実施する。
本発明の一実施の形態によると、前記バリア金属膜を浄化した後、また他のバリア金属膜をさらに形成することができる。前記また他のバリア金属膜はスパッタリング技術を使って形成し、望ましくは、チタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜TaSiN、及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成する。
本発明の一実施の形態によると、前記下部導電パターンはタングステン、アルミニウム、多結晶シリコン、銅、チタン、チタン窒化膜、タンタル、タンタルシリコン窒化膜及びタンタル窒化膜のうちから選択された少なくとも一つの物質で形成することができる。また、前記上部導電膜はタングステン、アルミニウム、多結晶シリコン及び銅のうちから選択された少なくとも一つの物質で形成することができる。
本発明の一実施の形態によると、前記バリア金属膜を形成する段階及び前記バリア金属膜を浄化する段階で構成される一周期の工程段階は少なくとも一度繰り返して実施する。
本発明によると、金属有機化学気相蒸着工程または原子層蒸着工程を使って形成されたバリア金属膜を浄化する段階を含む導電性構造体の形成方法を提供する。金属有機化学気相蒸着工程または原子層蒸着工程を使うことによって、前記バリア金属膜は低温で形成することができる。また、前記バリア金属膜の表面を洗浄(cleaning)する前記浄化工程(flushing process)は炭素の不十分な除去及びそれによる酸素の放出(outgassing)現象などの問題を最小化する。これによって、後続上部金属膜の埋め立て特性及び接着特性を改善することができる。また、前記浄化工程は半導体装置の熱的負担(thermal budget)を最小化する低温工程が可能である。結果的に、本発明によると、優れた特性を有する導電性構造体を低温工程を通じて形成することができる。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層、または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第3の層が介在されることもできるものである。
図3乃至図10は本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。図11は本発明の望ましい実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程断面図である。
図3及び図11を参照すると、半導体基板10上に下部導電パターン20を形成する(100)。前記下部導電パターン20を含む半導体基板上に層間絶縁膜30を形成する。前記層間絶縁膜30をパターニングして前記下部導電パターン20の上部面を露出させる開口部35を形成する。前記開口部35を含む半導体基板上にバリア金属膜40を形成する(110)。前記バリア金属膜40上に、前記開口部35を満たす上部導電膜50を形成する(150)。本発明の望ましい実施の形態によると、前記バリア金属膜40を形成した後、浄化(flushing)工程をさらに実施する(130)。
先ず、前記下部導電パターン20はタングステンW、アルミニウムAl、多結晶シリコンSi、銅Cu、チタンTi、チタン窒化膜TiN、タンタルTa、タンタルシリコン窒化膜TaSiN、及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成することができる。また、前記下部導電パターン20はMOS電界効果トランジスタ(metal−oxide−silicon field effect transistor、MOSFET)またはキャパシタ構造体が形成された半導体基板上に形成することができる。結果的に、前記下部導電パターン20はビットライン、ソースライン、金属配線及びゲートパターンなどのような多様な導電性構造物のうちの一つであり得る。
前記バリア金属膜40はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜TaSiN、及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成することができる。また、前記バリア金属膜40は金属有機前駆体(Metal organic precursor)を使う化学気相蒸着(chemical vapor deposition、CVD)工程を使って形成することができる。前記バリア金属膜40で前記チタン窒化膜を使う場合に、前記金属有機前駆体はTDEATまたはTDMATであり得る。前記バリア金属膜40を形成する段階は水素H及び窒素Nを含む工程ガスでプラズマ処理する段階を含むことができる。前記プラズマ処理は前記バリア金属膜40内に含まれた炭素成分を除去する機能を実行する。しかし、半導体装置が高集積化されることによって、ギャップ領域はさらに大きな縦横比を有する趨勢である。このように大きな縦横比を有するギャップ領域の下部では、従来技術で説明したように、前記プラズマ処理が十分に実行されない可能性がある。
このようなプラズマ処理の不完全さによる問題点は、前記浄化工程130を通じて最小化することができる。本発明の一実施の形態によると、前記バリア金属膜を浄化する段階130はハロゲン族元素を含むガス及びハロゲン族元素と遷移金属とを含むガスのうちから選択された少なくとも一つのガスを使って、200℃乃至500℃の温度で実施することができる。この時に、ヘリウムHe、ネオンNe及びアルゴンArを含む不活性ガス、水素Hガス及び窒素Nガスのうちから選択された少なくとも一つをさらに使うこともできる。望ましくは、前記バリア金属膜を浄化する段階130はアルゴン及びTiClガスを各々500乃至10000sccm及び1乃至100sccmの流量で供給しながら、おおよそ300℃乃至450℃の温度で実施する。また、前記バリア金属膜を浄化する段階130は1乃至100torrの圧力で、1秒乃至10分の時間の間実施することが望ましい。
前記上部導電膜50はタングステンW、アルミニウムAl、多結晶シリコンSi及び銅Cuのうちから選択された少なくとも一つの物質で形成することができる。望ましくは、前記バリア金属膜を浄化する段階130は、前記上部導電膜50を形成する段階150の直前に実施することが望ましい。前記下部導電パターン20、または前記上部導電膜50をアルミニウムで形成する場合に、前記アルミニウムはMPA(methylpyrrolidine alane)、DMEAA(dimethylethylamine alane)、DMAH(dimethylaluminum hydride)及びTMAA(trimethylamine alane)のうちから選択された少なくとも一つを前駆体として使う金属有機化学気相蒸着の方法で形成することもできる。
本発明の他の実施の形態によると、図3を通じて説明した浄化工程130を実施する前に、前記バリア金属膜40内に含まれた放出ガスソース(outgassing source)を除去するガス除去(degas)工程120をさらに実施する(図4参照)。前記ガス除去工程120を除けば、この他の実施の形態は図3を通じて説明した実施の形態と同一であるので、重複の説明は省略する。
従来技術で説明したように、前記バリア金属膜40が形成された半導体基板が後続工程を実行するため製造ライン内で待機する間、空気中から前記バリア金属膜40の内部に酸素が浸透することがある。前記バリア金属膜40内に前記酸素が浸透する場合に、前記上部金属膜50を形成する後続工程は不良な埋め立て(gap−fill)特性を有することがある。また、前記上部金属膜50を形成するため、前記バリア金属膜40が形成された半導体基板を低圧の工程チャンバにローディングする場合に、前記大気から浸透したガスが放出されることがある。このようなガスは通常、放出ガスソース(outgassing source)と呼ばれる。
前記ガス除去工程120は前記放出ガスソースを除去するための工程として、その効果を極大化するためには、おおよそ200℃乃至500℃の温度、おおよそ1mTorr乃至100Torr以下の低圧で実施することが望ましい。また、前記ガス除去工程120はアルゴンを含む不活性ガス雰囲気で実施することが望ましい。
Figure 0004804725
表1に示したように、おおよそ400℃の温度でガス除去工程を実施した場合(ガス除去工程1)、上部金属膜は不良な埋め立て特性を示した。一方、おおよそ500℃の温度でガス除去工程を実施した場合(ガス除去工程2)、上部金属膜は良好な埋め立て特性を示した。しかし、前記500℃の温度は不純物の拡散及びアルミニウムの溶融を誘発するのに十分に高い温度である。したがって、前記ガス除去工程のみを使う方法は低温工程が求められる半導体装置では適切ではない。
一方、おおよそ300℃の温度でガス除去工程120及び前記浄化工程130をともに実施する場合、または前記浄化工程130のみを実施する場合には、良好な埋め立て特性を有する上部金属膜を形成することができた。したがって、本発明による浄化工程130は前記ガス除去工程120の温度を減少させるか、前記ガス除去工程120自体を省略するのに寄与することができる。
本発明のまた他の実施の形態によると、図3を通じて説明した浄化工程130を実施した後、前記バリア金属膜40の表面にまた他のバリア金属膜42を形成する段階140をさらに実施することができる(図5及び図12参照)。前記また他のバリア金属膜42を形成する段階140を除けば、このまた他の実施の形態は図3を通じて説明した実施の形態と同一であるので、重複の説明は省略する。
前記また他のバリア金属膜42はスパッタリングを含む物理気相蒸着の方法で形成する(140)。前記物理気相蒸着は一般的に低温で実施され、金属有機前駆体のような有機物(organic material)を使わない。このために、炭素を含む前記バリア金属膜20が露出する現象を予防することによって、炭素に由来する多様な問題を最小化することができる。前記また他のバリア金属膜42はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜TaSiN及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質を使うことが望ましい。
本発明の一実施の形態によると、図3を通じて説明した実施の形態に加えて、図4及び図5を通じて説明したガス除去工程120及びスパッタリング方法を使って、また他のバリア金属膜を形成する段階140を全部含むことができる(図6及び図12参照)。図4及び図5を通じて説明した前記二つの追加の工程段階(120及び140)を除けば、この実施の形態は図3を通じて説明した実施の形態と同一であるので、これに対する説明は省略する。
図3乃至図6で説明した実施の形態はMOCVD方式でバリア金属膜を形成する。前記バリア金属膜は原子層蒸着の方法で形成することもできる。図7及び図8はこのような原子層蒸着の方法でバリア金属膜を形成する方法を示す。
図7及び図11を参照すると、半導体基板10上に下部導電パターン20を形成する(100)。前記下部導電パターン20を含む半導体基板の全面に原子層蒸着の方法でバリア金属膜40を形成する(200)。以後、前記バリア金属膜40を含む半導体基板上に上部金属膜50を形成する(150)。前記下部導電パターン20及び前記上部金属膜50は前の説明の実施の形態と同一の方法で形成することができる。
一方、前記バリア金属膜40を原子層蒸着の工程を使って形成する方法は、バリア金属膜を形成する段階203及び前記形成されたバリア金属膜を浄化する段階205で構成される一周期の工程段階208を含む。本発明の望ましい実施の形態によると、前記一周期の工程段階208は、少なくとも一度繰り返して実施することができる(図9参照)。この時に、前記バリア金属膜を形成する段階203は、各周期ごとに互いに異なる工程条件(例えば、蒸着の厚さ)が適用される原子層蒸着技術を使って形成することが望ましい(Ti=T(i)、Ti=i番目の蒸着の厚さ、i=周期回数)。前記形成されたバリア金属膜を浄化する段階205は図3で説明した浄化工程130と同一であり得るので、これに対する説明は省略する。前記一周期の工程段階208は、前記バリア金属膜を浄化する段階205の前、または後に実施されるパージ工程をさらに含むことができる。前記パージ工程は窒N、水素H、アンモニアNH、及び四塩化チタンTiClのうちから選択された少なくとも一つ以上のパージガスを使うことができる。
原子層蒸着の工程を使って前記バリア金属膜40を形成する本発明の他の実施の形態によると、一周期の工程段階208′は図9で説明した一周期の工程段階208にガス除去段階204をさらに含むこともできる(図10参照)。前記ガス除去段階204は前記浄化工程205の前に原子層蒸着の方法で形成されたバリア金属膜に対して実施する。前記ガス除去段階204は、図4で説明したガス除去工程120と同一であり得るので、これに対する説明は省略する。
図7の説明の実施の形態の変形例として、原子層蒸着の方法で前記バリア金属膜40を形成した後(200)、図5の説明のスパッタリング方法を使って、また他のバリアメタル42を形成する段階140をさらに実施することもできる(図8及び図12参照)。この時に、前記バリア金属膜40を原子層蒸着の方法で形成する段階200は図9及び図10を通じて先の説明と同一である。
上述の本発明の実施の形態によると、前記バリア金属膜40の表面は前記浄化工程130、または205を通じて洗浄され、前記ビアホール35の縦横比h/wが13以上の場合にも、前記上部金属膜50は優れた埋め立て特性を示した。また、前記上部金属膜50がはげる現象は見つからなかった。すなわち、本発明の実施の形態による場合に、前記上部金属膜50の接着特性も改善される。
従来技術による半導体装置の導電性構造体の形成方法を説明するための工程断面図である。 従来技術による半導体装置の導電性構造体の形成方法を説明するための工程断面図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の実施の形態による半導体装置の導電性構造体の形成方法を説明するための工程順序図である。 本発明の一実施の形態によって形成された半導体装置の導電性構造体を説明するための工程断面図である。 本発明の他の実施の形態によって形成された半導体装置の導電性構造体を説明するための工程断面図である。
符号の説明
10 半導体基板
20 下部導電パターン
30 層間絶縁膜
40 バリア金属膜
42 他のバリア金属膜
50 上部導電膜

Claims (35)

  1. 半導体基板を提供する段階と、
    前記半導体基板上に下部導電パターンを形成する段階と、
    前記下部導電パターン上にバリア金属膜を形成する段階と、
    前記バリア金属膜をハロゲン族元素を含むガスを使って浄化する段階と、
    前記バリア金属膜上に上部導電膜を形成する段階と、を含み、
    前記バリア金属膜は、金属有機化学気相蒸着工程と原子層蒸着工程とのいずれかの工程によりコンタクトホールまたはビアホールに形成され、
    前記バリア金属膜を浄化する段階は、炭素の不十分な除去及びそれに起因する前記バリア金属膜を介した酸素の放出を低減させるために、前記バリア金属膜の表面の炭素を洗浄(cleaning)する工程であり、
    前記バリア金属膜を浄化する前に、前記バリア金属膜に含まれたガスを除去する段階をさらに含む
    ことを特徴とする導電性構造体の形成方法。
  2. 前記ガスは遷移金属をさらに含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  3. 前記ガスはヘリウム、ネオン、アルゴン、水素及び/または窒素をさらに含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  4. 前記バリア金属膜を浄化する段階は200乃至500℃の温度で前記バリア金属膜を浄化する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  5. 前記バリア金属膜を浄化する段階は300乃至450℃の温度で、500乃至10000sccmの流量で供給されるアルゴンガス及び1乃至100sccmの流量で供給されるTiClガスを使って前記バリア金属膜を浄化する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  6. 前記バリア金属膜を浄化する段階は1乃至100torrの圧力で、1秒乃至10分の時間の間前記バリア金属膜を浄化する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  7. 前記バリア金属膜に含まれたガスを除去する段階は、200乃至500℃の温度及び1mTorr乃至100Torrの圧力で、不活性ガスを使って前記バリア金属膜に含まれたガスを除去する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  8. 前記バリア金属膜は第1バリア金属膜であることを特徴とし、
    前記形成方法は前記上部導電膜を形成する前に前記第1バリア金属膜上に第2バリア金属膜を形成する段階をさらに含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  9. 前記バリア金属膜は第1バリア金属膜であることを特徴とし、
    前記形成方法は前記上部導電膜を形成する前に前記第1バリア金属膜上に第2バリア金属膜を形成する段階をさらに含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  10. 前記第2バリア金属膜を形成する段階はスパッタリングを含む物理的気相蒸着技術を使って前記第2バリア金属膜を形成する段階を含む
    ことを特徴とする請求項9に記載の導電性構造体の形成方法。
  11. 前記第2バリア金属膜はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項9に記載の導電性構造体の形成方法。
  12. 前記バリア金属膜を形成する段階は前記原子層蒸着工程を使って前記バリア金属膜を形成する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  13. 前記原子層蒸着工程を使って前記バリア金属膜を形成する段階及び前記バリア金属膜を浄化する段階は少なくとも二度実施される
    ことを特徴とする請求項12に記載の導電性構造体形成方法。
  14. 前記原子層蒸着工程を使って前記バリア金属膜を形成する段階、前記バリア金属膜に含まれたガスを除去する段階、及び前記バリア金属膜を浄化する段階は少なくとも二度実施される
    ことを特徴とする請求項12に記載の導電性構造体の形成方法。
  15. 前記バリア金属膜は第1バリア金属膜であることを特徴とし、
    前記形成方法は前記上部導電膜を形成する前に前記第1バリア金属膜上に第2バリア金属膜を形成する段階をさらに含む
    ことを特徴とする請求項12に記載の導電性構造体の形成方法。
  16. 前記下部導電パターンはタングステン、アルミニウム、多結晶シリコン、銅、チタン、チタン窒化膜、タンタル、タンタルシリコン窒化膜、及びタンタル窒化膜のうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  17. 前記バリア金属膜はチタン窒化膜、チタンシリコン窒化膜、タンタルシリコン窒化膜及びタンタル窒化膜のうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  18. 前記バリア金属膜を形成する段階は金属有機化学気相蒸着工程を使って前記バリア金属膜を形成する段階を含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  19. 前記上部導電膜はタングステン、アルミニウム、多結晶シリコン及び銅のうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  20. 前記バリア金属膜を浄化する前に、プラズマで前記バリア金属膜を処理する段階をさらに含む
    ことを特徴とする請求項1に記載の導電性構造体の形成方法。
  21. 前記プラズマは窒素ガス及び/または水素ガスを含む工程ガスを含む
    ことを特徴とする請求項20に記載の導電性構造体の形成方法。
  22. 半導体基板上に下部導電パターンを形成する段階と、
    前記下部導電パターンを含む半導体基板上に、金属有機前駆体を使ってバリア金属膜を蒸着する段階と、
    前記蒸着されたバリア金属膜を浄化する段階と、
    前記浄化されたバリア金属膜を含む半導体基板上に、上部導電膜を形成する段階と、を含み、
    前記バリア金属膜を浄化する段階はTiClガス及びアルゴンガスを含む工程ガスを使い、
    前記バリア金属膜は、金属有機化学気相蒸着工程と原子層蒸着工程とのいずれかの工程によりコンタクトホールまたはビアホールに形成され、
    前記バリア金属膜を浄化する段階は、炭素の不十分な除去及びそれに起因する前記バリア金属膜を介した酸素の放出を低減させるために、前記バリア金属膜の表面の炭素を洗浄(cleaning)する工程であり、
    前記バリア金属膜を浄化する前に、前記バリア金属膜に含まれたガスを除去する段階をさらに含む
    ことを特徴とする半導体装置の導電性構造体の形成方法。
  23. 前記バリア金属膜はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜TaSiN、及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  24. 前記金属有機前駆体はTDEAT及びTDMATのうちの一つを使う
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  25. 前記原子層蒸着工程は窒素N、水素H、アンモニアNH、及び四塩化チタンTiClのうちから選択された少なくとも一つ以上のパージガスを使うパージ工程を含む
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  26. 前記バリア金属膜を蒸着する段階はプラズマ処理する段階をさらに含む
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  27. 前記プラズマ処理は窒素ガス及び水素ガスを含む工程ガスを使って実施する
    ことを特徴とする請求項26に記載の半導体装置の導電性構造体の形成方法。
  28. 前記ガスを除去する段階は200℃乃至500℃の温度、1mTorr乃至100Torrの圧力で実施する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  29. 前記バリア金属膜を浄化する段階は200℃乃至500℃の温度で実施する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  30. 前記アルゴンガスは500乃至10000sccmの流量で供給され、前記TiClガスは1乃至100sccmの流量で供給される
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  31. 前記バリア金属膜を浄化する段階は1乃至100torrの圧力で実施する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  32. 前記バリア金属膜を浄化する段階は1秒乃至10分の時間の間実施する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  33. 前記バリア金属膜は第1バリア金属膜であることを特徴とし、
    前記形成方法は前記第1バリア金属膜を浄化した後、第2バリア金属膜を形成する段階をさらに含み、前記第2バリア金属膜はスパッタリング技術を使って形成する
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
  34. 前記第2バリア金属膜はチタン窒化膜TiN、チタンシリコン窒化膜TiSiN、タンタルシリコン窒化膜及びタンタル窒化膜TaNのうちから選択された少なくとも一つの物質で形成する
    ことを特徴とする請求項33に記載の半導体装置の導電性構造体の形成方法。
  35. 前記バリア金属膜を蒸着する段階及び前記バリア金属膜を浄化する段階は少なくとも一度繰り返して実施される
    ことを特徴とする請求項22に記載の半導体装置の導電性構造体の形成方法。
JP2004150986A 2003-06-03 2004-05-20 半導体装置の導電性構造体の形成方法 Expired - Fee Related JP4804725B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2003-035657 2003-06-03
KR1020030035657A KR100543458B1 (ko) 2003-06-03 2003-06-03 반도체 장치의 도전성 구조체 형성 방법

Publications (2)

Publication Number Publication Date
JP2004363583A JP2004363583A (ja) 2004-12-24
JP4804725B2 true JP4804725B2 (ja) 2011-11-02

Family

ID=33487857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004150986A Expired - Fee Related JP4804725B2 (ja) 2003-06-03 2004-05-20 半導体装置の導電性構造体の形成方法

Country Status (3)

Country Link
US (1) US7279416B2 (ja)
JP (1) JP4804725B2 (ja)
KR (1) KR100543458B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732307B2 (en) * 2004-06-14 2010-06-08 Aviza Technology Limited Method of forming amorphous TiN by thermal chemical vapor deposition (CVD)
KR100645207B1 (ko) * 2005-02-23 2006-11-10 주식회사 하이닉스반도체 반도체 소자의 배선 형성 방법
US20080174021A1 (en) * 2007-01-18 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having metal interconnections, semiconductor cluster tools used in fabrication thereof and methods of fabricating the same
US20080207006A1 (en) * 2007-02-28 2008-08-28 James Scott Martin Process for fabricating an integrated circuit
WO2010007991A1 (ja) * 2008-07-18 2010-01-21 株式会社アルバック Cu配線膜の形成方法
US20110268887A1 (en) 2009-03-13 2011-11-03 Adeka Corporation Process for removing residual water molecules in metallic-thin-film production method and purge solvent
CN101930977B (zh) * 2009-06-19 2012-07-04 万国半导体股份有限公司 接触孔中具有钨间隔层的功率mosfet器件及其制造方法
US8592296B2 (en) * 2010-06-16 2013-11-26 International Business Machines Corporation Gate-last fabrication of quarter-gap MGHK FET
KR101950867B1 (ko) 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10147799B2 (en) * 2016-01-15 2018-12-04 Taiwan Semiconductor Manufacturing Company Limited Method of fabricating tantalum nitride barrier layer and semiconductor device thereof
WO2023184165A1 (zh) * 2022-03-29 2023-10-05 华中科技大学 通孔填充方法及通孔填充装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599199B2 (ja) 1994-08-31 2004-12-08 富士通株式会社 多層配線を有する半導体装置の製造方法
JPH09205094A (ja) * 1996-01-25 1997-08-05 Anelva Corp 電子デバイス並びに窒化チタン薄膜の作成方法及び作成装置
KR19990006108A (ko) 1997-06-30 1999-01-25 김영환 베리어 금속 증착 방법
US6197683B1 (en) * 1997-09-29 2001-03-06 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact of semiconductor device using the same
US5972179A (en) * 1997-09-30 1999-10-26 Lucent Technologies Inc. Silicon IC contacts using composite TiN barrier layer
JP2000091269A (ja) * 1998-09-10 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
JP2000331957A (ja) * 1999-05-17 2000-11-30 Anelva Corp Cu配線膜形成方法
US20020072227A1 (en) * 2000-08-24 2002-06-13 Noel Russell Method for improving barrier properties of refractory metals/metal nitrides with a safer alternative to silane
JP2002134436A (ja) * 2000-10-16 2002-05-10 Applied Materials Inc プラズマ処理装置及び方法並びに基板生産物
KR20020083573A (ko) 2001-04-27 2002-11-04 주식회사 하이닉스반도체 반도체장치의 베리어금속막 형성방법
JP2003332426A (ja) * 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
JP2004363583A (ja) 2004-12-24
KR20040104146A (ko) 2004-12-10
KR100543458B1 (ko) 2006-01-20
US7279416B2 (en) 2007-10-09
US20040248397A1 (en) 2004-12-09

Similar Documents

Publication Publication Date Title
US6955983B2 (en) Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer
US20080242088A1 (en) Method of forming low resistivity copper film structures
KR100455382B1 (ko) 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
JP2005513813A (ja) 基板上に半導体集積回路用銅配線を形成する方法
TW200419642A (en) Integration of ALD/CVD barriers with porous low k materials
KR20140099311A (ko) 구리 배리어 용도들을 위한 도핑된 탄탈룸 질화물
US7977791B2 (en) Selective formation of boron-containing metal cap pre-layer
JP4804725B2 (ja) 半導体装置の導電性構造体の形成方法
KR20020072875A (ko) 반도체 소자의 금속 배선 형성 방법
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
US20040082167A1 (en) Methods of forming aluminum structures in microelectronic articles and articles fabricated thereby
KR100578221B1 (ko) 확산방지막을 구비하는 반도체소자의 제조 방법
KR100667905B1 (ko) 반도체 소자의 구리 금속배선 형성방법
JP2004179605A (ja) アルミニウム金属配線形成方法
JP2002057125A (ja) 金属配線形成方法
US8159069B2 (en) Metal line of semiconductor device without production of high resistance compound due to metal diffusion and method for forming the same
US7524761B2 (en) Method for manufacturing semiconductor device capable of reducing parasitic bit line capacitance
US7041582B2 (en) Method of manufacturing semiconductor device
JP2007258390A (ja) 半導体装置、および半導体装置の製造方法
JPH1074709A (ja) 半導体装置とその製造方法
KR100370143B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100503965B1 (ko) 반도체 소자의 확산 방지막 형성 방법
WO2011059036A1 (ja) 半導体装置の製造方法
JP2006147895A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110712

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110810

R150 Certificate of patent or registration of utility model

Ref document number: 4804725

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140819

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees