以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
本実施の形態1における半導体装置について図面を参照しながら説明する。図1は、本実施の形態1における半導体チップCHPの外観を示す斜視図である。図1において、半導体チップCHPは矩形形状をしており、半導体チップCHPの素子形成面側の主面に複数のバンプ電極BMPが形成されている。複数のバンプ電極BMPは、半導体チップCHPの主面上にアレイ状に配置されている。図1に示す半導体チップCHPでは、半導体チップCHPの主面に直接外部接続端子となるバンプ電極BMPが形成されていることになる。つまり、本実施の形態1における半導体チップCHPは、チップ状態でパッケージングがなされている、いわゆるWPP(Wafer Process Package)技術が適用されている。このWPP技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このWPP技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
図2は、半導体チップCHPに形成されたバンプ電極BMPの下層構造を示す斜視図である。ここで、WPP技術を使用しない通常の半導体チップCHPについて説明すると、半導体チップの最上層配線層にパッドが形成されている。通常の半導体チップでは、半導体チップの内部にMISFET(Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドが形成されている。つまり、通常の半導体チップでは、最上層の表面にパッドが形成された構成となっている。そして、通常の半導体チップのパッケージング技術では、例えば、配線基板(リードフレームでもよい)上に半導体チップを搭載し、配線基板上の端子と半導体チップに形成されたパッドPDとをワイヤで接続した後、半導体チップを樹脂封止するようになっている。
これに対し、WPP技術を使用する半導体チップCHPの構成について図2を参照しながら説明する。まず、図2には示されていないが、半導体チップCHPを構成する半導体基板(図示せず)上にはMISFETなどの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドPDが形成されている。通常の半導体チップでは、半導体チップの表面にパッドが形成された構成をしているが、WPP技術を使用した半導体チップCHPでは、パッドPD上にパッケージングがなされている。図2は、半導体チップCHPに形成されたパッドPDより上層の構造を示す図である。図2に示すように、WPP技術を使用する半導体チップCHPでは、絶縁膜IF1上に形成されたパッドPDと電気的に接続する再配線RWが形成され、この再配線RWにランドLNDが形成されている。つまり、半導体チップCHPに形成されたパッドPDとランドLNDとを再配線RWで接続するように構成されている。そして、半導体チップCHPに形成されているパッドPD、再配線RWおよびランドLNDは、例えば、ポリイミド樹脂などからなる絶縁膜IF2に覆われている。そして、この絶縁膜IF2にランドLNDを露出する開口部が形成され、ランドLNDと電気的に接続するようにバンプ電極BMPが形成されている。このように、WPP技術を使用している半導体チップCHPでは、パッドPDの上層に再配線RW、ランドLNDおよびバンプ電極BMPが形成され、パッケージングがなされているのである。したがって、半導体チップCHPのパッケージングを半導体チップCHPのサイズで実施することができるため、半導体チップCHPをパッケージングした半導体装置の小型化を図ることができる利点がある。
さらに、パッドPDの上層に形成される再配線RW、ランドLNDおよびバンプ電極BMPは、ウェハプロセスを応用して形成されている。すなわち、パッドPDの上層に形成されている再配線RW、ランドLNDおよびバンプ電極BMPは、パッドPDの下層に形成されている多層配線やMISFETなどを形成するウェハプロセスを用いて形成されている。したがって、WPP技術は、半導体ウェハの状態で処理される技術である。
図3は、半導体ウェハWを示す図である。図3に示すように、半導体ウェハWは、略円形形状をしているが、半導体ウェハWにオリエンテーションフラットOFと呼ばれる直線状の切りかけが設けられている。このオリエンテーションフラットOFは、半導体ウェハの面方位を示す目印として機能するものである。なお、オリエンテーションフラットOFの代わりとして、オリエンテーションフラットOFと同様の機能を有する目印として、V字形状のノッチを使用する場合もある。
半導体ウェハWの内部領域は半導体チップを形成するための製品チップ領域が複数形成されている。個々の製品チップ領域は矩形形状をしており、この製品チップ領域の外側に外周領域GRが形成されている。外周領域GRは、製品チップ領域とはならない領域であり、製品チップ領域が矩形形状であり、半導体ウェハWが略円形形状をしていることから、必然的に形成される領域である。半導体ウェハWに形成されている個々の製品チップ領域には、図1および図2に示すWPP構造が形成される。ここで、本明細書で、WPP構造とは、パッドPDの上層に形成されるパッケージング構造を示しており、図2に示すパッドPD、再配線RW、ランドLNDおよびバンプ電極BMPを含む構造として定義される。
以上のように、半導体ウェハWに形成されている個々の製品チップ領域には、WPP構造が形成されているが、本発明者らは、製品チップ領域の位置によってWPP構造を構成するバンプ電極BMPの位置ずれが生じる不具合が発生することを見出した。例えば、図3に示すように、半導体ウェハWの中央領域に形成されている製品チップ領域CAでは、バンプ電極BMPの位置ずれ不良が発生しないのに対し、半導体ウェハWの外周領域GRと接する製品チップ領域CBでは、バンプ電極BMPの位置ずれ不良が発生するのである。特に、バンプ電極BMPの位置ずれ不良が発生する製品チップ領域は、半導体ウェハWの中心に対してオリエンテーションフラットOFと反対側であって、外周領域GRと接している製品チップ領域CBであることが明らかになっている。
具体的に、バンプ電極BMPの位置ずれ不良について図面を参照しながら説明する。図4は、図3の製品チップ領域CAに形成されているWPP構造を示す図であり、図5は、図3の製品チップ領域CBに形成されているWPP構造を示す図である。図4に示すように、パッドPDとランドLNDとは再配線RWで接続されており、ランドLND上にバンプ電極BMP1が形成されている。このバンプ電極BMP1は正常に形成されており、ランドLND上に円形形状のバンプ電極BMPが配置されている。一方、図5でも、パッドPDとランドLNDとは再配線RWで接続されており、ランドLND上にバンプ電極BMP2が形成されている。このとき、バンプ電極BMP2は位置ずれを起こしており、バンプ電極BMP2が正常に配置されていないことがわかる。
本発明者らは、特定の製品チップ領域CBでバンプ電極BMP2の位置ずれ不良が発生することの原因を究明したところ、WPP構造を形成する再配線プロセスに問題があることを見出した。この点について図6〜図12を参照しながら説明する。なお、図6〜図12において、図面の左側領域は製品チップ領域CAを示し、図面の右側領域は製品チップ領域CBを示している。そして、図6〜図12においては、図4および図5のA−A線で切断した断面を示している。
まず、図示しない半導体素子および多層配線を形成した後、図6に示すように、多層配線の最上層を覆う絶縁膜100を形成する。そして、この絶縁膜100上に電極層101を形成する。続いて、図7に示すように、電極層101上にレジスト膜102を形成した後、このレジスト膜102をパターニングする。レジスト膜102のパターニングは、再配線(ランドも含む)を形成する領域に開口部103を形成するように行なわれる。
次に、図8に示すように、レジスト膜102に形成された開口部103内に電解めっき法を使用して銅膜とニッケル膜を順次形成する。このとき、例えば、図8に示すように、製品チップ領域CAでは、銅膜104aおよびニッケル膜105aが形成される。一方、製品チップ領域CBでは、銅膜104bおよびニッケル膜105bが形成される。製品チップ領域CAに形成される銅膜104aおよびニッケル膜105aの膜厚は正常であり、銅膜104aとニッケル膜105aを合わせた積層膜(めっき膜)は、開口部103からはみ出ることはない。これに対し、製品チップ領域CBに形成される銅膜104bおよびニッケル膜105bの膜厚は異常に厚くなる。この結果、製品チップ領域CBでは、銅膜104bとニッケル膜105bを合わせた積層膜(めっき膜)が開口部103からはみ出すこととなる。したがって、製品チップ領域CBでは、開口部103から溢れ出した積層膜が互いに隣接する再配線(あるいはランド)同士で接続されてしまいショート不良を引き起こすことが懸念される。通常の電解めっき法では半導体ウェハの全体にわたって均一にめっき膜が形成されると想定されているが、実際には、半導体ウェハの各製品チップ領域によってめっき膜にばらつきが生じることが判明した。例えば、半導体ウェハの中央領域に形成されている製品チップ領域CAでは正常にめっき膜が形成されるが、半導体ウェハの外周領域と接する製品チップ領域CBでは、めっき膜の膜厚が異常に厚く形成されるのである。
続いて、図9に示すように、パターニングしたレジスト膜102を除去する。これにより、製品チップ領域CBに形成されている積層膜(銅膜104bとニッケル膜105b)は、マッシュルーム形状のような異常形状となる。そして、図10に示すように、半導体ウェハの全面にポリイミド樹脂膜からなる絶縁膜106を形成する。このとき、図10に示すように、製品チップ領域CAでは銅膜104aおよびニッケル膜105aを正常に覆うように絶縁膜106が形成される。これに対し、製品チップ領域CBでは銅膜104bおよびニッケル膜105bからなる積層膜がマッシュルーム形状をしている。したがって、銅膜104bおよびニッケル膜105bからなる積層膜を覆うように絶縁膜106が形成されるが、マッシュルーム形状に起因したオーバハング領域が存在するため、オーバハング領域で絶縁膜106の形成不良が発生しやすくなる。つまり、オーバハング領域は絶縁膜106で被覆されにくくなっているので、絶縁膜106に穴が発生するおそれがある。このように絶縁膜106に穴が形成されると、異物や水分などが穴から侵入することが生じるため、半導体装置の信頼性を低下させることとなる。
次に、図11に示すように、ポリイミド樹脂膜からなる絶縁膜106をパターニングしてニッケル膜を露出する開口部を形成する。具体的に、製品チップ領域CAでは、絶縁膜106に正常な形状の開口部107aを形成することができ、この開口部107aからニッケル膜105aの一部が露出する。これに対し、製品チップ領域CBでは、絶縁膜106に開口部107bが形成されるが、この開口部107bの内部に向って、裾を引くように絶縁膜106が残存する。このため、開口部107bの開口径は正常な場合に比べて狭くなる。このように製品チップ領域CBで開口部107b内に絶縁膜106が裾を引くように残存するのは以下に示す理由による。
製品チップ領域CBでは、電解めっき工程で、銅膜104bとニッケル膜105bの膜厚が異常に厚く形成される結果、銅膜104bとニッケル膜105bの積層膜の高さが、製品チップ領域CAに形成される積層膜(銅膜104aとニッケル膜105a)の高さよりも高くなる。このことは、製品チップ領域CBに形成される積層膜(銅膜104bとニッケル膜105b)を覆うように形成される絶縁膜106の膜厚が薄くなることを意味する。このため、感光性ポリイミド樹脂膜から構成される絶縁膜106に露光光を照射すると、製品チップ領域CBの積層膜(銅膜104bとニッケル膜105b)上に形成されている絶縁膜106の単位面積あたりのドーズ量(露光量)が大きくなる。したがって、絶縁膜106に露光光が照射されなかった領域が除去されて開口部107bが形成されるが、開口部107bの境界に照射されるドーズ量(露光量)が大きくなることから、開口部107bの境界から裾を引くように露光されてしまう領域が発生するのである。この結果、開口部107bが正常に開口されず開口部107b内に裾を引くように絶縁膜106が残存するのである。
その後、図12に示すように、製品チップ領域CAでは、開口部107aから露出するニッケル膜105a上に金膜108を形成し、この金膜108上にバンプ電極BMP1を形成する。製品チップ領域CAでは、開口部107aが正常に開口されているため、この開口部107aに形成されるバンプ電極BMP1は、位置ずれもなく正常に形成される。これに対し、製品チップ領域CBでは、開口部107bから露出するニッケル膜105b上に金膜108が形成されるが、開口部107b内には、裾を引くように絶縁膜106が形成されているので、ニッケル膜105bが露出する領域は狭い異常形状となる。このため、金膜108は開口部107bの全体にわたって形成されなくなる。したがって、金膜108上にバンプ電極BMP2が形成されるが、金膜108が正常な円形形状に形成されていないので、金膜108上に形成されるバンプ電極BMP2は位置ずれ不良を起こしてしまう。
以上のように、特定の製品チップ領域CBでバンプ電極BMP2の位置ずれ不良が発生することの原因は、製品チップ領域CBに形成するめっき膜の膜厚が異常に厚く形成されることに起因していることがわかる。さらに、外周領域に接する製品チップ領域CBにおいて、めっき膜の膜厚が異常に厚く形成されることで、バンプ電極BMP2の位置ずれ不良だけでなく、隣接する再配線(ランド)間のショート不良や、絶縁膜106の信頼性低下の問題を引き起こすことが本発明者らの検討で明らかになった。
続いて、半導体ウェハの外周領域に接する製品チップ領域CBでめっき膜の膜厚が異常に厚く形成される理由について説明する。
図13は、電解めっき工程で使用される電解めっき装置の概略構成を示す図である。図13に示すように、電解めっき装置PAに半導体ウェハWが配置されており、この半導体ウェハWの素子形成面がめっき液PSに浸されるように配置されている。このように構成されている電解めっき装置PAを使用して半導体ウェハWにめっき膜を形成する工程について説明する。まず、半導体ウェハWとして図14に示すようにパターンが形成されていない半導体ウェハW1上にめっき膜を形成する場合について説明する。
図15は、図13に示す電解めっき装置PAの領域R1を拡大して示す図である。図15に示すように、めっき液PSと接触するように半導体ウェハW1が配置される。この半導体ウェハW1には電極層Eが形成されており、電極層Eがめっき液PSに接触するように配置されている。半導体ウェハW1に形成された電極層Eは電解めっき装置に形成されているカソード電極CEと電気的に接続されている。このカソード電極CEとめっき液PSの間には絶縁体からなるシールSが形成されている。
このように構成されている電解めっき装置のカソード電極CEに電極を流すと、カソード電極CEから供給された電子が半導体ウェハW1に形成されている電極層Eへと流れる。そして、電極層Eからめっき液PSに電子が供給される。このとき、電極層Eへ伝わる電子は電極層Eの全体にわたって均一に供給される。すると、図16に示すように、めっき液PSに含まれる銅イオンと電子が結合して電極層Eの表面に銅が析出する。この結果、電極層E上に銅膜PF1が形成される。さらに、めっき膜PSの成分を代えてカソード電極CEから電極層Eへ電子を供給すると、めっき液PSに含まれるニッケルイオンと電子が結合して銅膜PF1の表面にニッケル膜PF2が析出する。このようにパターンが形成されていない半導体ウェハW1上に銅膜PF1とニッケル膜PF2を形成する場合、半導体ウェハW1の電極層Eに供給される電子はめっき液PSで徐々に消費されるが、概ね半導体ウェハW1の全体にわたって均一に消費される。このため、半導体ウェハW1に形成される銅膜PF1とニッケル膜PF2は、半導体ウェハW1の全体にわたって、概ね均一な膜厚となる。
続いて、製品パターンを形成した半導体ウェハ上にめっき膜を形成する場合について説明する。図17は、製品パターンが形成されている半導体ウェハW2を示す図である。図17に示すように、実際に製品に使用する半導体ウェハW2にはレジスト膜によってパターニングが施されている。具体的には、半導体ウェハW2の製品チップ領域には、製品パターンが形成されている。例えば、製品チップ領域CAや製品チップ領域CBにも製品パターンが形成されている。さらに、製品チップ領域の外側に形成されている外周領域の大部分にも製品パターンが形成されている。ただし、外周領域には半導体ウェハW2を識別するための識別記号を形成するネーミング領域NRが形成されている。このネーミング領域NRにめっき膜が形成されると、識別記号がめっき膜で埋まって読み取ることができなくなるため、めっき膜が形成されないようにネーミング領域NRはレジストパターンRMで覆われている。例えば、図17に示すように、ネーミング領域NRは、半導体ウェハW2の中心に対してオリエンテーションフラットOFと反対側の外周領域に形成されている。ネーミング領域NRを覆うレジストパターンRMは、外周領域と接する製品チップ領域CBとの境界まで形成されている。以上のようにパターンが形成されている半導体ウェハW2にめっき膜を形成する。
図18は、図13に示す電解めっき装置PAの領域R1を拡大して示す図である。図18に示すように、めっき液PSと接触するように半導体ウェハW2が配置される。この半導体ウェハW2には電極層Eが形成されており、電極層Eがめっき液PSに接触するように配置されている。半導体ウェハW2に形成された電極層Eは電解めっき装置に形成されているカソード電極CEと電気的に接続されている。このカソード電極CEとめっき液PSの間には絶縁体からなるシールSが形成されている。このとき、パターンを形成している半導体ウェハW2では、図17に示すようにネーミング領域NRを覆うレジストパターンRMが形成されている。したがって、図18においても、半導体ウェハW2の外周部にはレジストパターンRMが図示されている。
このように構成されている電解めっき装置のカソード電極CEに電極を流すと、カソード電極CEから供給された電子が半導体ウェハW2に形成されている電極層Eへと流れる。そして、電極層Eからめっき液PSに電子が供給される。このとき、半導体ウェハW2の外周領域では、レジストパターンRMが形成されているので、レジストパターンRMが形成されている領域では、電極層Eとめっき液PSは接触しないことになり、めっき膜の形成は行なわれない。すなわち、電解めっき装置のカソード電極CEから電極層Eへ供給された電子は、レジストパターンRMが形成されている領域を通過している間は、めっき膜の形成に消費されないで蓄積されることになる。そして、電極層Eを伝わる電子がレジストパターンRMの形成されていない領域(例えば、製品チップ領域CB)まで到達すると、その領域では電極層Eとめっき液PSが接触していることから、電子が消費されてめっき膜が形成される。つまり、半導体ウェハW2の端部から供給された電子は、レジストパターンRMの形成されている外周領域では消費されずに蓄積され、レジストパターンRMが途切れる製品チップ領域CBで初めて消費されることになる。この結果、図18に示すように、レジストパターンRMの形成されている外周領域から製品チップ領域CBに到達すると、蓄積されていた電子が一気に消費される。つまり、レジストパターンRMと製品チップ領域CBの境界領域で大量に電子が消費される。
この結果、図19に示すように、レジストパターンRMを通過して製品チップ領域CBに到達すると同時にめっき液PSに大量の電子が供給されることになる。このため、レジストパターンRMが途切れて初めて電極層Eがめっき液PSと接触する領域で銅膜PF1およびニッケル膜PF2の膜厚が異常に厚くなるのである。その後は、電極層Eがめっき液PSと接触しているので、半導体ウェハW2の電極層Eに供給される電子はめっき液PSで徐々に消費される。したがって、パターンが形成されている半導体ウェハW2では、レジストパターンRMを形成していることが原因となって、レジストパターンRMに隣接する製品チップ領域CBでめっき膜の膜厚が異常に厚くなるのである。
以下では、この現象を前提として、半導体ウェハの外周領域に接している製品チップ領域でも、めっき膜の異常成長を抑制することができる本実施の形態1における技術的思想について説明する。本実施の形態1における半導体装置の製造方法では、まず、半導体ウェハ上にMISFETを形成する工程と、MISFET上に多層配線を形成する工程について説明する。その後、本実施の形態1の特徴である再配線工程について説明する。
半導体装置の製造工程の一例としてCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor1)の製造工程を例に挙げて説明する。
まず、図20に示すように、ホウ素(B)などのp型不純物を導入したシリコン単結晶よりなる半導体基板1を用意する。このとき、半導体基板1は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1のCMISFET形成領域に素子間を分離する素子分離領域2を形成する。素子分離領域2は、素子が互いに干渉しないようにするために設けられる。この素子分離領域2は、例えばLOCOS(local Oxidation of silicon)法やSTI(shallow trench isolation)法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板1にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法(CMP;chemical mechanical polishing)により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域2を形成することができる。
次に、素子分離領域2で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちnチャネル型MISFET形成領域には、p型ウェル3を形成し、pチャネル型MISFET形成領域には、n型ウェル4を形成する。p型ウェル3は、例えばホウ素などのp型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、n型ウェル4は、例えばリン(P)や砒素(As)などのn型不純物をイオン注入法により半導体基板1に導入することで形成される。
続いて、p型ウェル3の表面領域およびn型ウェル4の表面領域にチャネル形成用の半導体領域(図示せず)を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図21に示すように、半導体基板1上にゲート絶縁膜5を形成する。ゲート絶縁膜5は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜5は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜5を酸窒化シリコン膜(SiON)としてもよい。さらに、ゲート絶縁膜5は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる。このように高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
続いて、ゲート絶縁膜5上にポリシリコン膜6を形成する。ポリシリコン膜6は、例えば、CVD法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、nチャネル型MISFET形成領域に形成されているポリシリコン膜6中にリンや砒素などのn型不純物を導入する。同様に、pチャネル型MISFET形成領域に形成されているポリシリコン膜6中にホウ素などのp型不純物を導入する。
次に、図22に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜6を加工して、nチャネル型MISFET形成領域にゲート電極7aを形成し、pチャネル型MISFET形成領域にゲート電極7bを形成する。
ここで、nチャネル型MISFET形成領域のゲート電極7aには、ポリシリコン膜6中にn型不純物が導入されている。このため、ゲート電極7aの仕事関数値をシリコンの伝導帯近傍(4.15eV)の値にすることができるので、nチャネル型MISFETのしきい値電圧を低減することができる。一方、pチャネル型MISFET形成領域のゲート電極7bには、ポリシリコン膜6中にp型不純物が導入されている。このため、ゲート電極7bの仕事関数値をシリコンの価電子帯近傍(5.15eV)の値にすることができるので、pチャネル型MISFETのしきい値電圧を低減することができる。このように本実施の形態1では、nチャネル型MISFETとpチャネル型MISFETの両方でしきい値電圧を低減することができる(デュアルゲート構造)。
続いて、図23に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFETのゲート電極7aに整合した浅いn型不純物拡散領域8を形成する。浅いn型不純物拡散領域8は、半導体領域である。同様に、pチャネル型MISFET形成領域に浅いp型不純物拡散領域9を形成する。浅いp型不純物拡散領域は9、pチャネル型MISFETのゲート電極7bに整合して形成される。この浅いp型不純物拡散領域9は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
次に、図24に示すように、半導体基板1上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、CVD法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール10をゲート電極7a、7bの側壁に形成する。サイドウォール10は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール10を形成してもよい。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、nチャネル型MISFET形成領域にサイドウォール10に整合した深いn型不純物拡散領域11を形成する。深いn型不純物拡散領域11は、半導体領域である。この深いn型不純物拡散領域11と浅いn型不純物拡散領域8によってソース領域が形成される。同様に、深いn型不純物拡散領域11と浅いn型不純物拡散領域8によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いn型不純物拡散領域8と深いn型不純物拡散領域11で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。
同様に、pチャネル型MISFET形成領域にサイドウォール10に整合した深いp型不純物拡散領域12を形成する。この深いp型不純物拡散領域12と浅いp型不純物拡散領域9によってソース領域およびドレイン領域が形成される。したがって、pチャネル型MISFETにおいてもソース領域およびドレイン領域はLDD構造をしている。
このようにして、深いn型不純物拡散領域11および深いp型不純物拡散領域12を形成した後、1000℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
その後、半導体基板1上にコバルト膜を形成する。このとき、ゲート電極7a、7bに直接接するようにコバルト膜が形成される。同様に、深いn型不純物拡散領域11および深いp型不純物拡散領域12にもコバルト膜が直接接する。
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極7a、7bを構成するポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜13を形成する。これにより、ゲート電極7a、7bはポリシリコン膜6とコバルトシリサイド膜13の積層構造となる。コバルトシリサイド膜13は、ゲート電極7a、7bの低抵抗化のために形成される。同様に、上述した熱処理により、深いn型不純物拡散領域11および深いp型不純物拡散領域12の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜13が形成される。このため、深いn型不純物拡散領域11および深いp型不純物拡散領域12においても低抵抗化を図ることができる。
そして、未反応のコバルト膜は、半導体基板1上から除去される。なお、本実施の形態1では、コバルトシリサイド膜13を形成するように構成しているが、例えば、コバルトシリサイド膜13に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
次に、図25に示すように、半導体基板1の主面上に層間絶縁膜となる窒化シリコン膜14および酸化シリコン膜15を形成する。この窒化シリコン膜14は、例えば、CVD法を使用して形成することができる。そして、酸化シリコン膜15は、例えばTEOS(tetra ethyl ortho silicate)を原料としたCVD法を使用して形成することができる。その後、酸化シリコン膜15の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜14および酸化シリコン膜15にコンタクトホールCNTを形成する。そして、コンタクトホールCNTの底面および内壁を含む酸化シリコン膜15上にチタン/窒化チタン膜16aを形成する。チタン/窒化チタン膜16aは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜16aは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホールCNTを埋め込むように、半導体基板1の主面の全面にタングステン膜16bを形成する。このタングステン膜16bは、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜15上に形成された不要なチタン/窒化チタン膜16aおよびタングステン膜16bを例えばCMP法を除去することにより、プラグPLG1を形成することができる。
続いて、多層配線を形成する工程の一例について説明する。なお、理解を簡単にするために、図26〜図36では、プラグPLG1より下に形成されている構造についての図示を省略している。
まず、図26に示すように、プラグPLG1を形成した酸化シリコン膜上に、例えばCVD法を使用して窒化シリコン膜17を形成する。窒化シリコン膜17は、その後行われるエッチングのストッパ膜となる。すなわち、窒化シリコン膜17は、酸化シリコン膜18に配線形成用の溝をエッチングにより形成する際、過度のエッチングにより下層に損傷を与えたり、加工寸法精度の劣化を防止するために形成される。なお、窒化シリコン膜17の代わりに炭化シリコン(SiC)膜を形成してもよい。
その後、窒化シリコン膜17上に、例えばCVD法を使用して酸化シリコン膜18を形成する。この酸化シリコン膜18を形成する際、フッ素を添加してもよい。酸化シリコン膜18にフッ素を添加することにより、酸化シリコン膜18の誘電率を下げることができるため、配線遅延を抑制することができる。なお、酸化シリコン膜18の代わりに有機系の低誘電率材料を使用してもよい。
次に、図27に示すように、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜17および酸化シリコン膜18に配線溝19を形成する。配線溝19の底部には、チタン/窒化チタン膜およびタングステン膜が埋め込まれたプラグPLG1が露出している。
続いて、図28に示すように、半導体基板の主面上にタンタル膜と窒化タンタル膜の積層膜よりなるタンタル/窒化タンタル膜20を形成する。タンタル/窒化タンタル膜20は、例えばスパッタリング法を使用して形成することができる。このタンタル/窒化タンタル膜20は、導電性バリア膜としての機能を有している。すなわち、後述するように配線溝19へ埋め込まれる銅のシリコンなどへの拡散を防止する機能を有している。このような導電性バリア膜としては、タンタル膜や窒化タンタル膜20に代えて、例えばチタン(Ti)膜、窒化チタン(TiN)膜、タングステン(W)膜、窒化タングステン(WN)膜、窒化チタンシリサイド膜、窒化タングステンシリサイド膜を用いてもよい。また、これらの合金を主材料に用いている膜でもよい。さらに、上記した単体膜だけでなく積層膜を使用することもできる。
次に、タンタル/窒化タンタル膜20上に銅(Cu)膜からなる比較的薄いシード膜21を形成する。シード膜21は、例えばスパッタリング法を使用して形成することができる。このシード膜21は、後述する主導体膜である銅膜22とタンタル/窒化タンタル膜20との密着性を向上させるために形成される。また、シード膜21は、後述する電解めっき法を行う際の電極としての役割も有する。
その後、図29に示すように、半導体基板の全面にシード膜21に比べて相対的に厚い銅膜22を、配線溝19へ埋め込むように形成する。銅膜22は、例えば電解めっきや無電解めっきなどのめっき法を使用して形成される。また、導電性バリア膜上に直接スパッタリング法により銅膜22を形成した後、リフローすることにより表面を平坦化することによっても形成することができるし、CVD法を使用して銅膜22を堆積させるようにしてもよい。
銅膜22の材料は、銅よりなるが、銅合金より構成してもよい。例えば、銅合金として、銅を主体とし、Mg、Ag、Pd、Ti、Ta、Al、Nb、ZrまたはZnなどを含むようなものが挙げられる。
続いて、図30に示すように、配線溝19に埋め込まれたタンタル/窒化タンタル膜20および銅膜22を残す一方で、酸化シリコン膜18上に形成された不要なタンタル/窒化タンタル膜20および銅膜22を除去することにより、配線L1を形成する。不要なタンタル/窒化タンタル膜20および銅膜22の除去には、例えばCMPを使用した研磨によって行うことができる。配線L1は、プラグPLG1を介してソース領域やドレイン領域などと電気的に接続されている。
ここで、図29においては、シード膜21と主導電膜である銅膜22を分けて記載したが、シード膜21と銅膜22は、一体化されているため、以後の図面においては銅膜22として記載する。
次に、図31に示すように、配線L1を形成した酸化シリコン膜18上に、窒化シリコン膜23を形成する。窒化シリコン膜23は、例えばCVD法によって形成することができる。この窒化シリコン膜23は、配線L1のバリア絶縁膜として機能する。なお、窒化シリコン膜23の代わりに炭化シリコン(SiC)膜や炭窒化シリコン(SiCN)膜を形成してもよい。
次に、窒化シリコン膜23上に酸化シリコン膜24、窒化シリコン膜25、酸化シリコン膜26を順次、形成する。それぞれの膜は、例えばCVD法によって形成することができる。
そして、図32に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜23、酸化シリコン膜24、窒化シリコン膜25、酸化シリコン膜26を加工することにより、開口部27を形成する。
続いて、図33に示すように、半導体基板の主面上の全面に、例えばスパッタリング法を使用して、タンタル膜および窒化タンタル膜の積層膜よりなるタンタル/窒化タンタル膜28を形成する。タンタル/窒化タンタル膜28は、前述したタンタル/窒化タンタル膜20と同様の機能を有し、例えば銅の拡散を防止する機能を有する。このとき、開口部27の内部にもタンタル/窒化タンタル膜28が形成される。
次に、タンタル/窒化タンタル膜28が形成された半導体基板に、例えばスパッタリング法を使用して銅膜よりなる比較的薄いシード膜29を形成する。そして、図34に示すように、銅膜30を開口部27へ埋め込むように形成する。銅膜30は、例えばめっき法を使用して形成することができ、銅や銅合金より形成されている。
続いて、図35に示すように、開口部27に埋め込まれたタンタル/窒化タンタル膜28および銅膜30を残す一方で、酸化シリコン膜26上に形成された不要なタンタル/窒化タンタル膜20および銅膜30を除去することにより、配線L2およびプラグPLG2を形成する。不要なタンタル/窒化タンタル膜28および銅膜30の除去には、例えばCMPを使用した研磨によって行うことができる。
その後、図36に示すように、配線L2を形成した酸化シリコン膜26上に窒化シリコン膜31および酸化シリコン膜32を順次形成する。そして、酸化シリコン膜32上にチタン/窒化チタン膜33a、アルミニウム膜33bおよびチタン/窒化チタン膜33cからなる積層膜を順次形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、この積層膜をパターニングしてパッドPDを形成する。このパッドPDは多層配線の最上層に形成される。以上のようにして、多層配線を形成することができる。なお、本実施の形態1では、多層配線を銅膜を使用したダマシン配線で形成する例を示しているが、これに限らず、アルミニウム膜を使用した配線を形成してもよい。
次に、本実施の形態1の特徴である再配線工程について図面を参照しながら説明する。この再配線工程では、図3に示す製品チップ領域CAと製品チップ領域CBとを対比しながら説明する。製品チップ領域CAは、半導体ウェハの中央領域に形成される領域であり、製品チップ領域CBは、半導体ウェハの外周領域と接する領域である。
まず、図37に示すように、パッドPDを形成した酸化シリコン膜32上に酸化シリコン膜34と窒化シリコン膜35を形成する。酸化シリコン膜34はTEOSを原料とした膜であり、例えば、CVD法で形成することができる。同様に、窒化シリコン膜35もCVD法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜35と酸化シリコン膜34を貫通してパッドPDの一部を露出する開口部36を形成する。次に、半導体ウェハの外周領域にあるネーミング領域に識別記号を形成する。識別記号は、例えば、レーザによって半導体ウェハを加工することにより形成される。このネーミング領域は、製品チップ領域CBと接する外周領域の一部に形成される。
続いて、図38に示すように、開口部36を形成した窒化シリコン膜35上にポリイミド膜37を塗布する。このポリイミド膜37は半導体ウェハの全面(主面)に形成される。そして、図39に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド膜37に開口部38を形成する。この開口部38の下部には開口部36が形成されており、開口部36と開口部38によりパッドPDの一部が露出している。
次に、図40に示すように、半導体ウェハの全面にわたって、開口部36内および開口部38内を含むポリイミド膜37上に電極層39を形成する。すなわち、半導体ウェハの全面に電極層を形成する。この電極層39は、開口部36の底部でパッドPDと電気的に接続される。電極層39は、例えば、窒化チタン膜と銅膜との積層膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
その後、図41に示すように、半導体ウェハの全面にわたって、半導体ウェハの全面に形成された電極層39上にレジスト膜40を塗布し、このレジスト膜40に対してフォトリソグラフィ技術を使用することにより、レジスト膜40をパターニングする。レジスト膜40のパターニングは、再配線およびランドを形成する領域のレジスト膜を除去して電極層39が露出するように行なわれる。そして、電極層39を用いた電解めっき法により再配線およびランドを形成する。
この電解めっき工程について詳細に説明する。図42は、半導体ウェハW3に対してレジスト膜(図41のレジスト膜40)によるパターニングを実施した様子を示す図である。図42に示すように、半導体ウェハW3には、矩形形状をした複数の製品チップ領域が形成されており、この製品チップ領域の外側に製品チップ領域とはならない外周領域が形成されている。製品チップ領域には製品パターンが形成されている。一方、製品とはならない外周領域の大部分にも製品パターンが形成されている。このとき、例えば、半導体ウェハW3の中央領域には、製品チップ領域CAが形成されており、半導体ウェハW3の外周領域と接する領域に製品チップ領域CBが形成されている。製品チップ領域CBと接する外周領域には、識別記号が形成されているネーミング領域NRが形成されており、このネーミング領域NRを覆うようにレジストパターンRMが形成されている。レジストパターンRMはレジスト膜に開口パターンが形成されていないものである。すなわち、レジストパターンRMは、レジスト膜40そのままである。
本実施の形態1の特徴は、ネーミング領域NRを覆うように形成されているレジストパターンRMが製品チップ領域CBとの境界まで形成されていない点にある。つまり、本実施の形態1では、レジストパターンRMは製品チップ領域CBとの境界まで形成されておらず、レジストパターンRMと製品チップ領域CBとの間に開口パターンKP1が形成されているのである。この開口パターンKP1は、レジスト膜に開口部が形成されたパターンから形成されており、例えば、本実施の形態1では製品パターンの一部を使用している。開口パターンKP1を製品パターンの一部から構成するには、まず、外周領域に形成されているネーミング領域NRを覆うようにマスキングブレードを配置し、その状態で外周領域に製品パターンを露光する。これにより、マスキングブレードで覆われている領域のレジスト膜にはパターンが転写されずにレジストパターンRMとなる。一方、マスキングブレードと製品チップ領域CBとの間にあるレジスト膜には製品パターンが転写されるので、開口パターンKP1が形成されることになる。
本実施の形態1では、ネーミング領域NRを覆うレジストパターンRMの形成領域をできるだけ少なくし、レジストパターンRMと製品チップ領域CBとの間に開口部を有する開口パターンKP1を形成している。これにより、電解めっき工程において、外周領域と接する製品チップ領域CBでのめっき膜の異常成長を抑制することができるのである。次に、このメカニズムについて説明する。
図43は、図13に示す電解めっき装置PAの領域R1を拡大して示す図である。図43に示すように、めっき液PSと接触するように半導体ウェハW3が配置される。この半導体ウェハW3には電極層39が形成されており、電極層39がめっき液PSに接触するように配置されている。半導体ウェハW3に形成された電極層39は電解めっき装置に形成されているカソード電極CEと電気的に接続されている。すなわち、半導体ウェハの端部はカソード電極(電流供給用電極)CEを接触している。このカソード電極CEとめっき液PSの間には絶縁体からなるシールSが形成されている。このとき、半導体ウェハW3の外周領域には、レジストパターンRMが形成されている。このレジストパターンRMによってネーミング領域が覆われている。そして、レジストパターンRMの内側領域(図43の右側方向)には開口パターンKP1が形成されており、この開口パターンKP1の内側領域に製品チップ領域CBが形成されている。すなわち、本実施の形態1では、レジストパターンRMと製品チップ領域CBとの間に開口パターンKP1が形成されているのである。
このように構成されている電解めっき装置のカソード電極CEに電極を流すと、カソード電極CEから供給された電子が半導体ウェハW3に形成されている電極層39へと流れる。そして、電極層39からめっき液PSに電子が供給される。このとき、半導体ウェハW3の外周領域では、レジストパターンRMが形成されているので、レジストパターンRMが形成されている領域では、電極層39とめっき液PSは接触しないことになり、めっき膜の形成は行なわれない。すなわち、電解めっき装置のカソード電極CEから電極層39へ供給された電子は、レジストパターンRMが形成されている領域を通過している間は、めっき膜の形成に消費されないで蓄積されることになる。その後、電子が開口パターンKP1に到達すると、開口パターンKP1に形成されている開口部では、電極層39とめっき液PSが接触されているので、電子がめっき液PSに供給されてめっき反応が生じる。ここで、半導体ウェハW3の端部から供給された電子は、レジストパターンRMの形成されている領域では消費されずに蓄積され、レジストパターンRMが途切れる開口パターンKP1で初めて消費されることになる。この結果、図43に示すように、レジストパターンRMの形成されている領域から開口パターンKP1に到達すると、蓄積されていた電子が一気に消費される。つまり、レジストパターンRMと開口パターンKP1の境界領域で大量に電子が消費される。その後、カソード電極CEから供給された電子の一部は、開口パターンKP1を通過して製品チップ領域CBに到達する。この製品チップ領域CBでも電極層39とめっき液PSが接触していることから、電子が消費されてめっき膜が形成される。ただし、本実施の形態1では、製品チップ領域CBに到達する前、レジストパターンRMを通過している間に消費されずに蓄積された電子は、開口パターンKP1に到達した段階で一気に消費される。したがって、開口部KP1ではめっき膜の膜厚が厚くなるが、製品チップ領域CBでは、蓄積されている電子の影響はほとんどなくなり、めっき膜の異常成長は抑制されるのである。この場合、開口パターンKP1に形成されるめっき膜が厚くなっても、この開口パターンKP1が形成されている領域は製品チップ領域ではないのでなんら問題ないのである。つまり、本実施の形態1の特徴は、レジストパターンRMを通過することにより蓄積された電子を製品チップ領域CBで一気に消費させるのではなく、レジストパターンRMと製品チップ領域CBの間に設けられた開口パターンKP1で一気に消費させることにより、製品チップ領域CBでのめっき膜の異常成長を抑制していることにある。
図44は、半導体ウェハW3にめっき膜が形成された様子を示す図である。図44に示すように、レジストパターンRMと開口パターンKP1の境界領域で銅膜41とニッケル膜42の合わせた膜厚が厚くなっているが、製品チップ領域CBでは、銅膜41とニッケル膜42が正常の膜厚で形成されていることがわかる。
レジストパターンRMが存在することで、レジストパターンRM下の電極層39を通過する際に電子が消費されずに蓄積される。したがって、レジストパターンRMの形成領域が小さければ小さいほど電子の蓄積量は少なくなると考えられる。この観点からは、レジストパターンRMを形成しないことが望ましいと考えられるが、ネーミング領域NRにめっき膜が形成されることを防止するために、レジストパターンRMを形成する必要がある。そこで、本実施の形態1では、レジストパターンRMの形成領域はネーミング領域NRを覆う最小限のサイズになっている。つまり、製品チップ領域CBに接する領域までレジストパターンRMを形成しないようにしている。このことから、本実施の形態1では、レジストパターンRMの存在に起因した電子の蓄積を抑制することができる。この結果、めっき膜の異常成長を抑制できるのである。
さらに、本実施の形態1では、レジストパターンRMのサイズを小さくすることによりレジストパターンRMと製品チップ領域CBとの間に開口パターンKP1を設けている。これにより、レジストパターンRMの下にある電極層39を通過することで蓄積された電子は、開口パターンKP1に到達すると一気に消費される。このため、開口パターンKP1よりも内側領域にある製品チップ領域CBでは、開口パターンKP1で電子の大量消費を肩代わりさせることにより、電子の大量消費によるめっき膜の異常成長を抑制することができるのである。このような2つの作用によって、本実施の形態1では、半導体ウェハW3の外周領域と接している製品チップ領域CBでのめっき膜の異常成長を抑制できる顕著な効果を得ることができるのである。
なお、本実施の形態1では、開口パターンKP1として製品パターンの一部を使用しているが、開口部を有するパターンであれば、上述したメカニズムは機能する。このことから、開口パターンKP1として、製品パターンの一部だけでなく、開口部を有するパターンであってもよい。ただし、開口パターンKP1として製品パターンの一部を使用する場合には、製品チップ領域に形成する製品パターンのマスクをそのまま流用することができるので、コストを削減できる効果が得られる。
以上のようにして、製品チップ領域に正常な膜厚のめっき膜を形成することができる。具体的には、図45に示すように、レジスト膜40に形成された開口部から露出する電極層39上に銅膜41(めっき膜)とニッケル膜42(めっき膜)を形成する。このとき、本実施の形態1によれば、製品チップ領域CAだけでなく製品チップ領域CBにおいても、正常な膜厚の銅膜41およびニッケル膜42を形成することができる。この銅膜41とニッケル膜42は、再配線およびランドとなる。
続いて、図46に示すように、パターニングされたレジスト膜40を除去する。これにより、パッドPDと電気的に接続する再配線RWを形成することができる。再配線RWは、電極層39、銅膜41およびニッケル膜42から形成されている。
その後、図47に示すように、半導体ウェハの全面にわたって、再配線RWを覆うように半導体ウェハの全面にポリイミド膜43を形成する。そして、図48に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド膜43に開口部44を形成する。開口部44からは、再配線RWの一部(ランド)が露出する。この開口部44は、製品チップ領域CBにおいても正常に形成される。なぜなら、再配線RWの膜厚が正常であるため、再配線RWを覆うポリイミド膜43の膜厚も薄くならず、オーバドーズ(オーバ露光)の影響を緩和できるからである。したがって、製品チップ領域CBにおいても、開口部44の内部に裾を引くようにポリイミド膜43が残存することを防止することができ、設計値どおりの開口部44を形成することができる。
次に、図49に示すように、開口部44から露出する再配線RW(ランド)上に金膜45を形成する。金膜45は、例えば、無電解めっき法を使用することにより形成することができる。このとき、製品チップ領域CBにおいても、開口部44が正常に開口されているので、金膜45は開口部44の底部に露出する再配線RW(ランド)の形状にしたがって正常に形成される。
続いて、図50に示すように、開口部44内に形成された金膜45上に、例えば、半田印刷技術により半田ペーストを形成する。そして、半導体ウェハに対してリフロー(熱処理)を施すことにより、半田ペーストを半球状のバンプ電極とする。例えば、製品チップ領域CAにはバンプ電極BMP1が形成され、製品チップ領域CBにはバンプ電極BMP2が形成される。製品チップ領域CBに形成されるバンプ電極BMP2は、金膜45が開口部44の底部の全面にわたって正常に形成されているので、位置ずれもなく正常に形成される。
以上のようにして、例えば、製品チップ領域CAおよび製品チップ領域CBを含む半導体ウェハのすべての製品チップ領域で正常に再配線工程を実施することができる。つまり、本実施の形態1における再配線工程では、例えば、ネーミング領域と隣接する製品チップ領域でめっき膜が異常成長する現象を抑制することができるので、半導体装置の信頼性を向上することができる。
次に、電解めっき工程において、ネーミング領域を覆うレジスト膜の領域が半導体ウェハの直径方向において大きくなると、レジスト膜と開口領域の境界で再配線(めっき膜)の膜厚が異常に厚くなる現象が生じることの検証結果について説明する。
図51は、半導体ウェハの端部(ウェハ端)からの距離と再配線の膜厚との関係を示すグラフである。図51において、横軸はウェハ端からの距離を示しており、縦軸は再配線の膜厚を示している。例えば、ウェハ端から20mmの距離までレジスト膜で覆われている場合(曲線(1))、レジスト膜と開口領域の境界での再配線の膜厚は19μmにもなる。通常、レジスト膜の膜厚は13μm程度であるので、完全に再配線が溢れ出してしまうことになる。そして、再配線の膜厚が正常な膜厚になるのは、ウェハ端から40mmも離れた領域となる。このため、曲線(1)の場合、再配線の膜厚異常が完全に製品チップ領域にまで達してしまうことがわかる。
次に、ウェハ端から10mmの距離までレジスト膜で覆われている場合(曲線(2))、レジスト膜と開口領域の境界での再配線の膜厚は15μmとなり、曲線(1)の場合よりも再配線の膜厚異常が緩和されることがわかる。そして、再配線の膜厚が正常な膜厚になる距離も短くなることがわかる。
さらに、ウェハ端から5mmの距離までレジスト膜で覆われている場合(曲線(3))、レジスト膜と開口領域の境界での再配線の膜厚は13μmとなり、曲線(1)や曲線(2)の場合よりも再配線の膜厚異常が緩和されることがわかる。そして、再配線の膜厚が正常な膜厚になる距離も短くなることがわかる。
以上のことから、レジスト膜で覆われているウェハ端からの距離が短くなるほど再配線の異常成長が緩和されることがわかる。したがって、本実施の形態1のように、ネーミング領域を覆うレジスト膜のサイズを最小限にしているので、再配線の膜厚異常を緩和できることが裏づけられていることになる。そして、図51からわかることは、曲線(1)〜曲線(3)のいずれの場合であっても、レジスト膜と開口領域の境界では再配線の膜厚が厚くなる現象が生じることがわかる。したがって、レジスト膜と接するように製品チップ領域を設けることは望ましくなく、レジスト膜と製品チップ領域の間に開口部を有する開口パターンを形成することが有効であることがわかる。つまり、本実施の形態1のように、レジスト膜においてウェハの直径方向の距離を短くするだけでなく、レジスト膜と接する領域に開口パターン(ダミーパターン)を設けることにより、その開口パターンで再配線の膜厚異常を肩代わりさせることができる。そして、開口パターンより内側領域(ウェハの直径方向の内側領域)に製品チップ領域を設けることにより、製品チップ領域では再配線の膜厚を正常にすることができるのである。
なお、本実施の形態1では、電解めっき工程におけるパターニングをレジスト膜で実施しているが、これに限らず、例えば、ハードマスクとなる絶縁膜(例えば、酸化シリコン膜)を用いてパターニングする場合にも本発明の技術的思想を適用することができる。
さらに、本実施の形態1では、再配線工程を例に挙げて説明しているが、パターニング膜を形成した部材上に電解めっき法によってめっき膜を形成する工程においては、めっき膜の異常成長という問題は必然的に生じると考えられる。したがって、本発明の技術的思想は、再配線工程に限らず、パターニング膜を形成した部材上に電解めっき法によってめっき膜を形成する工程に幅広く適用することができる。
(実施の形態2)
前記実施の形態1では、ネーミング領域を覆うレジストパターンと製品チップ領域の間に形成される開口パターンとして、製品パターンの一部を使用する例について説明したが、本実施の形態2では、開口パターンとして別パターンを使用する例について説明する。
図52は、本実施の形態2において、電解めっき工程時に使用する半導体ウェハW3をパターニングした様子を示す図である。図52に示すように、半導体ウェハW3には、矩形形状をした複数の製品チップ領域が形成されており、この製品チップ領域の外側に製品チップ領域とはならない外周領域が形成されている。製品チップ領域には製品パターンが形成されている。一方、製品とはならない外周領域の大部分にも製品パターンが形成されている。このとき、例えば、半導体ウェハW3の中央領域には、製品チップ領域CAが形成されており、半導体ウェハW3の外周領域と接する領域に製品チップ領域CBが形成されている。製品チップ領域CBと接する外周領域には、識別記号が形成されているネーミング領域NRが形成されており、このネーミング領域NRを覆うようにレジストパターンRMが形成されている。レジストパターンRMはレジスト膜に開口パターンが形成されていないものである。そして、前記実施の形態1と同様に、レジストパターンRMと製品チップ領域CBとの間に開口パターンKP2が形成されている。本実施の形態2では、この開口パターンKP2として、開口パターンKP2の全体を開口するパターン(ベタパターン)から形成されている。このような場合であっても、前記実施の形態1と同様に、レジストパターンRMと製品チップ領域CBとの間に開口部が形成される。したがって、この開口パターンKP2で再配線の膜厚異常を肩代わりさせることができる。そして、開口パターンKP2より内側領域(ウェハの直径方向の内側領域)に製品チップ領域CBを設けることにより、製品チップ領域CBでは再配線の膜厚を正常にすることができる。
(実施の形態3)
前記実施の形態1では、半導体ウェハの外周領域にネーミング領域を設ける例について説明したが、本実施の形態3では、半導体ウェハの外周領域にネーミング領域を設けない例について説明する。
図53は、本実施の形態3において、電解めっき工程時に使用する半導体ウェハW3をパターニングした様子を示す図である。図53に示すように、本実施の形態3では、半導体ウェハの外周領域にネーミング領域が設けられていない。したがって、ネーミング領域を覆うレジストパターンを形成する必然性はなくなる。前記実施の形態1で説明したように、ネーミング領域を覆うレジストパターンが存在すると、再配線の膜厚異常が生じることから、本実施の形態3にようにネーミング領域を半導体ウェハの主面(素子形成面)に形成しない場合は、半導体ウェハの外周領域の全体にわたって開口パターンKP3を形成することが望ましい。このように開口パターンKP3を形成することにより、製品チップ領域(例えば、製品チップ領域CB)における再配線の膜厚異常を防止することができる。このとき形成される開口パターンKP3は、図53に示すように、製品パターンの一部を使用するパターンでもよいし、図54に示すように、全体を開口するパターン(ベタパターン)であってもよい。なお、ネーミング領域は、例えば、半導体ウェハの裏面に形成される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
最後に、本発明の主要な構成について説明すると以下のようになる。すなわち、代表的な技術的思想は、(a)製品チップ領域と前記製品チップ領域の外側にある外周領域とを有する半導体ウェハの全面に電極層を形成する工程と、(b)前記電極層上に絶縁膜を形成する工程と、(c)前記絶縁膜をパターニングする工程と、(d)パターニングされた前記絶縁膜から露出する前記電極層上に、電解めっき法を用いて、金属膜を形成する工程とを備える。このとき、前記(c)工程は、前記製品チップ領域の前記絶縁膜に製品パターンを形成し、前記外周領域の前記絶縁膜に開口部を有する開口パターンを形成することを特徴とするものである。
別の代表的な技術的思想は、(a)半導体ウェハ上に区画されている製品チップ領域に複数のMISFETを形成する工程と、(b)前記(a)工程後、前記製品チップ領域に多層配線層を形成する工程と、(c)前記製品チップ領域に形成される多層配線層の最上層にパッドを形成する工程とを備える。そして、(d)前記製品チップ領域に形成されている前記パッド上を含む前記半導体ウェハの全面に第1絶縁膜を形成する工程と、(e)前記製品チップ領域に形成されている前記第1絶縁膜に第1開口部を形成して前記パッドを露出する工程とを有する。続いて、(f)前記半導体ウェハの全面にわたって、前記製品チップ領域に形成されている前記パッド上を含む前記第1絶縁膜上に電極層を形成する工程と、(g)前記半導体ウェハの全面にわたって、前記電極層上に第2絶縁膜を形成する工程とを有する。次に、(h)前記第2絶縁膜をパターニングすることにより、前記製品チップ領域に形成されている前記第2絶縁膜に製品パターンを形成し、かつ、前記製品チップ領域の外側にある外周領域に開口パターンを形成する工程と、(i)パターニングした前記第2絶縁膜から露出する前記電極層上に、電解めっき法を使用して金属膜を形成する工程とを備えることを特徴とするものである。