JP2005327962A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ネガ型レジストおよび投影露光装置を用いて、パンプ電極を設けた半導体装置を形成する。
【解決手段】 半導体ウエハ１１の裏面に堆積した導電性膜からなる裏面電極１と、半導体ウエハ１１上に堆積した下地金属膜８ｃとを、半導体ウエハ１１の側面で電気的に導通する。この半導体ウエハ１１上に形成したネガ型レジスト膜２を投影露光装置により露光し、現像して、開口部６ｂを形成し、半導体ウエハ１１の裏面から側面を通し給電する電解めっきにより、バンプ電極となる金属膜９ａを開口部６ｂ内に堆積する。
【選択図】 図１０

Description

本発明は、半導体装置の製造技術に関し、特に、バンプ電極を設けた半導体装置の製造に適用して有効な技術に関するものである。

携帯機器等のコンパクト化の要求に対して、これら機器に搭載される半導体チップには、よりいっそうの縮小化が要求されている。半導体チップの縮小化が進むと、微細ピッチの端子接続に対応可能な実装技術が要求され、これに対応すべく、半導体チップにおいては、金などからなるバンプ電極が設けられるフリップチップ構造が採用されている。

バンプ電極を設ける方法として、例えば、特許文献１は均一な高さのバンプ電極を成長させる電解めっき方法について開示している。
特開平３−５４８２９号公報

本発明者らは、パソコンや携帯機器等の液晶基板に実装する液晶ドライバを開発中である。この液晶ドライバは、絶縁フィルムの表面に銅リードを形成したフィルム基板と液晶ドライバ用の半導体チップとからなり、半導体チップは、金バンプ電極を介してフィルム基板などのリードに接続される構造となっている。

ここで、本発明者が検討した複数のバンプ電極を設けた複数の半導体チップを有する半導体ウエハの一例を図２０に示す。図２０（ａ）は半導体ウエハ５０の表面（主面）の平面図であり、図中、５１はバンプ電極、５２はめっき電流を給電するための給電電極を示す。図２０（ｂ）はポジ型レジスト用フォトマスクであり、図中、５３は給電パターン（給電電極形成のためのパターンをいう）のフォトマスク、５４は本体パターン（バンプ電極を形成するためのパターンをいう）のフォトマスクを示す。図２０（ｃ）はネガ型レジスト用フォトマスクであり、図中、５５〜５７は、給電パターンと本体パターンとが一体のフォトマスク、５８は本体パターンのフォトマスクを示す。なお、説明を分かりやすくするために、図２０（ｂ）、（ｃ）のフォトマスクの光を遮光する部分を、塗りつぶしている。

図２０に示すような、複数のバンプ電極５１を形成する方法、例えば電解めっきによる形成方法を概略すると、半導体ウエハ５０上の絶縁膜（図示せず）上にＵＢＭ（Under Bump Metal）膜となる下地金属膜（図示せず）を堆積させ、フォトリソグラフィ技術により、バンプ電極５１を形成する箇所、および給電電極５２を形成する箇所のフォトレジスト膜を開口して、下地金属膜を露出させる。その後、バンプ電極５１を形成するために開口した箇所の露出した下地金属膜上に、めっき電源に接続された給電電極５２を介してめっき電流を給電することにより、めっき金属を析出させてバンプ電極５１を形成する。

このように半導体ウエハ５０の表面より給電する場合、フォトレジスト膜に開口したバンプ電極５１を形成するためのパターン（以下、本体パターンという）およびめっき電源の陰極側と電気的に接続されるための給電電極５２を形成するためのパターン（以下、給電パターンという）を半導体ウエハ５０の表面に形成する必要がある。

図２０（ａ）に示すような、バンプ電極５１および給電電極５２を形成するために、投影露光装置（ステッパ、縮小投影露光装置）によるフォトリソグラフィ技術でポジ型レジストを使用する場合、例えば、図２０（ｂ）に示すようなフォトマスクを用いて行う。まず、半導体ウエハ５０上に、ポジ型レジストを回転塗布、ベーク処理し、ポジ型レジスト膜を堆積する。次に、フォトマスク５４を用いて本体パターン露光後に、フォトマスク５３を用いて給電パターンを重ね露光し、現像することによりバンプ電極５１および給電電極５２を形成する領域を開口する。

しかしながら、同様にバンプ電極５１および給電電極５２を形成するために、ネガ型レジストを使用する場合には、そのネガ型レジストの性質によって、光が照射された箇所のレジスト膜が残り、つまり重ね露光ができないため、本体パターンと同時に給電パターンを一括露光する必要がある。しかし、半導体ウエハがより大口径となると、それに合わせた一括露光するための装置を用いなければならず、実用的でない。そこで、投影露光装置を用いて露光する場合、図２０（ｃ）に示すように、例えば本体パターンと電極パターンのフォトマスク５５、５６、５７、および本体パターンのフォトマスク５８を組み合わせて露光する必要があり、フォトマスク数が多くなること、製造コストが上昇することなど、不利な点が多い。

本発明の目的は、特に、ネガ型レジストおよび投影露光装置を用いて、パンプ電極を設けた半導体装置を形成することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、バンプ電極を備えた半導体装置の製造方法であって、（ａ）主面とその反対側の裏面と側面とを有する半導体ウエハの前記裏面および前記側面上に、導電性膜を堆積する工程と、（ｂ）前記半導体ウエハの前記主面および前記側面上に、前記バンプ電極の下地となる第１金属膜を堆積する工程と、（ｃ）前記半導体ウエハの前記主面上にネガ型レジストを塗布し、ステップアンドリピート方式の投影露光装置により露光し、その後現像して、前記バンプ電極が形成される開口部を、前記第１金属膜が露出するように形成する工程と、（ｄ）電解めっき法により、前記開口部内に前記バンプ電極となる第２金属膜を堆積する工程と、（ｅ）前記半導体ウエハの前記主面上に堆積した前記ネガ型レジストを除去する工程と、（ｆ）前記半導体ウエハの前記主面に堆積した前記第２金属膜下の前記第１金属膜を除いた前記第１金属膜を除去する工程とを有し、前記導電性膜と前記第１金属膜とが前記半導体ウエハの前記側面で電気的に導通している状態で、前記半導体ウエハの前記裏面に堆積した前記導電性膜をめっき電源に接続して、前記第２金属膜からなる前記バンプ電極を形成することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体ウエハの裏面より給電するため、半導体ウエハの表面への給電パターンの形成が不要になり、ネガ型レジストおよびステップアンドリピート方式の投影露光装置を用いて、パンプ電極を半導体装置に形成できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１に、本実施の形態による半導体装置の一例として、ｎチャネル型ＭＯＳトランジスタＱｎとｐチャネル型ＭＯＳトランジスタＱｐとからなるＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子を備えた半導体装置の概略断面図を示す。

半導体基板１１の主面上のＣＭＯＳ素子を覆う絶縁膜３上には、ＣＭＯＳ素子同士の接続および電源や信号を伝達するのに用いられる金属配線からなる多層配線層の最上層配線と同一層の金属膜からなる電極パッド４が形成されている。

電極パッド４の上層には、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法で堆積された窒化シリコン膜などで構成されるパッシベーション膜５を一部除去した電極パッド４を露出させる開口部６が形成されている。

開口部６には、電極パッド４の上層に第１金属膜８ａおよび第２金属膜８ｂからなるＵＢＭ（Under Bump Metal）膜８を介してバンプ電極９が形成されている。このバンプ電極９は、例えば、電解めっき法で形成された金（Ａｕ）で構成され、パッシベーション膜５上に架かる領域に形成することで、開口部６の段差に追従した凹形状をなしている。

次に、本実施の形態による半導体装置の製造方法の一例ついて、図２〜図１１を用いて説明する。図２は本実施の形態による半導体装置の製造方法における製造工程の要部流れ図であり、図３〜図１１は本実施の形態による半導体装置の製造工程中の要部断面図である。

本実施の形態による半導体装置の製造方法は、図２に示すように、（１）半導体基板（半導体ウエハ）の主面上に半導体素子（例えばＭＯＳトランジスタ、ＣＭＯＳ）を形成する工程と、（２）半導体基板上に形成された半導体素子同士の接続および電源や信号を伝達するのに用いられる金属配線からなる多層配線を形成する工程と、（３）半導体ウエハ（半導体基板）の主面（表面）とは反対側の裏面に導電性膜を堆積する工程と、（４）パッシベーション膜に電極パッド上に位置する開口部を形成し、その開口部内及びパッシベーション膜上にＵＢＭ膜を形成するための下地金属膜を堆積する工程と、（５）投影露光装置（ステッパ）を用いたネガ型レジストによるフォトリソグラフィグラフィ技術、および、電解めっき法によりバンプ電極を形成する工程と、（６）半導体ウエハ（半導体基板）の裏面に堆積した導電性膜を除去する工程と、（７）バンプ電極下の下地金属膜（ＵＢＭ）以外の下地金属膜を除去する工程とを有する。なお、（３）の工程と、（４）の工程の順番は逆であってもよい。

まず、半導体基板（半導体ウエハ）の主面上にＣＭＯＳ素子を形成する工程では、図３に示すように、例えば、ｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工され、主面とその反対側の裏面と側面を有する半導体ウエハ）１１を用意する。次に、素子分離領域の半導体基板１１に深さ０．３５μｍ程度の素子分離溝を形成した後、半導体基板１１上にＣＶＤ法で堆積した酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝の内部に酸化シリコン膜を残すことにより素子分離部１２を形成する。

続いて、レジストパターンをマスクとして半導体基板１１に不純物をイオン注入し、ｐ型ウェル１３およびｎ型ウェル１４を形成する。ｐ型ウェル１３にはｐ型の導電型を示す不純物、例えば、ボロンをイオン注入し、ｎ型ウェル１４にはｎ型の導電型を示す不純物、例えば、リンをイオン注入する。この後、各ウェル領域にＭＯＳトランジスタのしきい値を制御するための不純物をイオン注入してもよい。

続いて、ゲート絶縁膜となる酸化シリコン膜、ゲート電極となる多結晶シリコン膜、および、キャップ絶縁膜となる酸化シリコン膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜１５、ゲート電極１６、および、キャップ絶縁膜１７を形成する。その後、半導体基板１１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極１６の側壁にサイドウォールスペーサ１８を形成する。

続いて、レジストパターンをマスクとしてｐ型ウェル１３にｎ型不純物、例えば、ヒ素をイオン注入し、ｐ型ウェル１３上のゲート電極１６の両側にｎ型半導体領域１９を形成する。ｎ型半導体領域１９は、ゲート電極１６、および、サイドウォールスペーサ１８に対して自己整合的に形成され、ｎチャネル型ＭＯＳトランジスタＱｎのソース・ドレインとして機能する。同様に、レジストパターンをマスクとしてｎ型ウェル１４にｐ型不純物、例えば、フッ化ボロンをイオン注入し、ｎ型ウェル１４上のゲート電極１６の両側にｐ型半導体領域２０を形成する。ｐ型半導体領域２０は、ゲート電極１６、および、サイドウォールスペーサ１８に対して自己整合的に形成され、ｐチャネル型ＭＯＳトランジスタＱｐのソース・ドレインとして機能する。以上により、ｎチャネル型ＭＯＳトランジスタＱｎとｐチャネル型ＭＯＳトランジスタＱｐとからなるＣＭＯＳ素子が半導体基板１１上に完成する。

次に、多層配線を形成する工程では、図４に示すように、半導体基板１１上に酸化シリコン膜２１を形成した後、この酸化シリコン膜２１を、例えば、ＣＭＰ法で研磨することにより表面を平坦化する。次いで、レジストパターンをマスクとしたエッチングによって酸化シリコン膜２１にコンタクトホール２２を形成する。このコンタクトホール２２はｎ型半導体領域１９、または、ｐ型半導体領域２０上などの必要部分に形成する。

続いて、コンタクトホール２２の内部を含む半導体基板１１の全面にチタン窒化膜を、例えば、ＣＶＤ法で形成し、さらにコンタクトホール２２を埋め込むタングステン膜を、例えば、ＣＶＤ法で形成した後、コンタクトホール２２以外の領域のチタン窒化膜、および、タングステン膜をＣＭＰ法により除去して、コンタクトホール２２の内部にタングステン膜を主導体層とするプラグ２３を形成する。

続いて、半導体基板１１上に、例えば、タングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線２４を形成する。タングステン膜は、例えば、ＣＶＤ法、スパッタ法により形成できる。

次に、図５に示すように、配線２４を覆う絶縁膜、例えば、酸化シリコン膜を形成した後、その絶縁膜を、例えば、ＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２５を形成する。次いで、レジストパターンをマスクとしたエッチングによって層間絶縁膜２５の所定の領域にコンタクトホール２６を形成する。

続いて、コンタクトホール２６の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらにコンタクトホール２６を埋め込む銅膜を形成する。バリアメタル層は、例えば、チタン窒化膜、タンタル膜、タンタル窒化膜などであり、例えば、ＣＶＤ法またはスパッタ法で形成する。銅膜は、主導体層として機能し、例えば、めっき法により形成できる。めっき法による銅膜の形成前に、例えば、ＣＶＤ法または、スパッタ法によりシード層として薄い銅膜を形成できる。その後、コンタクトホール２６以外の領域の銅膜およびバリアメタル層をＣＭＰ法により除去して、コンタクトホール２６の内部にプラグ２７を形成する。

続いて、半導体基板１１上にストッパ絶縁膜２８を形成し、さらに、配線形成用の絶縁膜２９を形成する。ストッパ絶縁膜２８は、例えば、窒化シリコン膜とし、絶縁膜２９は、例えば、酸化シリコン膜とする。次いで、レジストパターンをマスクとしてエッチングによってストッパ絶縁膜２８および絶縁膜２９の所定の領域にコンタクトホール３０を形成する。

続いて、コンタクトホール３０の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらに、コンタクトホール３０を埋め込む銅膜を形成する。その後、コンタクトホール３０以外の銅膜およびバリアメタル層をＣＭＰ法により除去して、コンタクトホール３０の内部に銅膜を主導体層とする第２配線層の配線３１を形成する。さらに、上層の配線を形成するが、その図示および説明は省略する。

次に、図６に示すように、半導体ウエハ（半導体基板）１１の主面の半導体素子（図示せず）を覆う、例えば酸化シリコン膜などからなる絶縁膜３上には、例えば、アルミニウム合金膜などの金属膜からなる最上層配線（図示せず）を形成し、この最上層配線と同一層の金属膜によって電極パッド４を形成する。この電極パッド４を形成するアルミニウム合金膜は、例えば、スパッタ法により形成される。次いで、半導体素子の特性を安定化させるために、半導体ウエハ１１に水素アニール処理を施した後、最上層配線を覆うパッシベーション膜５を形成する。パッシベーション膜５は、例えば、プラズマＣＶＤ法で形成される酸化シリコン膜、窒化シリコン膜などとすることができ、外部からの水分や不純物の侵入防止、またはα線の透過抑制などの機能を有している。

次に、裏面電極を形成する工程では、図７に示すように、半導体ウエハ１１の主面とは反対側の裏面に、導電性膜からなる裏面電極１を形成する。この裏面電極１は、バンプ電極を構成する金属膜を電解めっき法により堆積する際に用いるめっき電源の陰極側と接続するために形成されるものである。ここで、半導体ウエハ１１の裏面に裏面電極１を構成する導電性膜を堆積する際に、半導体ウエハ１１の側面（一般に、面取りされている）にも導電性膜が堆積するように形成する。すなわち、裏面電極１となる導電性膜を半導体ウエハ１１の裏面に堆積するときに、半導体ウエハ１１の面取りされた面を含んだ半導体ウエハ１１の側面に導電性膜が回り込むように堆積される。

この裏面電極１を構成する導電性膜は、例えば、アルミニウム膜あるいは金膜とする場合は、スパッタ法や蒸着法などにより形成することができる。なお、裏面電極１が、半導体装置が完成した後の特性、信頼性などに影響を与えるものでなければ、裏面電極１を構成する導電性膜は、電気的に導通する膜であれば、どんな種類の材料から成るものであっても良い。なぜなら、裏面電極１は、電解めっき法によりバンプ電極を形成する際に、めっき電源の陰極側と接続するために形成されるからである。

また、裏面電極１を除去せず、半導体装置が完成した後の特性、信頼性などに影響を与えるもの、例えば、半導体装置のグランド電極として用いられるものならば、アルミニウム膜、金膜あるいは合金膜など材料を選択することが好ましい。但し、この裏面電極１に用いられる導電性膜が、下地金属膜を例えばエッチング液によって除去する際に、同時にエッチングされないように、その材料を選択する必要がある。

次に、ＵＢＭ膜を形成するための下地金属膜を堆積する工程では、図８に示すように、スピンコート法により塗布されたレジストを露光、現像によって形成されたレジストパターンをマスクとして、パッシベーション膜５のエッチングにより電極パッド４上に開口部６を形成し、電極パッド４を露出させた後、開口部６の内部を含む半導体ウエハ１１上の全面に、例えば、スパッタ法で、チタン（Ｔｉ）膜およびパラジウム（Ｐｄ）膜からなる下地金属膜８ｃ（Ｔｉ／Ｐｄ膜）を堆積する。この下地金属膜８ｃを堆積する際に、半導体ウエハ１１の側面にも下地金属膜８ｃが堆積するようにする。すなわち、下地金属膜８ｃを、半導体ウエハ１１の側面にも回り込むように堆積することで、先に形成した裏面電極１と電気的に導通することとなる。

次に、バンプ電極を形成する工程では、図９に示すように、まず半導体ウエハ１１上の全面に、ネガ型レジストをスピンコート法により塗布して、ベーク処理し、ネガ型レジスト膜２を形成する。このネガ型レジスト膜２は、バンプ電極の高さが１５μｍ程度であれば、例えば２０μｍ程度の厚さで形成され、そのベーク処理は、例えば１１０℃〜１３０℃程度および１０分間の条件で行われる。

続いて、バンプ電極が形成される領域以外のネガ型レジスト膜２の表面を、ステップアンドリピート方式の投影露光装置を用いて、半導体チップ単位で露光する。本実施の形態では、光に対する感度がポジ型レジストより高いネガ型レジストを用いているため、バンプ電極が形成される領域以外を露光する時間を短縮する事ができる。つまり、一般的に投影露光装置を用いて、ステップアンドリピート方式により半導体チップ単位で露光する場合、ポジ型レジストを用いているが、本実施の形態では、ネガ型レジストを用いているので、露光時間を短縮できる。具体的には、ネガ型レジストを用いた場合、ポジ型レジストを用いた場合に比べて１／１０程度、露光時間が短縮できるため、一般的に高額である投影露光装置を新たに導入することなく、単位時間あたりにおける半導体ウエハの処理枚数（スループット）を向上することができる。

次に、図１０に示すように、ネガ型レジスト膜２を現像液で現像することで、一部のネガ型レジスト膜２を除去し開口部６ｂを形成する。次いで、この開口部６ｂの内部を、電解めっき法により、下地金属膜８ｃ上に、金属膜９ａを堆積する。この金属膜９ａは、例えば、金により構成され、半導体ウエハ１１の裏面に形成された裏面電極１が、めっき電源の陰極側と電気的に接続され、その裏面電極１と半導体ウエハ１１の側面で導通している下地金属膜８ｃに電流が給電されることにより、開口部６の段差に追従した凹形状の金膜からなる金属膜９ａが堆積される。その後、すべてのレジスト膜２を、レジスト剥離液で除去する。

次に、裏面電極を除去する工程では、図１１に示すように、導電性膜からなる裏面電極１を除去する。この裏面電極１が、例えば、アルミニウム膜、金膜で構成されているならば、過酸化水素水により裏面電極１を除去することができる。このとき、裏面電極１を構成する導電性膜の厚さがバンプ電極となる金属膜９ａより十分薄いため、例えば、金属膜９ａおよび裏面電極１が金から構成されていても、金属膜９ａは若干薄くなるだけで済む。

次に、下地金属膜を除去する工程では、金属膜９ａ下の下地金属膜（ＵＢＭ膜）以外の下地金属膜８ｃをエッチングによる除去する工程とを有する。この下地金属膜８ｃがＴｉ／Ｐｄ膜で構成されているならば、例えば過酸化水素水により除去することができる。

以上により、金膜９ａからなる凹形状のバンプ電極９、および金属膜９ａ下の下地金属膜８ｃからなるＵＢＭ膜８が形成され、半導体ウエハ１１を半導体チップ単位でダイシングすることで、半導体装置が完成する（図１参照）。

本実施の形態による半導体装置の製造方法では、ポジ型レジストではなくネガ型レジストを用いて、ネガ型レジスト膜を形成後、投影露光装置を用いたバンプ電極を形成するための露光を行い、ポジ型レジストに対してネガ型レジストの利点である光の感度が高い性質を利用して、スループットを向上している。

一般には、投影露光装置を用いたバンプ電極を形成するための露光を行うに際し、ネガ型レジストではなく、ポジ型レジストが用いられている。電解めっき法により金属膜を形成するためにはめっき電流を給電する給電電極が必要となるが、半導体基板上に形成されたバンプ電極を有する半導体装置においては、半導体ウエハの表面より給電する場合、半導体ウエハ１１上に給電電極を形成するためのパターン（給電パターン）が必要となる。この給電パターンの形成には、一般に、投影露光装置を用いたフォトリソグラフィ技術によりポジ型レジスト膜に給電パターンを露光する方法が用いられ、本体パターン露光後に、給電パターンを重ね露光することにより行われている。このように、ポジ型レジストが用いられ、ネガ型レジスト膜が用いられていない理由として、ネガ型レジストを使用する場合は、重ね露光ができないため、例えば、バンプ電極を形成するためのパターン（本体パターン）と給電パターンとが一緒のフォトマスク、および本体パターンのフォトマスクを組み合わせて露光するなどの必要があり、フォトマスク数が多くなること、フォトマスクのパターン形状が複雑になること、および製造コストが上昇することなど不利な点が多いからである。

しかし、本実施の形態による半導体装置の製造方法では、電解めっき法によるバンプ電極の形成において、半導体ウエハの裏面電極より給電するので、半導体ウエハの表面に給電パターンを形成しなくて済むため、ネガ型レジストを用いて、投影露光装置を用いたステップアンドリピート方式により半導体チップ単位で露光したとしても、フォトマスク数が多くなること、フォトマスクのパターン形状が複雑になること、および製造コストが上昇することなどの不利な点は生じず、ポジ型レジストに対してネガ型レジストの利点である光の感度が高い性質を利用して、スループットを向上することができる。

また、ポジ型レジストを用いて、投影露光装置にてステップアンドリピート方式による半導体チップ単位で露光する場合に必要になる本体パターンと給電パターンのフォトマスクが、本実施の形態による半導体装置の製造方法では、電解めっき法によるバンプ電極の形成において、半導体ウエハの裏面電極より給電するので、給電パターンを形成するためのフォトマスクが、不要となる。つまり、従来では、半導体基板上に電極パターンおよび本体パターンを形成するために、フォトマスクを少なくとも２枚必要としたが、本実施の形態では、電解めっきの給電を半導体ウエハの裏面より行うので、フォトマスクを一枚用意するだけで済むので、製造コストを低減できる。

また、半導体ウエハの主面上に給電パターンの形成が必要ないため、デッドスペースの発生がなく、半導体ウエハ全面に半導体チップを形成することができるので、半導体ウエハ一枚あたりのチップの取れ数を増加することができる。

また、本発明者が図２０を用いた検討のように、半導体基板の主面上に、電解めっき法を適用するにあたり必要となる陰極側と電気的に接続するための給電電極を必要とする場合、バンプ電極の形成と共に、給電電極上に、めっき成長を行った場合に形成される金属膜（めっき膜）が形成する。このようにバンプ電極の金属膜を堆積すると共に、バンプ電極の高さ分の段差を持っためっき膜が半導体ウエハ上に堆積され、半導体ウエハの厚さを薄くするための裏面研削（バックグラインド）を行った場合に、そのめっき膜からクラックや半導体ウエハ割れが発生していた。本実施の形態によれば、電解めっき法を適用するにあたり必要となる陰極側と電気的に接続するための給電電極を半導体ウエハの裏面電極として用いているため、クラックや半導体ウエハ割れが発生することを抑制することができる。

また、本実施の形態では、裏面電極を除去した後に、ＵＢＭ膜を形成するために、バンプ電極下の下地金属膜以外の下地金属膜を除去したが、裏面電極の除去と同時に行ってもよい。また、裏面電極除去と裏面研削を同時に行っても良い。これらを同時に行うことにより、工程数を減らすことができる。

また、導電性膜からなる裏面電極をそのまま残こすこともできる。導電性膜を除去する工程が不要となり、工程数を減らすことができる。

（実施の形態２）
本実施の形態は、前記実施の形態１による半導体装置の製造方法における多層配線を形成する工程と半導体ウエハの裏面に導電性膜を堆積する工程との間に、さらに半導体ウエハの裏面を研削する工程を有する一例を示すものである。

本実施の形態による半導体装置の製造方法の一例ついて、図１２〜図１９を用いて説明する。図１２は本実施の形態による半導体装置の製造方法における製造工程の要部流れ図であり、図１３〜図１９は本実施の形態による半導体装置の製造工程中の要部断面図である。

前記実施の形態１で示した図３〜図５を用いて説明した製造工程は、本実施の形態でも同様であるため省略し、また、前記実施の形態１で示した製造工程と重複する製造工程により、本実施の形態でも同様の効果が得られるものは説明を省略する。

図１３に示すように、半導体ウエハ１１の主面の半導体素子（図示せず）を覆う、例えば酸化シリコン膜などからなる絶縁膜３上には、例えば、スパッタ法によりアルミニウム合金膜などの金属膜からなる最上層配線（図示せず）を形成し、この最上層配線と同一層の金属膜によって電極パッド４を形成する。次いで、半導体ウエハ１１上の最上層配線を覆う、例えばプラズマＣＶＤ法で形成される酸化シリコン膜、窒化シリコン膜などからなるパッシベーション膜５を形成する。

次に、半導体ウエハの裏面を研削する工程では、図１４に示すように、半導体ウエハ１１の厚さを、例えば５５０μｍ程度から２５０μｍ程度まで研削して、薄くする（図中、薄くした半導体ウエハ１１の符号を１１ａとする）。本発明者が検討した半導体ウエハの表面に給電電極を有する場合で、バンプ電極が形成された後に裏面を研削する工程を行うと、半導体ウエハの給電電極からクラックが生じ、さらにウエハ割れが起こることもあった。しかし、本実施の形態では半導体ウエハ１１上には、給電電極を設ける必要がないため、クラックや、ウエハ割れを防止することができ、また、バンプ電極を形成する前に、半導体ウエハ１１の裏面を研削しているため、バンプ電極に対する機械的なストレスを与えずに、半導体装置を製造することができる。

次に、裏面電極を形成する工程では、図１５に示すように、半導体ウエハ１１の裏面に、導電性膜からなる裏面電極１を形成する。この裏面電極１は、バンプ電極を構成する金属膜を電解めっき法により堆積する際に用いるめっき電源の陰極側と接続するために形成されるものである。ここで、半導体ウエハ１１の裏面に裏面電極１を構成する導電性膜を堆積する際に、半導体ウエハ１１の側面にも導電性膜が堆積するように形成する。すなわち、裏面電極１となる導電性膜を半導体ウエハ１１の裏面に堆積するときに、半導体ウエハ１１の側面に導電性膜が回り込むように堆積される。この裏面電極を形成する工程前で、本実施の形態では、半導体ウエハ１１の裏面研削を行い、半導体ウエハ１１の厚さを薄くしている。したがって、裏面電極１となる導電性膜を半導体ウエハ１１の裏面に堆積するときに、半導体ウエハ１１の側面に導電性膜が回り込んで、半導体ウエハ１１の表面側近傍まで堆積することとなる。

この裏面電極１を構成する導電性膜は、例えば、アルミニウム膜あるいは金膜とする場合は、スパッタ法や蒸着法などにより形成することができる。なお、裏面電極１が、半導体装置が完成した後の特性、信頼性などに影響を与えるものでなければ、裏面電極１を構成する導電性膜は、電気的に導通する膜であれば、どんな種類の材料から成るものであっても良い。なぜなら、裏面電極１は、電解めっき法によりバンプ電極を形成する際に、めっき電源の陰極側と接続するために形成されるからである。

また、裏面電極１を除去せず、半導体装置が完成した後の特性、信頼性などに影響を与えるもの、例えば、半導体装置のグランド電極として用いられるものならば、アルミニウム膜、金膜あるいは合金膜など材料を選択することが好ましい。但し、この裏面電極１に用いられる導電性膜が、下地金属膜を例えばエッチング液による除去する際に、エッチングされないような材料を選択する必要がある。

次に、下地金属膜を堆積する工程では、図１６に示すように、スピンコート法により塗布されたレジストを露光、現像によって形成されたレジストパターンをマスクとして、パッシベーション膜５をエッチングにより電極パッド４上に開口部６を形成し、電極パッド４を露出させた後、開口部６の内部を含む半導体ウエハ１１上の全面に、例えば、スパッタ法で、チタン（Ｔｉ）膜およびパラジウム（Ｐｄ）膜からなる下地金属膜８ｃ（Ｔｉ／Ｐｄ膜）を堆積する。この下地金属膜８ｃを堆積する際に、半導体ウエハ１１の側面にも下地金属膜８ｃが堆積するように形成する。本実施の形態では、半導体ウエハ１１の裏面研削を行い、半導体ウエハ１１の厚さを薄くしている。したがって、下地金属膜８ｃを半導体ウエハ１１の表面に堆積するときに、半導体ウエハ１１の側面に下地金属膜８ｃが、半導体ウエハ１１の裏面側近傍まで回り込んで堆積することとなるので、先に形成した裏面電極１と電気的に導通することを、より確実にすることができる。

次に、バンプ電極を形成する工程では、図１７に示すように、まず半導体ウエハ１１上の全面に、ネガ型レジストをスピンコート法により塗布して、ベーク処理し、ネガ型レジスト膜２を形成する。このネガ型レジスト膜２は、バンプ電極の高さが１５μｍ程度であれば、例えば２０μｍ程度の厚さで形成され、そのベーク処理は、例えば１１０℃〜１３０℃程度および１０分間の条件で行われる。

続いて、バンプ電極が形成される領域以外のネガ型レジスト膜２の表面を、投影露光装置を用いて、ステップアンドリピート方式により半導体チップ単位で露光する。

次に、図１８に示すように、ネガ型レジスト膜２を現像液で現像することで、一部のネガ型レジスト膜２を除去し開口部６ｂを形成する。次いで、この開口部６ｂの内部を、電解めっき法により、下地金属膜８ｃ上に、金属膜９ａを堆積する。この金属膜９ａは、例えば、金により構成され、半導体ウエハ１１の裏面に形成された裏面電極１が、めっき装置の陰極側と電気的に接続され、その裏面電極１と半導体ウエハ１１の側面で導通している下地金属膜８ｃにめっき電流が給電されることにより、開口部６ｂの段差に追従した凹形状の金膜からなる金属膜９ａが堆積される。その後、すべてのネガ型レジスト膜２を、レジスト剥離液で除去する。

次に、裏面電極を除去する工程では、図１９に示すように、導電性膜からなる裏面電極１を除去する。この裏面電極１が、例えば、アルミニウム膜、金膜で構成されているならば、過酸化水素水により裏面電極１を除去することができる。このとき、裏面電極１を構成する導電性膜の厚さがバンプ電極となる金属膜９ａより十分薄いため、例えば、金属膜９ａおよび裏面電極１が金から構成されていても、金属膜９ａは若干薄くなるだけで済む。

次に、下地金属膜を除去する工程では、金属膜９ａ下の下地金属膜（ＵＢＭ膜）以外の下地金属膜８ｃをエッチングによる除去する。この下地金属膜８ｃがＴｉ／Ｐｄ膜で構成されているならば、例えば過酸化水素水により除去することができる。

以上により、金属膜９ａからなる凹形状のバンプ電極９、および金属膜９ａ下の下地金属膜８ｃからなるＵＢＭ膜８が形成され、半導体ウエハ１１を半導体チップ単位でダイシングすることで、半導体装置が完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１における半導体装置の概略断面図である。 実施の形態１における半導体装置の製造工程の要部流れ図である。 実施の形態１における半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２における半導体装置の製造工程の要部流れ図である。 実施の形態２における半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 本発明者が検討した複数のバンプ電極を設けた複数の半導体チップを有する半導体ウエハの一例であり、（ａ）は半導体ウエハの表面の平面図、（ｂ）はポジ型レジスト用フォトマスクの概略図、（ｃ）はネガ型レジスト用フォトマスクの概略図である。

符号の説明

１ 裏面電極（導電性膜）
２ ネガ型レジスト膜
３ 絶縁膜
４ 電極パッド
５ パッシベーション膜
６、６ｂ 開口部
８ ＵＢＭ膜
８ａ 第１金属膜
８ｂ 第２金属膜
８ｃ 下地金属膜
９ バンプ電極
９ａ 金属膜
１１、１１ａ 半導体基板（半導体ウエハ）
１２ 素子分離部
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート絶縁膜
１６ ゲート電極
１７ キャップ絶縁膜
１８ サイドウォールスペーサ
１９ ｎ型半導体領域
２０ ｐ型半導体領域
２１ 酸化シリコン膜
２２、２６、３０ コンタクトホール
２３、２７ プラグ
２４、３１ 配線
２５ 層間絶縁膜
２８ ストッパ絶縁膜
２９ 絶縁膜
５０ 半導体ウエハ
５１ バンプ電極
５２ 給電電極
５３〜５８ フォトマスク
Ｑｎ ｎチャネル型ＭＯＳトランジスタ
Ｑｐ ｐチャネル型ＭＯＳトランジスタ

Claims (5)

1. バンプ電極を備える半導体装置の製造方法であって、
   （ａ）主面とその反対側の裏面と側面とを有する半導体ウエハの前記裏面および前記側面上に、導電性膜を堆積する工程と、
   （ｂ）前記半導体ウエハの前記主面および前記側面上に、前記バンプ電極の下地となる第１金属膜を堆積する工程と、
   （ｃ）前記半導体ウエハの前記主面上にネガ型レジストを塗布し、投影露光装置により露光し、その後現像して、前記バンプ電極が形成される開口部を、前記第１金属膜が露出するように形成する工程と、
   （ｄ）電解めっき法により、前記開口部内に前記バンプ電極となる第２金属膜を堆積する工程と、
   （ｅ）前記半導体ウエハの前記主面上に堆積した前記ネガ型レジストを除去する工程と、
   （ｆ）前記半導体ウエハの前記主面上に堆積した前記第２金属膜下の前記第１金属膜を除いた前記第１金属膜を除去する工程とを有し、
   前記導電性膜と前記第１金属膜とが前記半導体ウエハの前記側面で電気的に導通している状態で、前記半導体ウエハの前記裏面に堆積した前記導電性膜をめっき電源に接続して、前記第２金属膜からなる前記バンプ電極を形成することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法であって、
   （ｇ）前記半導体ウエハの前記裏面を研削する工程を有し、
   前記（ｇ）工程は、前記（ａ）工程前に行うことを特徴とする半導体装置の製造方法。
3. 請求項１および２記載の半導体装置の製造方法であって、
   （ｈ）前記半導体ウエハの前記裏面に堆積した前記導電性膜を除去する工程を有し、
   前記（ｈ）工程は、前記（ｆ）工程と同時に行うことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法であって、
   （ｉ）前記半導体ウエハの前記裏面に堆積した前記導電性膜を除去する工程と、
   （ｊ）前記半導体ウエハの前記裏面を研削する工程とを有し、
   前記（ｉ）工程と前記（ｊ）工程とを同時に行うことを特徴とする半導体装置の製造方法。
5. バンプ電極と裏面電極とを備える半導体装置の製造方法であって、
   （ａ）主面とその反対側の裏面と側面とを有する半導体ウエハの前記裏面および前記側面上に、導電性膜を堆積する工程と、
   （ｂ）前記半導体ウエハの前記主面および前記側面上に、前記バンプ電極の下地となる第１金属膜を堆積する工程と、
   （ｃ）前記半導体ウエハの前記主面上にネガ型レジストを塗布し、投影露光装置により露光し、その後現像して、前記バンプ電極が形成される開口部を、前記第１金属膜が露出するように形成する工程と、
   （ｄ）電解めっき法により、前記開口部内に前記バンプ電極となる第２金属膜を堆積する工程と、
   （ｅ）前記半導体ウエハの前記主面上に堆積した前記ネガ型レジストを除去する工程と、
   （ｆ）前記半導体ウエハの前記主面上に堆積した前記第２金属膜下の前記第１金属膜を除いた前記第１金属膜を除去する工程とを有し、
   前記導電性膜と前記第１金属膜とが前記半導体ウエハの前記側面で電気的に導通している状態で、前記半導体ウエハの前記裏面に堆積した前記導電性膜をめっき電源に接続して、前記第２金属膜からなる前記バンプ電極を形成し、また前記導電性膜を前記裏面電極として用いることを特徴とする半導体装置の製造方法。
   
   

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