TWI622170B - 半導體元件結構及其形成方法 - Google Patents

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Abstract

本揭露提供了一種半導體元件結構及其形成方法。半導體元件結構包括半導體基底及位於半導體基底上方之閘極堆疊。閘極堆疊包括閘極介電層和功函數層，且閘極介電層位於半導體基底和功函數層之間。半導體元件結構還包括鹵素源層，且閘極介電層位於半導體基底和鹵素源層之間。

Description

半導體元件結構及其形成方法
本揭露書係有關於半導體元件結構及其形成方法，且特別是有關於具有閘極堆疊之半導體元件結構。
半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步已生產出許多代的積體電路。每一代的積體電路比前代的積體電路具有更小且更複雜的電路。
在積體電路發展的進程中，功能性密度(亦即每一個晶片區域中內連接元件的數目)已經普遍增加，而幾何尺寸(亦即製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可藉由增加生產效率及降低相關支出提供許多利益。
然而，這些進步也增加了積體電路在加工和製造上的複雜度。因為特徵尺寸持續縮小，製程也持續變得更加難以實施。因此，形成具有越來越小的尺寸之可靠的半導體元件將是一個挑戰。
本揭露書之實施例提供一種半導體元件結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上方，其 中該閘極堆疊包括一閘極介電層和一功函數層，且該閘極介電層位於該半導體基底和該功函數層之間；以及一鹵素源層，其中該閘極介電層位於該半導體基底和該鹵素源層之間。
本揭露書之實施例提供一種半導體元件結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上方，其中該閘極堆疊包括一閘極介電層、一覆蓋層、及一功函數層，且該覆蓋層位於該閘極介電層和該功函數層之間；以及一鹵素摻雜區域，位於該覆蓋層之內。
本揭露書之實施例提供一種半導體元件結構的形成方法，包括：在一半導體基底上方形成一閘極介電層；在該閘極介電層上方形成一覆蓋層；在該閘極介電層上方形成一鹵素源層；以及在該覆蓋層上方形成一功函數層。
100‧‧‧半導體基底
120‧‧‧鰭結構
130‧‧‧隔離部件
140‧‧‧閘極介電層
150‧‧‧閘極電極
155‧‧‧虛置閘極堆疊
160‧‧‧間隔構件
170‧‧‧源極/汲極部件
180‧‧‧介電層
181‧‧‧界面層
182‧‧‧閘極介電層
184、184a、184b‧‧‧鹵素源層
186‧‧‧覆蓋層
186a‧‧‧下部
186b‧‧‧上部
187‧‧‧阻障層
188‧‧‧功函數層
189‧‧‧黏著層(或潤濕層)
190‧‧‧導電填充層
195‧‧‧閘極堆疊
195’‧‧‧金屬閘極堆疊
210‧‧‧凹槽
502‧‧‧摻雜製程
第1A-1D圖顯示根據一些實施例之半導體元件結構的數階段製程立體圖。
第2A-2D圖顯示根據一些實施例之半導體元件結構的數階段製程剖面圖。
第3圖顯示根據一些實施例之半導體元件結構的剖面圖。
第4圖顯示根據一些實施例之半導體元件結構的剖面圖。
第5A-5B圖顯示根據一些實施例之半導體元件結構的數階段製程剖面圖。
第6圖顯示根據一些實施例之半導體元件結構的剖面圖。
第7圖顯示根據一些實施例之半導體元件結構的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在。。。之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。 所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。
描述了本揭露的一些實施例。第1A-1D圖顯示根據一些實施例之半導體元件結構的數階段製程立體圖。第2A-2D圖顯示根據一些實施例之半導體元件結構的數階段製程剖面圖。在一些實施例中，第2A-2D圖中的一些剖面圖對應於沿著第1B-1D圖中的線I-I截取的剖面圖。在第1A-1D圖或第2A-2D圖中描述的製程階段之前、期間及/或之後可提供額外的操作。對於不同的實施例，可替換或消除所描述的一些製程階段。可對半導體元件結構添加額外的部件。對於不同的實施例，可替換或消除以下所描述的一些部件。
如第1A圖和第2A圖所示，根據一些實施例，在半導體基底100上方形成包括鰭結構120的一個或多個鰭結構(fin structures)。在一些實施例中，半導體基底100是例如是半導體晶圓的塊狀半導體基底(bulk semiconductor substrate)。例如，半導體基底100是矽晶圓。半導體基底100可包括矽或例如是鍺的其他元素半導體材料(elementary semiconductor material)。在一些其他實施例中，半導體基底100包括化合物半導體(compound semiconductor)。化合物半導體可包括砷化鎵、碳化矽、砷化銦、磷化銦、其他合適的材料、或前述之組合。
在一些實施例中，半導體基底100包括絕緣體上覆 半導體(semiconductor-on-insulator，SOI)基底。可使用氧植入隔離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他適用的方法、或前述之組合來製造SOI基底。
在一些實施例中，在半導體基底100中形成多個凹槽(或溝槽)。因此，在凹槽之間形成包括鰭結構120的多個鰭結構。為了簡化說明，在第1A圖和第2A圖中僅示出了一個鰭結構(鰭結構120)。在一些實施例中，一個或多個微影和蝕刻製程用於形成凹槽。
如第1A圖和第2A圖所示，根據一些實施例，在凹槽中形成隔離部件(isolation features)130以圍繞鰭結構120的下部。在一些實施例中，隔離部件130連續地圍繞鰭結構120的下部。在一些實施例中，隔離部件130圍繞形成在半導體基底100上的其他鰭結構的下部。隔離部件130用於定義和電隔離在半導體基底100中及/或上方形成的各個元件構件(device elements)。在一些實施例中，隔離部件130包括淺溝槽隔離(shallow trench isolation，STI)部件、矽的局部氧化(local oxidation of silicon，LOCOS)部件、其他合適的隔離部件、或前述之組合。
在一些實施例中，每個隔離部件130均具有多層結構。在一些實施例中，隔離部件130由介電材料製成。介電材料可包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低介電常數(low-K)材料、其他合適的材料、或前述之組合。在一些實施例中，形成STI襯層(liner)(未顯示)以減 少半導體基底100和隔離部件130之間的界面處的晶體缺陷。STI襯墊也可用於減少鰭結構和隔離部件130之間的界面處的晶體缺陷。
在一些實施例中，在半導體基底100上方沉積介電材料層。介電材料層覆蓋包括鰭結構120的鰭結構，並且填充位於鰭結構之間的凹槽。在一些實施例中，實施平坦化製程以削薄介電材料層。例如，削薄介電材料層直至露出鰭結構120。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程(grinding process)、乾拋光(dry polishing)製程、蝕刻製程、其他適用的製程、或前述之組合。之後，回蝕刻介電材料層至鰭結構120的頂面之下。因此，形成了隔離部件130。根據一些實施例，如第1A圖和第2A圖所示，包括鰭結構120的鰭結構突出於隔離部件130的頂面。
如第1B圖和第2A圖所示，根據一些實施例，在鰭結構120和半導體基底100上方形成包括閘極介電層140和閘極電極150的虛置閘極堆疊(dummy gate stack)155。虛置閘極堆疊155覆蓋部分的鰭結構120。在一些實施例中，虛置閘極堆疊155部分覆蓋包括鰭結構120的多個鰭結構。
在一些實施例中，閘極介電層140由氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-K)的介電材料、其他合適的介電材料、或前述之組合製成。高介電常數材料例如包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他合適的高介電常數材料、或前述之組合。在一些實施例中，閘極介 電層140是隨後將被去除的虛置閘極介電層。在一些其他實施例中，未形成閘極介電層140。
在一些實施例中，使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、熱氧化(thermal oxidation)製程、物理氣相沉積(physical vapor deposition，PVD)製程、其他適用的製程、或前述之組合在隔離部件130和鰭結構120上方沉積閘極介電層140。
之後，根據一些實施例，如第1B圖和第2A圖所示，在閘極介電層140上方形成閘極電極150以覆蓋部分的鰭結構120。在一些實施例中，閘極電極150是將由金屬閘極電極替換的虛置閘極電極。在一些實施例中，閘極電極150由多晶矽(polysilicon)所製成。
在一些實施例中，在閘極介電層140上方沉積閘極電極層。可使用CVD製程或其他適用的製程來沉積閘極電極層。在一些實施例中，閘極電極層由多晶矽製成。之後，根據一些實施例，在閘極電極層上方形成圖案化的硬遮罩(hard mask)層(未顯示)。圖案化的硬遮罩層用於將閘極電極層圖案化成包括閘極電極150的一個或多個閘極電極。可通過圖案化的硬遮罩層的開口使用一個或多個蝕刻製程蝕刻閘極電極層以形成虛置閘極堆疊155。
之後，根據一些實施例，如第1B圖和第2A圖所示，在閘極電極150的側壁上方形成間隔構件(spacer elements)160。間隔構件160可用於輔助隨後的源極/汲極部件的形成。在一些 實施例中，間隔構件160包括一層或多層。在一些實施例中，間隔構件160由介電材料製成。該介電材料可包括氮化矽、氧化矽、氮氧化矽、碳化矽、其他合適的材料、或前述之組合。
在一些實施例中，使用CVD製程、PVD製程、旋塗(spin-on)製程、其他適用的製程、或前述之組合在虛置閘極堆疊155上方沉積間隔構件材料層。之後，使用例如是異向性蝕刻(anisotropic etching)製程的蝕刻製程部分地去除間隔構件材料層。因此，如第1B圖和第2A圖所示，在虛置閘極堆疊155側壁上之間隔構件材料層的剩餘部分形成了間隔構件160。在一些實施例中，在去除未由閘極電極150覆蓋的部分閘極介電層140之後，形成間隔構件160。在一些實施例中，在用於形成間隔構件160的蝕刻製程期間，一起去除未由閘極電極150覆蓋的閘極介電層140和間隔構件材料層。
之後，根據一些實施例，如第1B圖和第2A圖所示，在鰭結構120上形成源極/汲極部件170。在一些實施例中，例如使用蝕刻製程部分地去除未由閘極電極150和間隔構件160覆蓋的鰭結構120以形成凹槽。凹槽的底面可位於隔離部件130的頂面之下。之後，在凹槽中形成源極/汲極部件170。在一些實施例中，源極/汲極部件170是使用磊晶成長(epitaxial growth)製程形成的磊晶成長部件。在一些實施例中，源極/汲極部件170突出於凹槽。在一些實施例中，源極/汲極部件170也用作可對源極/汲極部件170之間的通道區域(channel region)施加應變或應力的應力源(stressor)。因此，可增進載子遷移率。
根據一些實施例，如第1B圖和第2A圖所示，之後 形成介電層180以圍繞虛置閘極堆疊155和源極/汲極部件170。為了更好的理解本揭露，第1B圖中的介電層180以虛線示出，從而使得由介電層180覆蓋的元件是可見的。在一些實施例中，沉積介電材料層以覆蓋源極/汲極部件170、間隔構件160、和閘極電極150。
在一些實施例中，介電材料層由氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、其他合適的材料、或前述之組合所製成。在一些實施例中，使用CVD製程、ALD製程、旋塗製程、噴塗(spray coating)製程、其他適用的製程、或前述之組合來沉積介電材料層。
之後，平坦化製程可用於部分地去除介電材料層。可部分地去除介電材料層直至露出閘極電極150。因此，形成了介電層180。在一些實施例中，平坦化製程包括CMP製程、研磨製程、乾拋光製程、蝕刻製程、其他適用的製程、或前述之組合。
根據一些實施例，如第1C圖和第2B圖所示，去除閘極電極150和部分閘極介電層140以形成凹槽210。凹槽210由介電層180圍繞，並且位在間隔構件160之間。凹槽210露出鰭結構120。可使用一個或多個蝕刻製程以形成凹槽210。在一些實施例中，閘極介電層140之直接位於間隔構件160下方的部分保留而未被去除。
根據一些實施例，如第2C圖所示，在介電層180和 凹槽210的側壁和底部上方沉積界面層(interfacial layer)181。在一些實施例中，界面層181順應性地覆蓋由凹槽210所露出的鰭結構120和凹槽210的側壁和底部。界面層181可用於增進鰭結構120和隨後形成的閘極介電層之間的黏合。在一些實施例中，界面層181由例如是氧化矽、氧化鍺、或氧化矽鍺的半導體氧化物材料所製成。在一些實施例中，使用ALD製程、CVD製程、熱氧化製程、其他適用的製程、或前述之組合來沉積界面層181。
根據一些實施例，如第2C圖所示，在界面層181上方沉積閘極介電層182。在一些實施例中，閘極介電層182順應性地覆蓋鰭結構120和凹槽210的側壁和底部。在一些實施例中，閘極介電層182和位於間隔構件160下方的閘極介電層140由不同的材料所製成。在一些實施例中，閘極介電層182由高介電常數材料製成。高介電常數材料可包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他合適的高介電常數材料、或前述之組合。在一些實施例中，使用ALD製程、CVD製程、其他適用的製程、或前述之組合來沉積閘極介電層182。
之後，根據一些實施例，如第2C圖所示，在閘極介電層182上方形成鹵素源層(halogen source layer)184。在一些實施例中，鹵素源層184與閘極介電層182直接接觸。在一些其他實施例中，在鹵素源層184和閘極介電層182之間形成有材料層(未顯示)。在一些情況下，鹵素源層184未與閘極介電層182直接接觸。在一些實施例中，鹵素源層184的厚度在從約 1Å至約10Å的範圍內。在一些其他實施例中，鹵素源層184的厚度在從約2Å至約15Å的範圍內。在一些情況下，鹵素源層184不應太厚而不能確保閘極介電層182和隨後形成的功函數層之間的距離保持在可接受的範圍內。在一些實施例中，將鹵素源層184的厚度控制在小於約15Å。在一些其他實施例中，將鹵素源層184的厚度控制在小於約10Å。
鹵素源層184可用於向鰭結構120和界面層181之間的界面提供鹵素元素(或離子)。鹵素元素(或離子)可能能夠修復位於鰭結構120和界面層181之間的界面處的缺陷(例如是懸空鍵(dangling bonds))。例如，鹵素源層184的鹵素元素或離子可擴散穿過閘極介電層182和界面層181而到達界面並且修復缺陷。因此，增進了半導體元件結構的性能和可靠性。例如，增進了鰭結構120的載子遷移率，且使鰭結構120的載子遷移率變得更穩定。
在一些實施例中，鹵素源層184包括一種或多種類型的鹵素元素(或離子)。在一些實施例中，鹵素源層184包括氟(F)、氯(Cl)、溴(Br)、其他合適的元素(或離子)、或前述之組合。在一些實施例中，鹵素源層184包括氧(O)。在這些情況下，鹵素源層184也可用作氧源層(oxygen source layer)。鹵素源層184的氧元素(或離子)可進入閘極介電層182以修復閘極介電層182中的缺陷(例如是氧空缺(oxygen vacancies))。因此，增進了閘極介電層182的品質。
在一些實施例中，鹵素源層184包括金屬元素。在一些實施例中，鹵素源層184包括鈦(Ti)、鉭(Ta)、其他 合適的元素、或前述之組合。在一些實施例中，鹵素層184是導電的。在一些實施例中，鹵素層184的電導率大於閘極介電層182或界面層181的電導率。在一些實施例中，鹵素源層184是包含Ti-N-O-和-F-的材料層、包含Ta-N-O-和-F-的材料層、包含Ti-N-和-F-的材料層、包含Ta-N-和-F-的材料層，其他合適的材料層、或前述之組合。
在一些實施例中，使用ALD製程、CVD製程、其他適用的製程、或前述之組合在閘極介電層182上方形成鹵素源層184。在一些實施例中，鹵素源層184的形成涉及熱製程、原位灰化(in-situ ashing)製程、異位灰化(ex-situ ashing)製程、電漿製程、其他適用的製程、或前述之組合。在一些實施例中，鹵素源層184是摻雜有鹵素元素的含金屬層。在一些實施例中，鹵素源層184是摻雜有鹵素元素的金屬氮化物層。在一些實施例中，鹵素源層184是材料層內的鹵素摻雜區域。例如，鹵素源層184是氮化物材料層內的鹵素摻雜區域。在這些情況下，鹵素源層184的形成涉及ALD製程、CVD製程、佈植(implantation)製程、擴散製程、其他適用的製程、或前述之組合。
在一些實施例中，鹵素源層184具有例如是氟的鹵素元素的原子濃度。在一些實施例中，鹵素源層184中的鹵素元素的原子濃度大抵均勻。在一些其他實施例中，鹵素源層184中的鹵素元素的原子濃度不均勻。在一些實施例中，鹵素源層184中的鹵素元素的原子濃度沿著自鹵素源層184的頂部朝向閘極介電層182的方向逐漸變小。
根據一些實施例，如第2C圖所示，在鹵素源層184 上方沉積覆蓋層(capping layer)186。覆蓋層186可用於保護覆蓋層186之下的結構。在可能涉及熱操作的隨後的製程期間，覆蓋層186可防止覆蓋層186之上的氧進入閘極介電層182和界面層181。因此，閘極介電層182或界面層181的厚度可保持大抵相同。
在一些實施例中，覆蓋層186包括金屬元素和氧元素。在一些實施例中，覆蓋層186由氮化鈦、氮化鉭、其他合適的材料、或前述之組合所製成。在一些實施例中，覆蓋層186厚於鹵素源層184。在一些實施例中，覆蓋層186的厚度在從約10Å至約30Å的範圍內。在一些實施例中，使用CVD製程、ALD製程、PVD製程、電鍍製程、無電鍍製程(或化學鍍製程)、其他適用的製程、或前述之組合來沉積覆蓋層186。在一些其他實施例中，未形成覆蓋層186。
在一些實施例中，在鹵素源層184的形成之後，形成覆蓋層186。然而，本揭露的實施例不限於此。可對本揭露的實施例做出許多改變及/或調整。在一些其他實施例中，在鹵素源層184的形成之前，先形成覆蓋層186。
第5A-5B圖顯示根據一些實施例之半導體元件結構的數階段製程剖面圖。根據一些實施例，如圖5A所示，在鹵素源層184的形成之前，在閘極介電層182上方沉積覆蓋層186。之後，根據一些實施例，如圖5A所示，對覆蓋層186實施摻雜製程502。在一些實施例中，摻雜製程502是佈植製程。
根據一些實施例，如圖5B所示，摻雜製程502摻雜部分的覆蓋層以在覆蓋層186內形成鹵素源層184。在這些情況 下，鹵素源層184也是覆蓋層186內的鹵素摻雜區域(halogen-doped region)。覆蓋層186內的鹵素源層184的位置(或深度)可透過調節摻雜製程502的製程參數而控制。例如，可改變佈植能量及/或劑量以控制鹵素源層184的位置。在一些實施例中，精細調節摻雜製程502從而使得鹵素源層184(鹵素摻雜區域)與閘極介電層182直接接觸。在一些實施例中，鹵素源層184(鹵素摻雜區域)中的鹵素元素的原子濃度沿著自鹵素源層184的頂部朝向閘極介電層182的方向變小或逐漸變小。在一些實施例中，由於鹵素源層184是覆蓋層186內的摻雜區域，因此在鹵素源層184的形成之後，不會增加鰭結構120和隨後形成的功函數層之間的距離。因此，確保了半導體元件結構的性能。
可對本揭露的實施例做出許多改變及/或調整。第6圖是根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，如第6圖所示，鹵素源層184未與閘極介電層182直接接觸。在一些實施例中，鹵素源層184是在覆蓋層186內形成的鹵素摻雜區域。根據一些實施例，如第6圖所示，鹵素源層184(鹵素摻雜區域)位於覆蓋層186的上部186b和下部186a之間。
根據一些實施例，如第2C圖所示，在覆蓋層186上方沉積阻障層(barrier layer)187。阻障層187可由氮化鉭、氮化鈦、其他合適的材料、或前述之組合所製成。在一些實施例中，阻障層187的厚度在從約8Å至約12Å的範圍內。在一些實施例中，使用CVD製程、ALD製程、PVD製程、電鍍製程、無電鍍製程(或化學鍍製程)、其他適用的製程、或前述之組合來沉積 阻障層187。在一些其他實施中，未形成阻障層187。
之後，根據一些實施例，如第2C圖所示，在阻障層187上方沉積功函數層(work function layer)188。在一些實施例中，功函數層188順應性地覆蓋鰭結構120。功函數層188用於提供用於電晶體的期望功函數以增強器件的性能(例如是增進的起始電壓)。在一些實施例中，功函數層188是能夠提供適用於器件的功函數值(例如是等於或小於約4.5eV)的n-型金屬層。在一些實施例中，功函數層188是能夠提供適用於器件的功函數值(例如是等於或大於約4.8eV)的p-型金屬層。
n-型金屬層可包括金屬、金屬碳化物、金屬氮化物、或前述之組合。例如，n-型金屬層包括氮化鈦、鉭、氮化鉭、其他合適的材料、或前述之組合。P-型金屬層可包括金屬、金屬碳化物、金屬氮化物、其他合適的材料、或前述之組合。例如，p-型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料、或前述之組合。
功函數層188也可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物、或前述之組合所製成。可精細調節功函數層188的厚度及/或組成以調整功函數之水平(work function level)。例如，取決於氮化鈦層的厚度及/或組成，氮化鈦層可用作p-型金屬層或n-型金屬層。在一些實施例中，功函數層188是多個子層的堆疊。在一些實施例中，使用CVD製程、ALD製程、PVD製程、電鍍製程、無電鍍製程(或化學鍍製程)、其他適用的製程、或前述之組合來沉積功函數層 188。
之後，根據一些實施例，如第2C圖所示，在功函數層188上方沉積黏著層(或潤濕層)189。黏著層(或潤濕層)189可用於促進隨後的導電填充層的形成。黏著層(或潤濕層)189可由鈷、氮化鈦、氮化鉭、其他合適的材料、或前述之組合所製成。在一些實施例中，使用CVD製程、電鍍製程、PVD製程、無電鍍製程(或化學鍍製程)、其他適用的製程、或前述之組合來沉積黏著層(或潤濕層)189。在一些其他實施例中，未形成黏著層(或潤濕層)189。
之後，根據一些實施例，如第2C圖所示，在黏著層(或潤濕層)189上方沉積導電填充層190以填充凹槽210。在一些實施例中，導電填充層190由鎢、鋁、銅、金、鉑、其他合適的材料、或前述之組合所製成。在一些實施例中，使用CVD製程、電鍍製程、PVD製程、無電鍍製程(或化學鍍製程)、其他適用的製程、或前述之組合來沉積導電填充層190。
根據一些實施例，如圖2D所示，實施平坦化製程以去除金屬閘極堆疊層之位於凹槽210外的部分。因此，根據一些實施例，如圖1D和圖2D所示，金屬閘極堆疊層的剩餘部分一起形成了閘極堆疊195(金屬閘極堆疊)。在一些實施例中，閘極堆疊195覆蓋部分的鰭結構120。在一些實施例中，鹵素源層184順應性地覆蓋了鰭結構120的側壁和頂部。因此，鹵素源層184(或鹵素摻雜區域)的鹵素元素可擴散至鰭結構120的表面以修復鰭結構120的側壁和頂部處的缺陷。顯著地增進了半導體元件結構的性能和可靠性。在一些實施例中，來自鹵 素源層184的一些鹵素元素存在於閘極介電層182、界面層181及/或鰭結構120的表面部分之中。
可對本揭露的實施例做出許多改變及/或調整。第3圖是根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，第3圖顯示出了部分的閘極堆疊195。在一些實施例中，鹵素源層184位於閘極介電層182和功函數層188之間。然而，鹵素源層184不限於位於閘極介電層182和覆蓋層186之間。在一些實施例中，覆蓋層186位於閘極介電層182和鹵素源層184之間。在一些實施例中，鹵素源層184是在形成覆蓋層186之後所形成的沉積層。在一些實施例中，鹵素源層184是覆蓋層186的上部內的摻雜區域。
可對本揭露的實施例做出許多改變及/或調整。在一些實施例中，在閘極介電層182和功函數層188之間形成兩個或更多個鹵素源層。
第4圖是根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，在閘極介電層182和導電填充層190之間形成兩個或更多個鹵素源層。在一些實施例中，分別在覆蓋層186的底部和頂部上形成鹵素源層184a和184b。在一些實施例中，鹵素源層184a和184b是沉積層。在一些實施例中，鹵素源層184a和184b是覆蓋層186之下和之上的鹵素摻雜區域。在一些實施例中，鹵素源層184a和184b包含不同種類的鹵素元素。在一些其他實施例中，鹵素源層184a和184b包含相同種類的鹵素元素。
可對本揭露的實施例做出許多改變及/或調整。第7 圖是根據一些實施例之半導體元件結構的剖面圖。在一些實施例中，在半導體基底100上方形成金屬閘極堆疊195’。與閘極堆疊195不同，金屬閘極堆疊195’未通過替換虛置閘極堆疊形成。在一些實施例中，包括層181、182、184、186、187和188的閘極堆疊層形成在半導體基底100上方並且被圖案化以形成金屬閘極堆疊195’。鹵素源層184可向界面層181之下的半導體基底100的表面提供鹵素元素(或離子)。因此，可修復半導體基底100和界面層181之間的界面處的缺陷。例如，減小了界面處的懸空鍵的數量。因此，增進了半導體元件結構的性能和可靠性。
本揭露的實施例形成了具有閘極堆疊之半導體元件結構。閘極堆疊包括形成在閘極介電層和閘極堆疊的頂部之間的鹵素源層。鹵素源層是位於閘極介電層上方的沉積層或摻雜區域。鹵素源層用以向閘極介電層之下的半導體鰭或半導體基底的表面提供鹵素元素或離子。鹵素元素可修復半導體鰭或半導體基底之表面處的缺陷(例如是懸空鍵)。因此，大大地增進了性能和可靠性。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底上方之閘極堆疊。閘極堆疊包括閘極介電層和功函數層，且閘極介電層位於半導體基底和功函數層之間。半導體元件結構還包括鹵素源層，且閘極介電層位於半導體基底和鹵素源層之間。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底上方之閘 極堆疊。閘極堆疊包括閘極介電層、覆蓋層、及功函數層，且覆蓋層位於閘極介電層和功函數層之間。半導體元件結構還包括位於覆蓋層之內的鹵素摻雜區域。
根據一些實施例，提供了一種半導體元件結構的形成方法。方法包括在半導體基底上方形成閘極介電層。方法還包括在閘極介電層上方形成覆蓋層，且在閘極介電層上方形成鹵素源層。方法更包括在覆蓋層上方形成功函數層。
前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (15)

  1. 一種半導體元件結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上方，其中該閘極堆疊包括一閘極介電層和一功函數層，且該閘極介電層位於該半導體基底和該功函數層之間；一鰭結構，位於該半導體基底上方，其中該閘極堆疊位於該鰭結構上方；以及一鹵素源層，其中該閘極介電層位於該半導體基底和該鹵素源層之間。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中：該鹵素源層位於該閘極介電層和該功函數層之間；該鹵素源層是摻雜有一鹵素元素的一金屬氮化物層；該鹵素源層包括氧；該鹵素源層與該閘極介電層直接接觸；該鹵素源層不與該閘極介電層直接接觸；或該鹵素源層具有一鹵素元素之一原子濃度，且該鹵素源層中的該鹵素元素的該原子濃度是均勻的。
  3. 如申請專利範圍第1項所述之半導體元件結構，其中該鹵素源層具有一鹵素元素之一原子濃度，且該鹵素源層中的該鹵素元素的該原子濃度沿著從該鹵素源層的一頂部朝向該閘極介電層的方向逐漸變小。
  4. 如申請專利範圍第1至3項中任一項所述之半導體元件結構，更包括一覆蓋層，該覆蓋層位於該功函數層與該鹵素源層 之間。
  5. 如申請專利範圍第1至3項中任一項所述之半導體元件結構，更包括一鰭結構，位於該半導體基底之上，其中該閘極堆疊覆蓋該鰭結構的一部分，且該鹵素源層順應性地覆蓋該鰭結構之該部分的側壁及一頂部。
  6. 一種半導體元件結構，包括：一半導體基底；一閘極堆疊，位於該半導體基底上方，其中該閘極堆疊包括一閘極介電層、一覆蓋層、及一功函數層，且該覆蓋層位於該閘極介電層和該功函數層之間；一鰭結構，位於該半導體基底上方，其中該閘極堆疊位於該鰭結構上方；以及一鹵素摻雜區域，位於該覆蓋層之內。
  7. 如申請專利範圍第6項所述之半導體元件結構，其中：該鹵素摻雜區域與該閘極介電層直接接觸；或該鹵素摻雜區域不與該閘極介電層直接接觸。
  8. 如申請專利範圍第6項所述之半導體元件結構，其中該鹵素摻雜區域具有一鹵素元素之一原子濃度，且該鹵素摻雜區域中的該鹵素元素的該原子濃度沿著從該鹵素摻雜區域的一頂部朝向該閘極介電層的方向逐漸變小。
  9. 如申請專利範圍第6至8項中任一項所述之半導體元件結構，其中該覆蓋層包括一金屬元素及氧元素。
  10. 一種半導體元件結構的形成方法，包括：在一半導體基底上方形成一閘極介電層； 在該閘極介電層上方形成一覆蓋層；在該閘極介電層上方形成一鹵素源層；在該覆蓋層上方形成一功函數層；以及將複數個鹵素元素從該鹵素源層朝向該半導體基底擴散。
  11. 如申請專利範圍第10項所述之半導體元件結構的形成方法，其中：該鹵素源層形成在該覆蓋層之前；該鹵素源層形成在該覆蓋層之後，且形成在該功函數層之前；或該鹵素源層形成在該覆蓋層之後，且形成在該功函數層之前，且該鹵素源層之形成包括以該些鹵素元素摻雜該覆蓋層之一部分以形成該鹵素源層。
  12. 如申請專利範圍第10或11項所述之半導體元件結構的形成方法，更包括：於該半導體基底之上形成一虛置閘極堆疊；形成一介電層以圍繞該虛置閘極堆疊；以及移除該虛置閘極堆疊以形成由該介電層所圍繞之一凹陷，其中該閘極介電層、該覆蓋層、該鹵素源層、及該功函數層係形成在該凹陷之側壁及一底部之上。
  13. 如申請專利範圍第10或11項所述之半導體元件結構的形成方法，其中將該些鹵素元素從該鹵素源層朝向該半導體基底擴散包含將該些鹵素元素擴散至一鰭結構的一表面。
  14. 如申請專利範圍第10或11項所述之半導體元件結構的形成方法，更包括： 在該半導體結構的一鰭結構上方提供一界面層；以及其中該擴散將該些鹵素元素擴散包含將該些鹵素元素擴散至在該界面層和該鰭結構之間的一界面。
  15. 如申請專利範圍第10或11項所述之半導體元件結構的形成方法，更包括：在該半導體基底上方形成一鰭結構，其中該形成該閘極介電層包含在該鰭結構上方沉積該閘極介電層。
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