WO2007023963A1 - 半導体装置 - Google Patents

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WO2007023963A1
WO2007023963A1 PCT/JP2006/316770 JP2006316770W WO2007023963A1 WO 2007023963 A1 WO2007023963 A1 WO 2007023963A1 JP 2006316770 W JP2006316770 W JP 2006316770W WO 2007023963 A1 WO2007023963 A1 WO 2007023963A1
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holes
film
main surface
conductive
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PCT/JP2006/316770
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Toshio Saito
Satoshi Moriya
Morio Nakamura
Goichi Yokoyama
Tatsuyuki Saito
Nobuaki Miyakawa
Original Assignee
Hitachi, Ltd.
Honda Motor Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a three-dimensional structure in which a plurality of chips are stacked and bonded together.
  • a semiconductor device having a three-dimensional structure is formed by integrating semiconductor elements in a three-dimensional structure in a structure in which semiconductor active layers are stacked in multiple layers. It is attracting attention as a promising structure that maintains the improvement of the degree of integration by avoiding the limitations of the above, the saturation tendency of the operation speed due to the increase in wiring resistance and parasitic effects, the high electric field effect due to the miniaturization of the element dimensions, and the like.
  • a semiconductor device having a three-dimensional structure is described in, for example, Japanese Patent Application Laid-Open No. 11-261000 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2002-334967 (Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-261000
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2002-334967
  • a method for manufacturing a three-dimensional semiconductor device by bonding substrates together is disclosed.
  • a through electrode called a vertical interconnector or a buried connection electrode is formed in a groove penetrating between the main back surfaces of a desired semiconductor substrate so that the main back surface of the semiconductor substrate can be electrically connected.
  • the structure to make is disclosed.
  • Non-Patent Document 1 shows the technology for embedding copper (Cu) in the connection hole of a semiconductor device with a three-dimensional structure. Is disclosed!
  • Patent Document 1 Japanese Patent Laid-Open No. 11-261000
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-334967
  • Non-Patent Document 1 “DENSO TECH-Cal Review Vol.6 No.2 2001” ( Figure 15)
  • a method of reducing the electrical resistance of a connection hole for electrically connecting a lower layer wiring and an upper layer wiring (or wiring and a semiconductor substrate) is a small diameter.
  • a method of arranging a number of square connection holes in close proximity is employed.
  • An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device having a three-dimensional structure.
  • the present invention provides a plurality of first integrated circuit elements formed on the main surface, a plurality of first through holes formed so as to penetrate the main surface and the back surface, and the plurality of first through holes. Each of the plurality of integrated circuit elements and electrically connected to any of the plurality of integrated circuit elements.
  • a semiconductor device including a first semiconductor substrate having one conductive film, wherein each of the plurality of first through holes in the main surface is rectangular.
  • the plurality of first through-holes include a first group of through-holes whose long sides are oriented along the first direction of the main surface, and the lengths of the first through-holes.
  • the side is constituted by a second group of through holes oriented along a second direction different from the first direction of the main surface.
  • FIG. 1 is a cross-sectional view showing an example of a package in which a semiconductor device according to an embodiment of the present invention is mounted on a wiring board and sealed with grease.
  • FIG. 2 is a flowchart showing manufacturing steps of the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is a fragmentary cross-sectional view of a semiconductor wafer showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 3.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 3.
  • FIG. 5 is a plan view of a principal part of a semiconductor wafer showing a planar shape of a groove.
  • FIG. 6 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 4; FIG.
  • FIG. 7 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 6;
  • FIG. 8 is a plan view of a principal part of a semiconductor wafer showing a planar shape of an insulating groove.
  • FIG. 9 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 7;
  • FIG. 10 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 9;
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device subsequent to FIG. 11.
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 13;
  • FIG. 15 is a plan view of relevant parts of a semiconductor wafer showing a planar shape of conductive grooves.
  • FIG. 16 is a plan view of relevant parts of a semiconductor wafer showing a planar layout of conductive grooves.
  • FIG. 17 is a plan view of relevant parts of a semiconductor wafer showing another example of the planar layout of conductive grooves.
  • FIG. 18 is a plan view of relevant parts of a semiconductor wafer showing another example of the planar layout of conductive grooves.
  • FIG. 19 is a plan view of relevant parts of a semiconductor wafer showing another example of the planar layout of conductive grooves.
  • FIG. 20 is a plan view of relevant parts of a semiconductor wafer showing another example of the planar layout of the conductive grooves.
  • FIG. 21 is a plan view of relevant parts of a semiconductor wafer showing another example of a planar layout of conductive grooves.
  • FIG. 22 is an enlarged cross-sectional view of the main part of the semiconductor wafer, showing the manufacturing process for the semiconductor device, following FIG. 14;
  • FIG. 23 is an essential part enlarged cross-sectional view of a semiconductor wafer showing a manufacturing step of a semiconductor device following that of FIG. 22;
  • FIG. 24 is an enlarged sectional view of the essential part of the semiconductor wafer, showing the manufacturing process for the semiconductor device, following FIG. 23;
  • FIG. 25 is a schematic diagram showing a chamber structure of a film forming apparatus.
  • FIG. 26 is an enlarged sectional view of the essential part of the semiconductor wafer, showing the manufacturing process for the semiconductor device, following FIG. 24;
  • FIG. 27 is an essential part enlarged cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 26;
  • FIG. 28 is an enlarged sectional view of the essential part of the semiconductor wafer, showing the manufacturing process for the semiconductor device, following FIG. 27;
  • FIG. 29 is an essential part enlarged cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 28;
  • FIG. 30 is an essential part enlarged cross-sectional view of the semiconductor wafer showing the manufacturing step of the semiconductor device following that of FIG. 29;
  • FIG. 31 is an essential part enlarged cross-sectional view of a semiconductor wafer showing a manufacturing step of a semiconductor device following that of FIG. 30;
  • FIG. 32 is an enlarged cross-sectional view of the main part of the semiconductor wafer, showing the manufacturing process for the semiconductor device, following FIG. 31;
  • the semiconductor device of the present embodiment has a three-dimensional structure in which three semiconductor chips (hereinafter simply referred to as chips) Cl, C2, and C3 on which different integrated circuits are formed are laminated and bonded together. ing.
  • FIG. 1 is a cross-sectional view showing an example of a package in which this semiconductor device is mounted on a wiring board 1 and sealed with a mold resin 2.
  • the lowermost chip CI is bonded to the wiring board 1 via the adhesive 3.
  • the intermediate chip C2 is bonded to the chip C1 via the adhesive 3
  • the uppermost chip C3 is bonded to the chip C2 via the adhesive 3.
  • the integrated circuit formed in the lowermost chip C1 and the integrated circuit formed in the middle chip C2 are electrically connected through a plurality of through holes 4 formed in the chip C2.
  • the integrated circuit formed in the intermediate chip C2 and the integrated circuit formed in the uppermost chip C3 are electrically connected through a plurality of through holes 4 formed in the chip C3. That is, the semiconductor device of the present embodiment realizes a desired system by connecting the integrated circuits formed on the chips Cl, C2, and C3 to each other through the through holes 4.
  • the chips Cl, C2, C3 and the wiring board 1 are bonded between the plurality of bonding pads 5 formed on the uppermost chip C3 and the plurality of electrodes 6 formed on the wiring board 1. They are electrically connected via a plurality of Au wires 7.
  • the electrode 6 is electrically connected to the solder bump 9 on the back surface of the wiring board 1 through a copper (Cu) wiring 8 in the wiring board 1.
  • Solder bumps 9 constitute the external connection terminals for mounting the package shown in Fig. 1 on a mother board, etc.!
  • FIG. 2 is a flowchart showing manufacturing steps of the semiconductor device of the present embodiment.
  • the manufacturing process of this semiconductor device includes the steps of forming different integrated circuits on three semiconductor wafers (hereinafter simply referred to as wafers) Wl, W2, and W3 and forming conductive grooves on the two wafers W2 and W3.
  • wafers three semiconductor wafers (hereinafter simply referred to as wafers) Wl, W2, and W3 and forming conductive grooves on the two wafers W2 and W3.
  • a wafer W 2 having a thickness of about 780 m and having a single crystal silicon force is prepared. Then, the wafer W2 is heat-treated to form a thin silicon oxide film 20 having a film thickness of about lOnm on its main surface (surface on which an integrated circuit is formed), and then CVD on the silicon oxide film 20.
  • the silicon nitride film 21 is deposited by the (Chemical Vapor Deposition) method, the silicon nitride film 21 and the silicon oxide film 20 in the element isolation trench formation region are formed by dry etching using a photoresist film (not shown) as a mask. Remove.
  • the silicon oxide film 20 formed between the wafer W2 and the silicon nitride film 21 relaxes the stress generated at the interface between the wafer W2 and the silicon nitride film 21, and dislocation occurs on the surface of the wafer W2 due to this stress. It is a buffer layer to prevent the occurrence of defects such as.
  • an element isolation trench 22 having a depth of about 350 nm is formed on the wafer W2 in the element isolation trench formation region by dry etching using the silicon nitride film 21 as a mask, and then penetrated later.
  • a groove 23 having a depth of about 350 nm is formed in the wafer W2 in the vicinity of the region where the hole 4 is to be formed.
  • the planar shape of the groove 23 is, for example, a square frame shape as shown in FIG.
  • the silicon oxide film 24 outside the element isolation trench 22 and the trench 23 is CMP (The silicon oxide film 24 is left in the element isolation trench 22 and in the trench 23 by polishing and removing by a chemical mechanical polishing method.
  • a silicon nitride film 25 is deposited on the wafer W2 by a CVD method as shown in FIG. Subsequently, the silicon nitride film 25 above the trench 23, the silicon oxide film 24 inside the trench 23, and the wafer W2 below the trench 23 are sequentially etched by dry etching using a photoresist film (not shown) as a mask. As a result, an insulating groove 26 having a depth of about 40 m is formed inside the groove 23. As shown in FIG. And formed along the groove 23, and the width thereof is narrower than the width of the groove 23. The width of the insulating groove 26 is, for example, about 2 ⁇ m.
  • the silicon oxide film 27 is formed on the inner wall of the insulating groove 26 by heat-treating the wafer W 2 at about 1000 ° C.
  • the polycrystalline silicon film 28 is deposited on the wafer W2 by the CVD method, the polycrystalline silicon film 28 outside the insulating groove 26 is removed by etching back, thereby insulating grooves.
  • a polycrystalline silicon film 28 is left inside 26. At this time, the height of the surface of the polycrystalline silicon film 28 inside the insulating groove 26 is made lower than that of the wafer W2.
  • the oxide silicon film outside the insulating groove 26 is polished and removed by the CMP method, as shown in FIG. Then, a cap insulating film 29 made of an oxide silicon film is formed on the polycrystalline silicon film 28 inside the insulating groove 26.
  • the insulating groove 26 is formed in order to electrically separate the integrated circuit element and the through hole 4 which are formed on the main surface of the wafer W2 in a later process. Also, when forming the silicon oxide film 27 on the inner wall of the insulating groove 26, the wafer W2 is heat-treated at about 1000 ° C. Therefore, the insulating groove 26 should be formed before the integrated circuit element. Is desirable.
  • n-type impurities and p-type impurities are ion-implanted into the element formation region of the wafer W 2 as shown in FIG. Forms uel 30 and p-type wel 31.
  • an n-channel MOS transistor Qn is formed in the p-type well 31 and a p-channel MOS transistor Qp is formed in the n-type well 30 according to a well-known MOS transistor formation process.
  • the n-channel MOS transistor Qn is mainly composed of a gate oxide film 32, a gate electrode 33 and an n-type semiconductor region (source, drain) 34.
  • the p-channel MOS transistor Qp is mainly composed of a gate oxide film 32, a gate.
  • the gate electrode 33 is formed on the gate oxide film 32 by the CVD method.
  • the n-type polycrystalline silicon film is patterned by dry etching using a photoresist film (not shown) as a mask.
  • the n-type semiconductor region (source, drain) 34 is formed by ion-implanting an n-type impurity (for example, phosphorus) into the p-type well 31, and the p-type semiconductor region (source, drain) 35 is formed by an n-type well.
  • 30 is formed by ion implantation of p-type impurities (boron).
  • an oxide silicon film 36 is deposited on the wafer W 2 by the CVD method, and then the oxide silicon film 36 is polished by the CMP method to flatten the surface.
  • the conductive film 4A is formed inside the insulating groove 26 by dry etching the silicon oxide film 36 and the lower wafer W2 using a photoresist film (not shown) as a mask.
  • the conductive groove 4A will be the through hole 4 in a later step, and the depth of the surface force of the wafer W2 to the bottom of the conductive groove 4A is almost the same as that of the insulating groove 26 (about 40 ⁇ m).
  • the planar shape of the conductive groove 4A is a rectangle, the long side is about 5.6 / zm, and the short side is about 1.
  • the aspect ratio in the short side direction of the conductive groove 4A is 20 or more.
  • conductive grooves 4A are formed per l chip (C2) obtained from wafer W2. Although not particularly limited, in the present embodiment, two such rectangular conductive grooves 4A are arranged side by side inside one insulating groove 26, and the two conductive grooves 4A are integrated in the same manner. A configuration that connects to a circuit is adopted.
  • the opening shape of the conductive groove 4A is rectangular.
  • the conductive film it is easier to embed the conductive film and the opening area becomes larger than when a large number of square conductive grooves with small diameters are arranged close to each other, and the electrical resistance can be reduced. Further, by making the opening shape of the conductive groove 4A rectangular, the thickness of the conductive film necessary for embedding can be reduced to the thickness of 1Z2 on the short side. Accordingly, since the stress generated in the film is reduced by the temperature change immediately after the film formation, the above problems can be suppressed.
  • conductive grooves 4A formed in each chip (C2) obtained from wafer W2 conductive grooves 4A whose long sides are directed in the Y direction
  • the number of conductive grooves 4A facing in the X direction perpendicular to the Y direction should be approximately the same. That is, among the conductive grooves 4A formed on the entire main surface of the wafer W2, the number of the conductive grooves 4A whose long sides face the Y direction and the number of the conductive grooves 4A which face the X direction orthogonal to the Y direction are Make it almost the same.
  • the opening shape of the conductive groove 4A is rectangular, when the wafer W2 returns to normal temperature after the conductive film is deposited, the contraction amount of the conductive film in the conductive groove 4A is different between the long side direction and the short side direction. Come different. Therefore, if the long sides of the conductive grooves 4A formed on the wafer W2 are all in the same direction (for example, the Y direction), the amount of contraction of the conductive film becomes Y direction (long side direction) and X direction (short side direction). ) And the wafer W2 is warped. On the other hand, as shown in FIG.
  • FIG. 17 shows an example in which the long sides of the conductive groove 4A are oriented in four directions that are shifted from each other by 45 degrees.
  • FIG. 18 shows an example in which one conductive groove 4A is arranged inside one insulating groove 26 and oriented in two directions (X direction and Y direction) with the long sides shifted by 90 degrees. Also in these cases, warpage of the wafer W2 can be suppressed by making the number of the conductive grooves 4A facing each direction substantially the same in the entire wafer W2. Furthermore, the same effect can be obtained even when the conductive grooves 4A are oriented in the directions as shown in FIGS.
  • a conductive film containing tungsten (W) as a main component is filled in the conductive groove 4A by using the following method.
  • sputtering is performed on wafer W2.
  • a titanium nitride (TiN) film 40 having a thickness of about lOOnm is deposited.
  • the titanium nitride film 40 has a function of improving the adhesion between the oxide silicon film 36 made of an acid silicon film and the conductive film. Since the titanium nitride film 40 deposited by the sputtering method has low step coverage (step coverage), it hardly deposits inside the conductive groove 4A, and mainly the surface of the oxide silicon film 36 and the conductive groove 4A. Deposit near the opening. Since the titanium nitride film 40 also functions as an etching stopper when etching back the tungsten film, it is deposited with a relatively thick film thickness (about 10 nm).
  • titanium (Ti) having a thickness of about 10 to 30 nm is formed on the surface of the titanium nitride film 40 and the surface of the wafer W2 exposed inside the conductive groove 4A by a CVD method.
  • Deposit film 41 Since the titanium film 41 reacts with the wafer W2 (silicon) exposed inside the conductive groove 4A in a later heat treatment process to form a titanium silicide layer, it has a function of improving the adhesion between the wafer W2 and the conductive film. is there.
  • a titanium nitride film 42 having a thickness of about 20 to 30 nm is deposited on the surface of the titanium film 41 by the CVD method.
  • the titanium nitride film 42 has a function of improving the adhesion between the tungsten film deposited in the next step and the titanium film 41.
  • the titanium nitride film 42 also functions as a barrier layer that prevents the reaction between the tungsten film and the wafer W2 (silicon).
  • the wafer W2 is inserted into the chamber 50 of the film forming apparatus shown in FIG.
  • a susceptor (wafer holding means) 51 for holding the wafer W2 horizontally
  • a clamp ring (wafer fixing means) 52 for fixing the wafer W2 held by the susceptor 51, and the surface of the wafer W2.
  • a shower plate 53 for supplying source gas and etching gas is provided.
  • a lamp 54 for heating the wafer W2 to a desired temperature is provided.
  • source gas WF
  • WF source gas
  • a tungsten film 43a is deposited on the surface of the titanium nitride film 42 (FIG. 26). At this time, it is preferable that the inside of the conductive groove 4A is completely filled with the tungsten film 43a. In other words, if the inside of the conductive groove 4A is completely filled by a single film formation, the film thickness of the tungsten film 43a increases, so that the film formation process force also changes in temperature until the next etch back process. This increases the stress generated in the tungsten film 43a. Therefore, as described above, the tungsten film 43a causes peeling and microcracks, and Ueno and W2 cause warping and cracking.
  • a measure is taken to make the opening shape of the conductive groove 4A rectangular. Furthermore, as a measure to reduce the warpage of Ueno and W2, the number of conductive grooves 4A with the long sides facing the Y direction and the number of conductive grooves 4A facing the X direction is made substantially the same for the entire wafer W2.
  • the tungsten film 43a outside the conductive trench 4A is etched back and removed.
  • This etch-back is performed by supplying an etching gas (SF) to the surface of the wafer W2 and applying RF with a dry etching apparatus.
  • This etchback is also an acid
  • the titanium nitride film 40 covering the surface of the silicon nitride film 36 is used as an etching strobe so that the titanium nitride film 40 is not completely removed. If the titanium nitride film 40 is completely removed and the surface of the silicon oxide film 36 is exposed, the next time the tungsten film is deposited, peeling easily occurs at the interface between the silicon oxide film 36 and the tungsten film. .
  • the wafer W2 held by the susceptor 51 is heated again, and source gas (WF) is supplied to the chamber 50 through the shower plate 53, thereby depositing the tungsten film 43b.
  • WF source gas
  • an etching gas (SF) is supplied to the surface of the wafer W2 with a dry etching apparatus, and RF
  • the tungsten film 43a outside the conductive trench 4A is etched back and removed.
  • FIG. 29 When this etch back is performed, the tungsten film 43a inside the conductive groove 4A is also etched back, and the surface thereof recedes downward. Therefore, a tungsten film 43c is further deposited in the chamber 50, and then the tungsten film 43c and the titanium nitride 40 outside the conductive groove 4A are removed by etching and etching, thereby removing tungsten inside the conductive groove 4A.
  • the membrane 43 (43a, 43b, 43c) is embedded (FIG. 30).
  • the tungsten film 43 (43a, 43b,. 43c) can be made thin. It is possible to reliably avoid problems such as occurrence of cracks and warpage and cracking of the wafer W2.
  • the tungsten film 43 is deposited and etched back three times. However, the tungsten film 43 is deposited and etched back four times or more, and the tungsten film 43 is deposited in one deposition process. The film thickness may be further reduced.
  • the tungsten film 43a is continuously formed and etched back in the same chamber 50. Since the stress generated in the tungsten film 43a can be reduced by the temperature change immediately after the film formation, the warpage of the wafer W2 can be more reliably reduced. In addition, since the film is fixed by the clamp ring 52 during film formation, warpage of the wafer is suppressed.
  • This etch back is performed by supplying an etching gas (C1F or NF) to the surface of the wafer W2 held by the susceptor 51 of the chamber 50. Also this etch
  • the etching is performed using the titanium nitride film 40 covering the surface of the silicon oxide film 36 as an etching stopper so that the titanium nitride film 40 is not completely removed. It is desirable that the etch back of the tungsten film 43a be performed before the temperature of the tungsten film 43a falls to room temperature. In addition, it is desirable that Ueno and W2 be securely fixed by the clamp ring 52 until the film formation start force is completed until the etch back is completed.
  • the n-channel MOS transistors Qn and p are formed on the silicon oxide film 37.
  • a first layer aluminum (A1) wiring 38 is formed to connect the channel type MOS transistor Qp.
  • a first-layer aluminum wiring 39 for connecting the tungsten film 43 in the conductive groove 4A and a part of the MOS transistor (for example, a p-channel MOS transistor Qp) is formed.
  • an aluminum alloy film is deposited on the silicon oxide film 37 by sputtering, and then aluminum is formed by dry etching using a photoresist film (not shown) as a mask. Pattern the alloy film.
  • the first interlayer insulating film 44, the second layer aluminum wiring 45, and the oxide silicon film also have an oxide silicon film force above the first layer aluminum wirings 38 and 39.
  • a second interlayer insulating film 46, a third-layer aluminum wiring 47, and a surface protective film 48 made of a multilayer film of an oxide silicon film and a silicon nitride film are sequentially formed.
  • different integrated circuits are formed on the other two Uenos (Wl, W3) by the same method as described above.
  • the present invention can be applied to a three-dimensional semiconductor device in which a plurality of chips are stacked and bonded together.

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Abstract

　複数枚のチップを積層して貼り合わせた三次元構造の半導体装置の製造歩留まりを向上させるため、ウエハ（Ｗ２）から得られる各チップ（Ｃ２）内に形成される導電溝（４Ａ）の開口形状を長方形にし、長辺がＹ方向を向いた導電溝（４Ａ）の数と、Ｙ方向に直交するＸ方向を向いた導電溝（４Ａ）の数をウエハ（Ｗ２）全体でほぼ同じにすることにより、導電溝（４Ａ）の内部に導電膜を埋め込んだ際の膜応力を低減し、導電膜の剥離やマイクロクラックの発生、あるいはウエハ（Ｗ２）の反りや割れを防止する。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特に、複数枚のチップを積層して貼り合わせた 3次 元構造の半導体装置に適用して有効な技術に関するものである。
背景技術
[0002] 3次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に 3次元的 に半導体素子を集積化することにより、 2次元構造の半導体装置が直面する種々の 障壁、例えばリソグラフィ技術の限界、配線抵抗の増大や寄生効果による動作速度 の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維 持する有力な構造として注目されて 、る。
[0003] 3次元構造の半導体装置については、例えば特開平 11— 261000号公報 (特許 文献 1)および特開 2002— 334967号公報 (特許文献 2)に記載があり、半導体素子 が形成された半導体基板を貼り合わせることにより 3次元構造の半導体装置を製造 する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面 間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成 し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
[0004] 「デンソーテク-カルレビュー Vol.6 No.2 2001」（非特許文献 1)の図 15には、 3次 元構造の半導体装置の接続孔にメツキ法で銅 (Cu)を埋め込む技術が開示されて!、 る。
特許文献 1：特開平 11― 261000号公報
特許文献 2：特開 2002— 334967号公報
非特許文献 1：「デンソーテク-カルレビュー Vol.6 No.2 2001」（図 15)
発明の開示
発明が解決しょうとする課題
[0005] 一般に、半導体装置の製造工程では、下層の配線と上層の配線 (または配線と半 導体基板)とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小 さな正方形の接続孔を近接して多数配置する方法が採用されている。
[0006] しかし、複数枚のチップを積層して貼り合わせた 3次元構造の半導体装置の製造 工程では、ウェハにアスペクト比が 20〜30程度の深い導電溝を形成してその内部 に上下のチップ間を接続する導電膜を埋め込まなければならない。
[0007] このような深い導電溝は、その径を小さくすると導電膜の埋め込みが困難となるの で、開口面積を大きくする必要がある。しかし、単純に導電溝の開口面積を大きくす ると、埋め込みに必要な導電膜の膜厚（=孔径の 1Z2)も大きくなるので、成膜直後 の温度変化によって導電膜中に発生する応力が大きくなる。その結果、導電膜と絶 縁膜との界面で剥離が発生したり、導電膜中に多数のマイクロクラックが発生したりす るという問題を引き起こす。また、上記応力によってウェハに反りが発生し、最悪の場 合、ウェハが割れることもある。
[0008] 本発明の目的は、 3次元構造の半導体装置の信頼性を向上させることのできる技 術を提供することにある。
[0009] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0010] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0011] 本発明は、主面に形成された複数の第 1集積回路素子と、前記主面および裏面を 貫通するように形成された複数の第 1貫通孔と、前記複数の第 1貫通孔のそれぞれ の内部に形成され、前記複数の集積回路素子のいずれかに電気的に接続された第
1導電膜とを有する第 1半導体基板を備えた半導体装置であって、前記主面におけ る前記複数の第 1貫通孔のそれぞれの開口形状を、長方形にしたものである。
[0012] また、上記本発明の一つの態様は、前記複数の第 1貫通孔を、その長辺が前記主 面の第 1方向に沿って配向された第 1群の貫通孔と、その長辺が前記主面の前記第 1方向とは異なる第 2方向に沿って配向された第 2群の貫通孔とで構成したものであ る。
発明の効果 [0013] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0014] 複数枚のチップを積層して貼り合わせた 3次元構造の半導体装置の製造過程で、 導電膜の剥離やマイクロクラックの発生、ウェハの反りや割れなどを防ぐことができる ので、 3次元構造の半導体装置の信頼性が向上する。
図面の簡単な説明
[0015] [図 1]本発明の一実施の形態である半導体装置を配線基板に実装して榭脂封止した パッケージの一例を示す断面図である。
[図 2]本発明の一実施の形態である半導体装置の製造工程を示すフロー図である。
[図 3]本発明の一実施の形態である半導体装置の製造工程を示す半導体ウェハの 要部断面図である。
[図 4]図 3に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である。
[図 5]溝の平面形状を示す半導体ウェハの要部平面図である。
[図 6]図 4に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である。
[図 7]図 6に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である。
[図 8]絶縁溝の平面形状を示す半導体ウェハの要部平面図である。
[図 9]図 7に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である。
[図 10]図 9に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である。
[図 11]図 10に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である
[図 12]図 11に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である
[図 13]図 12に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である
[図 14]図 13に続く半導体装置の製造工程を示す半導体ウェハの要部断面図である
[図 15]導電溝の平面形状を示す半導体ウェハの要部平面図である。
[図 16]導電溝の平面レイアウトを示す半導体ウェハの要部平面図である。 [図 17]導電溝の平面レイアウトの別例を示す半導体ウェハの要部平面図である。
[図 18]導電溝の平面レイアウトの別例を示す半導体ウェハの要部平面図である。
[図 19]導電溝の平面レイアウトの別例を示す半導体ウェハの要部平面図である。
[図 20]導電溝の平面レイアウトの別例を示す半導体ウェハの要部平面図である。
[図 21]導電溝の平面レイアウトの別例を示す半導体ウェハの要部平面図である。
[図 22]図 14に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 23]図 22に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 24]図 23に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 25]成膜装置のチャンバ構造を示す模式図である。
[図 26]図 24に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 27]図 26に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 28]図 27に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 29]図 28に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 30]図 29に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 31]図 30に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
[図 32]図 31に続く半導体装置の製造工程を示す半導体ウェハの要部拡大断面図で ある。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0017] 本実施の形態の半導体装置は、互いに異なる集積回路が形成された 3枚の半導体 チップ（以下、単にチップという） Cl、 C2、 C3を積層して貼り合わせた三次元構造を 有している。図 1は、この半導体装置を配線基板 1に実装してモールド榭脂 2で封止 したパッケージの一例を示す断面図である。
[0018] 配線基板 1に実装された 3枚のチップ Cl、 C2、 C3のうち、最下層のチップ CIは、 接着剤 3を介して配線基板 1に接着されている。また、中間のチップ C2は、接着剤 3 を介してチップ C1に接着されており、最上層のチップ C3は、接着剤 3を介してチップ C2に接着されている。後に詳しく説明するが、最下層のチップ C1に形成された集積 回路と中間層のチップ C2に形成された集積回路は、チップ C2に形成された複数の 貫通孔 4を介して電気的に接続され、中間のチップ C2に形成された集積回路と最上 層のチップ C3に形成された集積回路は、チップ C3に形成された複数の貫通孔 4を 介して電気的に接続されている。すなわち、本実施の形態の半導体装置は、チップ Cl、 C2、 C3に形成された集積回路を貫通孔 4を介して互いに接続することによって 、所望のシステムを実現している。
[0019] 上記チップ Cl、 C2、 C3と配線基板 1は、最上層のチップ C3に形成された複数の ボンディングパッド 5と配線基板 1上に形成された複数の電極 6との間にボンディング された複数本の Auワイヤ 7を介して電気的に接続されている。電極 6は、配線基板 1 内の銅 (Cu)配線 8を介して、配線基板 1の裏面の半田バンプ 9に電気的に接続され ている。半田バンプ 9は、図 1に示すパッケージをマザ一ボードなどに実装する際の 外部接続端子を構成して!/ヽる。
[0020] 図 2は、本実施の形態の半導体装置の製造工程を示すフロー図である。この半導 体装置の製造工程は、 3枚の半導体ウェハ（以下、単にウェハという） Wl、 W2、 W3 に異なる集積回路を形成し、 2枚のウェハ W2、 W3に導電溝を形成する工程と、ゥェ ハ Wl、 W2にバンプ電極を形成する工程と、ウェハ W2、 W3の裏面を研磨して導電 溝を露出させることによって貫通孔 4を形成する工程と、ウェハ Wl、 W2、 W3を貼り 合わせ、貫通孔 4とバンプ電極とを介して集積回路同士を電気的に接続する工程と、 ウェハ Wl、 W2、 W3をダイシングすることによって、三次元構造のチップ Cl、 C2、 C 3を形成する工程と、チップ Cl、 C2、 C3をパッケージング (基板実装、ワイヤボンデ イング、榭脂封止)する工程とに大別される。
[0021] 以下、 3枚のウェハ (Wl、 W2、 W3)を用いた半導体装置の製造方法を工程順に 説明する。各ウェハに集積回路と貫通孔 4とを形成する工程は、主としてウェハ W2 ( 貼り合わせた時に中間に位置するウェハ)を用いて説明する。
[0022] まず、図 3に示すように、単結晶シリコン力 なる厚さ 780 m程度のウェハ W2を用 意する。そして、このウェハ W2を熱処理してその主面 (集積回路を形成する面）に膜 厚 lOnm程度の薄 、酸ィ匕シリコン膜 20を形成し、続 、て酸ィ匕シリコン膜 20上に CVD (Chemical Vapor Deposition)法で窒化シリコン膜 21を堆積した後、フォトレジスト膜（ 図示せず)をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜 2 1と酸ィ匕シリコン膜 20とを除去する。ウェハ W2と窒化シリコン膜 21との間に形成する 酸ィ匕シリコン膜 20は、ウェハ W2と窒化シリコン膜 21との界面に生じる応力を緩和し、 この応力に起因してウェハ W2の表面に転位などの欠陥が発生するのを防ぐための バッファ層である。
[0023] 次に、図 4に示すように、窒化シリコン膜 21をマスクにしたドライエッチングにより、素 子分離溝形成領域のウェハ W2に深さ 350nm程度の素子分離溝 22を形成し、後に 貫通孔 4を形成する領域の近傍のウェハ W2に深さ 350nm程度の溝 23を形成する 。溝 23の平面形状は、例えば図 5に示すような四角枠状とする。
[0024] 次に、図 6に示すように、ウェハ W2上に CVD法で酸ィ匕シリコン膜 24を堆積した後 、素子分離溝 22および溝 23のそれぞれの外部の酸化シリコン膜 24を CMP(Chemic al Mechanical Polishing)法で研磨、除去することによって、素子分離溝 22の内部およ び溝 23の内部に酸ィ匕シリコン膜 24を残す。
[0025] 次に、窒化シリコン膜 21をエッチングして除去した後、図 7に示すように、ウェハ W2 上に CVD法で窒化シリコン膜 25を堆積する。続いて、フォトレジスト膜 (図示せず)を マスクにしたドライエッチングで溝 23の上部の窒化シリコン膜 25、溝 23の内部の酸 化シリコン膜 24および溝 23の下方のウェハ W2を順次エッチングすることにより、溝 2 3の内側に深さ 40 m程度の絶縁溝 26を形成する。図 8に示すように、絶縁溝 26は 、溝 23に沿って形成し、その幅を溝 23の幅よりも狭くする。絶縁溝 26の幅は、例え ば 2 μ m程度である。
[0026] 次に、図 9に示すように、ウェハ W2を 1000°C程度で熱処理することによって、絶縁 溝 26の内壁に酸ィ匕シリコン膜 27を形成する。続いて、図 10に示すように、ウェハ W2 上に CVD法で多結晶シリコン膜 28を堆積した後、絶縁溝 26の外部の多結晶シリコ ン膜 28をエッチバックで除去することにより、絶縁溝 26の内部に多結晶シリコン膜 28 を残す。このとき、絶縁溝 26の内部の多結晶シリコン膜 28は、その表面の高さをゥェ ハ W2の表面よりも低くする。
[0027] 次に、ウェハ W2上に CVD法で酸ィ匕シリコン膜を堆積した後、絶縁溝 26の外部の 酸ィ匕シリコン膜を CMP法で研磨、除去することにより、図 11に示すように、絶縁溝 26 の内部の多結晶シリコン膜 28上に酸ィ匕シリコン膜からなるキャップ絶縁膜 29を形成 する。ここまでの工程により、多結晶シリコン膜 28の周囲を酸ィ匕シリコン膜 27とキヤッ プ絶縁膜 29とで囲んだ絶縁溝 26が完成する。絶縁溝 26は、後の工程でウェハ W2 の主面に形成する集積回路素子と貫通孔 4とを電気的に分離するために形成する。 また、絶縁溝 26の内壁に酸ィ匕シリコン膜 27を形成する際には、ウェハ W2を 1000°C 程度で熱処理するので、絶縁溝 26は、集積回路素子よりも先に形成しておくことが 望ましい。
[0028] 次に、窒化シリコン膜 25をエッチングして除去した後、図 12に示すように、ウェハ W 2の素子形成領域に n型不純物と p型不純物とをイオン注入することによって、 n型ゥ エル 30と p型ゥエル 31とを形成する。
[0029] 次に、ウェハ W2の表面をウエットエッチングして酸ィ匕シリコン膜 20を除去し、続いて ウエノ、 W2を熱処理してその表面にゲート酸ィ匕膜 32を形成した後、図 13に示すよう に、周知の MOSトランジスタ形成プロセスに従って p型ゥエル 31に nチャネル型 MO Sトランジスタ Qnを形成し、 n型ゥエル 30に pチャネル型 MOSトランジスタ Qpを形成 する。 nチャネル型 MOSトランジスタ Qnは、主としてゲート酸化膜 32、ゲート電極 33 および n型半導体領域（ソース、ドレイン） 34で構成され、 pチャネル型 MOSトランジ スタ Qpは、主としてゲート酸ィ匕膜 32、ゲート電極 33および p型半導体領域 (ソース、 ドレイン） 35で構成される。ゲート電極 33は、例えばゲート酸ィ匕膜 32上に CVD法で n 型多結晶シリコン膜を堆積した後、フォトレジスト膜 (図示せず)をマスクにしたドライエ ツチングで n型多結晶シリコン膜をパターユングすることによって形成する。 n型半導 体領域（ソース、ドレイン） 34は、 p型ゥエル 31に n型不純物（例えばリン）をイオン注 入して形成し、 p型半導体領域 (ソース、ドレイン） 35は、 n型ゥエル 30に p型不純物（ ホウ素）をイオン注入して形成する。
[0030] 次に、図 14に示すように、ウェハ W2上に CVD法で酸ィ匕シリコン膜 36を堆積し、続 いて酸ィ匕シリコン膜 36を CMP法で研磨してその表面を平坦ィ匕した後、フォトレジスト 膜（図示せず)をマスクにして酸ィ匕シリコン膜 36とその下部のウェハ W2とをドライエツ チングすることにより、絶縁溝 26の内側に導電溝 4Aを形成する。導電溝 4Aは、後の 工程で貫通孔 4となるものであり、ウェハ W2の表面力 導電溝 4Aの底部までの深さ は、絶縁溝 26のそれとほぼ同じ (40 μ m程度)である。
[0031] 図 15に示すように、導電溝 4Aの平面形状は長方形であり、その長辺は 5. 6 /z m程 度、短辺は 1. 程度である。この場合、導電溝 4Aの短辺方向におけるァスぺク ト比は、 20以上となる。
[0032] 導電溝 4Aは、ウェハ W2から得られるチップ (C2) l個当たり数千個ずつ形成され る。また、特に限定はされないが、本実施の形態では、このような長方形の導電溝 4A を 1個の絶縁溝 26の内側に 2個ずつ並べて配置し、これら 2個の導電溝 4Aを同一の 集積回路に接続する構成を採用している。
[0033] 一般に、半導体装置の製造工程では、下層の配線と上層の配線 (または配線と半 導体基板)とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小 さな正方形の接続孔を近接して多数配置する方法が採用されている。しかし、 40 μ m程度の深さを有する高アスペクト比の導電溝 4Αの場合は、その径を小さくすると導 電膜の埋め込みが困難となるので、開口面積を大きくする必要がある。しかし、単純 に導電溝 4Aの開口面積を大きくすると、埋め込みに必要な導電膜の膜厚（=孔径 の 1Z2)も大きくなるので、成膜直後の温度変化によって導電膜中に発生する応力 が大きくなる。その結果、導電膜と絶縁膜との界面で剥離が発生したり、導電膜中に 多数のマイクロクラックが発生したりするという問題を引き起こす。また、上記応力によ つてウェハ W2に反りが発生し、最悪の場合、ウェハ W2が割れることもある。 [0034] そこで、本実施の形態では、導電溝 4Aの開口形状を長方形にする。このようにした 場合は、径の小さな正方形の導電溝を近接して多数配置する場合に比べて導電膜 の埋め込みが容易になり、かつ開口面積も大きくなるので電気抵抗を低減することも できる。また、導電溝 4Aの開口形状を長方形にすることにより、埋め込みに必要な導 電膜の膜厚が短辺の 1Z2の厚さで済む。従って、成膜直後の温度変化によって膜 中に発生する応力が小さくなるので、上記のような問題の発生を抑制することができ る。
[0035] さらに、本実施の形態では、図 16に示すように、ウェハ W2から得られる各チップ（ C2)内に形成される導電溝 4Aのうち、長辺が Y方向を向いた導電溝 4Aの数と、 Y方 向に直交する X方向を向いた導電溝 4Aの数をほぼ同じにする。すなわち、ウェハ W 2の主面全体に形成される導電溝 4Aのうち、長辺が Y方向を向いた導電溝 4Aの数 と、 Y方向に直交する X方向を向いた導電溝 4Aの数をほぼ同じにする。
[0036] 導電溝 4Aの開口形状を長方形にした場合は、導電膜の堆積後にウェハ W2が常 温に戻る際、導電溝 4A内における導電膜の収縮量が長辺方向と短辺方向とで異な つてくる。そのため、ウェハ W2に形成される導電溝 4Aの長辺が全て同一方向（例え ば Y方向）を向いていると、導電膜の収縮量が Y方向（長辺方向）と X方向（短辺方向 )とで異なってくるので、ウェハ W2に反りが発生する。これに対し、図 16に示すように 、長辺が Y方向を向いた導電溝 4Aの数と X方向を向いた導電溝 4Aの数をウエノ、 W 2全体でほぼ同一にした場合は、導電溝 4A内における導電膜の収縮量が Y方向と X 方向とでほぼ同じになるので、ウェハ W2の反りを抑制することができる。
[0037] 図 17は、導電溝 4Aの各長辺を互いに 45度ずつずれた 4方向に配向した例である 。また、図 18は、 1個の絶縁溝 26の内側に導電溝 4Aを 1個ずつ並べて配置し、各長 辺を 90度ずれた 2方向（X方向および Y方向）に配向した例である。これらの場合も、 各方向を向いた導電溝 4Aの数をウェハ W2全体でほぼ同じにすることにより、ウェハ W2の反りを抑制することができる。さらに、導電溝 4Aを図 19〜図 21に示すような向 きに配向した場合でも、同様の効果が得られる。
[0038] 次に、以下のような方法を用いて導電溝 4Aの内部にタングステン (W)を主成分と する導電膜を充填する。まず、図 22に示すように、ウェハ W2上にスパッタリング法で 膜厚 lOOnm程度の窒化チタン (TiN)膜 40を堆積する。窒化チタン膜 40は、酸ィ匕シ リコン膜からなる酸ィ匕シリコン膜 36と導電膜との接着性を向上させる機能がある。スパ ッタリング法で堆積した窒化チタン膜 40は、ステップカバレージ (段差被覆性）が低い ので、導電溝 4Aの内部にはほとんど堆積せず、主として酸ィ匕シリコン膜 36の表面お よび導電溝 4Aの開口部近傍に堆積する。窒化チタン膜 40は、タングステン膜をエツ チバックする際のエッチングストッパとしても機能するので、比較的厚い膜厚（lOOnm 程度)で堆積する。
[0039] 次に、図 23に示すように、窒化チタン膜 40の表面と導電溝 4Aの内部に露出したゥ ェハ W2の表面とに、 CVD法で膜厚 10〜30nm程度のチタン（Ti)膜 41を堆積する 。チタン膜 41は、後の熱処理工程で導電溝 4Aの内部に露出したウェハ W2 (シリコ ン）と反応してチタンシリサイド層を形成するので、ウェハ W2と導電膜との接着性を 向上させる機能がある。
[0040] 次に、図 24に示すように、チタン膜 41の表面に CVD法で膜厚 20〜30nm程度の 窒化チタン膜 42を堆積する。窒化チタン膜 42は、次の工程で堆積するタングステン 膜とチタン膜 41との接着性を向上させる機能がある。また、窒化チタン膜 42は、タン ダステン膜とウェハ W2 (シリコン)との反応を防ぐバリア層としても機能する。
[0041] 次に、上記ウェハ W2を図 25に示す成膜装置のチャンバ 50内に挿入する。チャン バ 50の内部には、ウェハ W2を水平に保持するサセプタ（ウェハ保持手段） 51、サセ プタ 51に保持されたウェハ W2を固定するクランプリング（ウェハ固定手段） 52、ゥェ ハ W2の表面にソースガスおよびエッチングガスを供給するシャワープレート 53など が設けられている。チャンバ 50の下部には、ウェハ W2を所望の温度に加熱するラン プ 54が設けられている。
[0042] 次に、ウェハ W2を 390°C程度に加熱した後、シャワープレート 53を通じてチャンバ 50にソースガス (WF )を供給し、ウェハ W2の表面近傍でソースガスを熱分解させる
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ことによって、窒化チタン膜 42の表面にタングステン膜 43aを堆積する（図 26)。この とき、導電溝 4Aの内部をタングステン膜 43aで完全に埋め込まな 、ことが好ま 、。 すなわち、一回の成膜で導電溝 4Aの内部を完全に埋め込もうとすると、タングステン 膜 43aの膜厚が厚くなるので、成膜工程力も次のエッチバック工程までの温度変化 によってタングステン膜 43aに発生する応力が大きくなる。そのため、前述したように、 タングステン膜 43aが剥離やマイクロクラックを引き起こしたり、ウエノ、 W2が反りや割 れを引き起こしたりする。また、前述したように、本実施の形態では、タングステン膜 4 3aに発生する応力を小さくするために、導電溝 4Aの開口形状を長方形にするという 対策も講じている。さらに、ウエノ、 W2の反りを低減する対策として、長辺が Y方向を 向 、た導電溝 4Aの数と X方向を向 、た導電溝 4Aの数をウェハ W2全体でほぼ同一 にしている。
[0043] 次に、図 27に示すように、導電溝 4Aの外部のタングステン膜 43aをエッチバックし て除去する。このエッチバックは、ドライエッチ装置にてウェハ W2の表面にエツチン グガス（SF )を供給し RFを印加することによって行う。また、このエッチバックは、酸
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化シリコン膜 36の表面を覆っている窒化チタン膜 40をエッチングストツバに用いて行 い、窒化チタン膜 40が完全に除去されないようにする。窒化チタン膜 40が完全に除 去されて酸ィ匕シリコン膜 36の表面が露出すると、次にタングステン膜を堆積した時に 、酸ィ匕シリコン膜 36とタングステン膜との界面で剥離が生じ易くなる。
[0044] 次に、サセプタ 51に保持されたウェハ W2を再び加熱し、シャワープレート 53を通 じてチャンバ 50にソースガス (WF )を供給することによって、タングステン膜 43bを堆
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積する（図 28)。これにより、導電溝 4Aの内部を 2層のタングステン膜 43a、 43bでほ ぼ完全に埋め込む。
[0045] 次に、ドライエッチ装置にてウェハ W2の表面にエッチングガス（SF )を供給し RF
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を印加し、導電溝 4Aの外部のタングステン膜 43aをエッチバックして除去する。 （図 2 9)このエッチバックを行うと、導電溝 4Aの内部のタングステン膜 43aもエッチバックさ れてその表面が下方に後退する。そこで、チャンバ 50内でさらにタングステン膜 43c を堆積し、続、て導電溝 4Aの外部のタングステン膜 43cと窒化チタン 40とをエッチ ノ ックして除去することにより、導電溝 4Aの内部にタングステン膜 43 (43a、 43b、 43 c)を埋め込む（図 30)。
[0046] このように、堆積とエッチバックとを複数回繰り返して導電溝 4Aの内部にタンダステ ン膜 43を埋め込むことにより、 1回の成膜工程で堆積するタングステン膜 43 (43a、 4 3b、 43c)の膜厚を薄くすることができるので、タングステン膜 43の剥離やマイクロクラ ックの発生、およびウェハ W2の反りや割れの発生といった問題を確実に回避するこ とができる。なお、上の説明では、タングステン膜 43の堆積とエッチバックを 3回繰り 返したが、タングステン膜 43の堆積とエッチバックを 4回以上繰り返し、 1回の成膜ェ 程で堆積するタングステン膜 43の膜厚をさらに薄くしてもよい。
[0047] また、別の方法として、同一のチャンバ 50内でタングステン膜 43aの成膜とエッチバ ックを連続して行う方法がある。成膜直後の温度変化によってタングステン膜 43a中 に発生する応力を小さくできるので、ウェハ W2の反りをより確実に低減することがで きる。また、成膜中は、クランプリング 52で固定している為、ウェハの反りが抑制される 。このエッチバックは、前記チャンバ 50のサセプタ 51に保持されたウェハ W2の表面 にエッチングガス（C1Fまたは NF )を供給することによって行う。また、このエッチバ
3 3
ックは、酸ィ匕シリコン膜 36の表面を覆って 、る窒化チタン膜 40をエッチングストッパ に用いて行い、窒化チタン膜 40が完全に除去されないようにする。タングステン膜 43 aのエッチバックは、タングステン膜 43aの温度が常温に下がる前に行うことが望まし い。また、成膜開始力もエッチバック完了までの間、ウエノ、 W2をクランプリング 52で 確実に固定しておくことが望ましい。
[0048] その後、 CMP研磨法にて表面のタングステン膜及び窒化チタン膜 40を除去する。
[0049] 次に、図 31に示すように、酸ィ匕シリコン膜 36上に CVD法で酸ィ匕シリコン膜 37を形 成した後、酸化シリコン膜 37上に nチャネル型 MOSトランジスタ Qnと pチャネル型 M OSトランジスタ Qpとを接続する第 1層アルミニウム (A1)配線 38を形成する。また同 時に、導電溝 4Aの内部のタングステン膜 43と MOSトランジスタの一部（例えば pチヤ ネル型 MOSトランジスタ Qp)とを接続する第 1層アルミニウム配線 39を形成する。第 1層アルミニウム配線 38、 39を形成するには、酸ィ匕シリコン膜 37上にスパッタリング 法でアルミニウム合金膜を堆積した後、フォトレジスト膜 (図示せず)をマスクにしたド ライエッチングでアルミニウム合金膜をパター-ングする。
[0050] 次に、図 32に示すように、第 1層アルミニウム配線 38、 39の上層に酸ィ匕シリコン膜 力もなる第 1層間絶縁膜 44、第 2層アルミニウム配線 45、酸ィ匕シリコン膜からなる第 2 層間絶縁膜 46、第 3層アルミニウム配線 47、酸ィ匕シリコン膜と窒化シリコン膜との積 層膜からなる表面保護膜 48を順次形成する。 [0051] 以下、上記と同様の方法で他の 2枚のウエノ、 (Wl、 W3)にそれぞれ異なる集積回 路を形成する。そして、周知の方法を用いて 3枚のウェハ Wl、 W2、 W3を積層して 貼り合わせた後、これらのウェハ Wl、 W2、 W3をダイシングして三次元構造のチップ Cl、 C2、 C3に個片化し、これを配線基板 1に実装してモールド榭脂 2で封止するこ とにより、前記図 1に示すパッケージが完成する。
[0052] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0053] 本発明は、複数枚のチップを積層して貼り合わせた三次元構造の半導体装置に適 用することができる。

Claims

請求の範囲
[1] 主面に形成された複数の第 1集積回路素子と、前記主面および裏面を貫通するよ うに形成された複数の第 1貫通孔と、前記複数の第 1貫通孔のそれぞれの内部に形 成され、前記複数の集積回路素子のいずれかに電気的に接続された第 1導電膜とを 有する第 1半導体基板を備えた半導体装置であって、
前記主面における前記複数の第 1貫通孔のそれぞれの開口形状は、長方形である ことを特徴とする半導体装置。
[2] 前記複数の第 1貫通孔は、その長辺が前記主面の第 1方向に沿って配向された第 1群の貫通孔と、前記長辺が前記主面の第 1方向とは異なる第 2方向に沿って配向さ れた第 2群の貫通孔とを含むことを特徴とする請求項 1記載の半導体装置。
[3] 前記主面における前記第 1方向と前記第 2方向とのなす角は、 90度であることを特 徴とする請求項 2記載の半導体装置。
[4] 前記主面における前記第 1方向と前記第 2方向とのなす角は、 45度であることを特 徴とする請求項 2記載の半導体装置。
[5] 前記主面における前記第 1群の第 1貫通孔の数と前記第 2群の第 1貫通孔の数は、 等 ヽことを特徴とする請求項 3記載の半導体装置。
[6] 前記複数の第 1貫通孔は、前記長辺が前記主面の n(nは自然数)個の方向に沿つ て配向された n群の貫通孔を含み、前記 n個の方向は、前記主面において、 (180/ n)度ずつずれていることを特徴とする請求項 1記載の半導体装置。
[7] 前記複数の第 1貫通孔は、それぞれの長辺が同一方向に配向され、かつそれぞれ の短辺方向に沿って一列に配列された 2個の第 1貫通孔を一糸且とする複数^ aの貫通 孔によって構成されることを特徴とする請求項 1記載の半導体装置。
[8] 主面に複数の第 2集積回路素子が形成された第 2半導体基板をさらに備え、前記 第 2半導体基板上に前記第 1半導体基板が積層され、前記第 1半導体基板に主面 に形成された前記第 1集積回路素子のいずれかと、前記第 2半導体基板の主面に形 成された前記第 2集積回路素子のいずれかとが、前記複数の第 1貫通孔を介して互 いに電気的に接続されていることを特徴とする請求項 1記載の半導体装置。
[9] 前記第 1半導体基板の厚さと前記第 2半導体基板の厚さは異なることを特徴とする 請求項 8記載の半導体装置。
[10] 前記第 2半導体基板は、その主面および裏面を貫通するように形成された複数の 第 2貫通孔と、前記複数の第 2貫通孔のそれぞれの内部に形成され、前記複数の第
2集積回路素子のいずれかに電気的に接続された第 2導電膜とをさらに有することを 特徴とする請求項 8記載の半導体装置。
[11] 前記第 1貫通孔は、短辺の長さが 1 m以上であり、深さは短辺の長さの 1Z2より も深 、ことを特徴とする請求項 8記載の半導体装置。
[12] 半導体基板の主面に形成された複数の導電溝の内部に導電膜が埋め込まれた半 導体装置であって、前記導電溝の開口形状は長方形であり、前記導電溝は、短辺の 長さが 1 m以上、深さは前記短辺の長さの 1Z2よりも深いことを特徴とする半導体 装置。
[13] 前記導電溝は、その長辺が前記主面の第 1方向に沿って配向された第 1群の貫通 孔と、その長辺が前記主面の前記第 1方向とは異なる第 2方向に沿って配向された 第 2群の貫通孔とからなることを特徴とする請求項 12記載の半導体装置。
[14] 前記主面における前記第 1方向と前記第 2方向とのなす角は、 90度であることを特 徴とする請求項 13記載の半導体装置。
[15] 前記主面における前記第 1群の第 1貫通孔の数と前記第 2群の第 1貫通孔の数と は、互いに等 、ことを特徴とする請求項 13記載の半導体装置。
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