CN116490971A - 具内置emi屏蔽的封装结构 - Google Patents

具内置emi屏蔽的封装结构 Download PDF

Info

Publication number
CN116490971A
CN116490971A CN202180071875.9A CN202180071875A CN116490971A CN 116490971 A CN116490971 A CN 116490971A CN 202180071875 A CN202180071875 A CN 202180071875A CN 116490971 A CN116490971 A CN 116490971A
Authority
CN
China
Prior art keywords
layer
substrate
semiconductor package
die
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180071875.9A
Other languages
English (en)
Inventor
S·文哈弗贝克
陈翰文
朴起伯
C·布赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN116490971A publication Critical patent/CN116490971A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及具有集成的电磁干扰(“EMI”)屏蔽件的薄形状因子半导体封装和用于其形成的方法。本文描述的封装可用于形成高密度半导体器件。在某些实施例中，硅基板经激光剥蚀以包括一个或多个空腔和围绕空腔的多个通孔。一个或多个半导体管芯可放置在空腔内并且此后在其上形成绝缘层之后嵌入基板中。多个导电互连形成在通孔内并且可具有再分布到管芯嵌入的基板组件的期望表面的接触点。此后，将EMI屏蔽件镀覆到管芯嵌入的基板组件的表面上并且通过一个或多个导电互连中的至少一者连接到接地。管芯嵌入的基板组件可随后切单和/或与另一半导体器件集成。

Description

具内置EMI屏蔽的封装结构
背景
领域
本文描述的实施例总体涉及半导体器件制造领域，并且更具体地，涉及形成半导体器件封装的结构和方法。
背景技术
半导体器件技术发展的持续趋势已导致半导体部件具有减小的大小和增加的电路密度。根据对在改进性能能力的同时持续缩放半导体器件的需求，将这些部件和电路集成到复杂的3D半导体封装中，所述3D半导体封装促进器件占地面积的显著减小并且实现在部件之间的更短且更快的连接。此类封装可集成例如半导体芯片和多个其他电子部件，以用于安装到电子器件的电路板上。
为了确保电子器件(诸如例如，移动电话)以期望的性能水平适当地操作，半导体封装通常经屏蔽隔开电磁干扰(“EMI”)。EMI是归因于电磁辐射和电磁传导而导致的电气系统中的不想要的效应。半导体封装可发射EMI，所述EMI可以干扰其他附近的半导体封装(例如，集成在电路板上的其他封装)的操作。因此，半导体封装可包含EMI屏蔽件，以帮助减少从其发射的EMI并且阻挡从其他源接收的EMI。
然而，用于在封装上形成EMI屏蔽件的当前方法是复杂且昂贵的。由此，在本领域中需要半导体封装结构的有效EMI屏蔽，而不显著增加封装大小和工艺复杂性，并且不增加相关联的封装制造成本。
发明内容
本公开总体涉及半导体器件制造领域，并且更具体地涉及形成具有集成的EMI屏蔽件的半导体器件封装以用于先进的3D封装应用的结构和方法。
在某些实施例中，提供了一种半导体封装。半导体封装包括：框架，所述框架具有与第二表面相对的第一表面；至少一个空腔，其中设置有半导体管芯；第一多个通孔，所述第一多个通孔设置在至少一个空腔周围；以及第二多个通孔，所述第二多个通孔设置在第一多个通孔周围。第一多个通孔中的每一者具有限定第一开口的第一通孔表面，所述第一开口穿过框架从第一表面延伸到第二表面，并且第二多个通孔中的每一者具有限定第二开口的第二通孔表面，所述第二开口穿过框架从第一表面延伸到第二表面。半导体封装进一步包括：绝缘层，所述绝缘层接触半导体管芯的每个侧面的至少一部分并且设置在框架的第一表面和第二表面之上并且在第一多个通孔和第二多个通孔中的每一者内；第一多个电气互连，所述第一多个电气互连用于设置在第一多个通孔内的信号传输；以及第二多个电气互连，所述第二多个电气互连用于设置在第二多个通孔内的电磁干扰(EMI)屏蔽。EMI屏蔽层设置在框架的第一表面或第二表面中的至少一者之上并且进一步耦接到第二多个电气互连。
在某些实施例中，提供了一种半导体封装。半导体封装包括：框架，所述框架具有与第二表面相对的第一表面；至少一个空腔，其中设置有半导体管芯；第一通孔，所述第一通孔包含限定第一开口的第一通孔表面，所述第一开口穿过框架从第一表面延伸到第二表面；以及第二通孔，所述第二通孔包含限定第二开口的第二通孔表面，所述第二开口穿过框架从第一表面延伸到第二表面。半导体封装进一步包括：绝缘层，所述绝缘层设置在框架的第一表面和第二表面之上并且在第一通孔和第二通孔中的每一者内；第一电气互连，所述第一电气互连用于设置在第一通孔内的信号传输；以及第二电气互连，所述第二电气互连用于设置在第二通孔内的电磁干扰(EMI)屏蔽。EMI屏蔽层设置在框架的第一表面或第二表面中的至少一者之上并且进一步耦接到第二电气互连。
在某些实施例中，提供了一种半导体封装。半导体封装包括：框架，所述框架具有与第二表面相对的第一表面；至少一个空腔，其中设置有半导体管芯；以及通孔，所述通孔包括限定开口的通孔表面，所述开口穿过框架从第一表面延伸到第二表面。半导体封装进一步包括：绝缘层，所述绝缘层设置在框架的第一表面和第二表面之上并且在至少一个空腔和通孔中的每一者内；以及电气互连，所述电气互连用于设置在通孔内并且从第一表面延伸到第二表面的电磁干扰(EMI)屏蔽。电气互连由通孔内的绝缘层圆周地围绕。EMI屏蔽层设置在框架的第一表面或第二表面中的至少一者之上并且耦接到电气互连。
附图说明
为了能够详细理解本公开的上述特征所用方式，可参考实施例进行对上文简要概述的本公开的更具体描述，所述实施例中的一些实施例在附图中示出。然而，将注意，附图仅示出本公开的典型实施例，并且由此不被认为限制本公开范围，因为本公开可允许其他等同有效的实施例。
图1示出了根据本文描述的实施例的用于形成具有集成的EMI屏蔽件的封装的工艺的流程图。
图2示出了根据本文描述的实施例的在形成具有集成的EMI屏蔽件的封装期间的基板结构化工艺的流程图。
图3A至图3D示意性地示出了在图2中描绘的基板结构化工艺的不同阶段处的基板的横截面图。
图4A至图4C示出了根据本文描述的实施例的利用图2和图3A至图3D中描绘的工艺结构化的基板的示意性俯视图。
图5示出了根据本文描述的实施例的用于形成具有贯穿组件通孔和接触孔的中间管芯嵌入的基板组件的工艺的流程图。
图6A至图6K示意性地示出了在图5中描绘的工艺的不同阶段处的中间管芯嵌入的基板组件的横截面图。
图7示出了根据本文描述的实施例的用于在中间管芯嵌入的基板组件中形成互连的工艺的流程图。
图8A至图8K示意性地示出了在图7中描绘的互连形成工艺的不同阶段处的中间管芯嵌入的基板组件的横截面图。
图9示出了根据本文描述的实施例的用于在中间管芯嵌入的基板组件上形成再分布层的工艺的流程图。
图10A至图10K示意性地示出了如图9中描绘的在形成再分布层的不同阶段处的中间管芯嵌入的基板组件的横截面图。
图11A至图11B示意性地示出了根据本文描述的实施例的用于与EMI屏蔽层集成的堆叠3D结构。
图12示出了根据本文描述的实施例的用于在封装面板上形成EMI屏蔽层随后进行切单的工艺的流程图。
图13A至图13F示意性地示出了如图12中描绘的在形成EMI屏蔽层随后进行切单的不同阶段处的封装面板的横截面图。
图14A至图14B示意性地示出了根据本文描述的实施例的具有集成的EMI屏蔽层的堆叠3D结构。
为了便于理解，相同附图标记在可能的情况下已经用于标识图中共有的相同元件。可以预期，一个实施例的元件和特征可有利地并入其他实施例中，而无需进一步叙述。
具体实施方式
本公开涉及具有集成的电磁干扰(“EMI”)屏蔽的薄形状因子半导体封装和用于其形成的方法。归因于先进封装结构的减小的大小和增加的密度，除了邻近拥挤电路板上的其他部件集成这些封装结构之外，所封装器件的非预期且不想要的操作中断可归因于由其他围绕器件(例如，在所封装器件的外部)导致的EMI而发生。由此，在封装结构上形成EMI屏蔽件可以减少或消除由其他器件导致的EMI并且改进总电子器件功能。
目前，用于半导体封装和有关器件的EMI屏蔽技术通常包括利用金属帽、PVD溅射的EMI屏蔽件(例如，群集PVD和在线PVD)、以及旋涂的EMI屏蔽件。然而，EMI屏蔽的这些常规方法遭受若干限制，举例而言，包括屏蔽件厚度变化、产品遮蔽、对塑料不期望的粘附、不想要的器件背侧沉积、以及高制造和/或材料成本。本公开提供了EMI屏蔽的改进方法和结构，其中将EMI屏蔽层电解镀覆到封装或器件上。
本文描述的EMI屏蔽方法和结构的益处包括利用适用于屏蔽电子器件隔开大范围的不期望信号频率的多种多样的干扰阻挡材料的能力。例如，在某些实施例中，高度导电的纯金属可用于阻挡高频信号，而在其他实施例中，软铁磁金属可用于阻挡低频信号。EMI屏蔽层的电解镀覆还提供较大范围的厚度，同时实现其增强的均匀性，因此促进对EMI屏蔽形态的改进的控制。此外，本文描述的方法提供了增加的EMI屏蔽材料的侧壁覆盖，从而通过以可重复的关键尺寸和密度来镀覆嵌入封装结构内的过孔来实现改进的侧面EMI屏蔽及其接地。此外，内置EMI屏蔽结构可用作散热片并且促进EMI屏蔽结构与其集成的封装或器件的改进的热交换。
在本公开的某些实施例中，硅基板经激光剥蚀以包括一个或多个空腔和围绕一个或多个空腔的多个通孔。一个或多个半导体管芯可放置在空腔内并且此后在其上形成绝缘层之后嵌入基板中。多个导电互连形成在通孔内并且可具有再分布到管芯嵌入的基板组件的期望表面的接触点。此后，将EMI屏蔽件镀覆到管芯嵌入的基板组件的表面上并且通过一个或多个导电互连中的至少一者连接到接地。除了与EMI屏蔽件耦接的一个或多个导电互连之外，EMI屏蔽件用于将嵌入的半导体管芯屏蔽隔开任何不想要且不期望的EMI信号。管芯嵌入的基板组件可随后切单和/或与另一半导体器件集成。
图1示出了根据本公开的实施例的形成具有集成的EMI屏蔽件的单层或堆叠封装的代表方法100的流程图。方法100具有多个操作110、120、130、140、150、160和170。每个操作参考图2至图13F更详细描述。方法可包括一个或多个额外操作，所述额外操作在定义的操作中的任一者之前、在定义的操作中的两者之间、或在所有定义的操作之后执行(除了上下文排除所述可能性的情况)。
大体上，方法100包括参考图2、图3A至图3D、以及图4A至图4C更详细地进一步描述的在操作110处结构化将用作框架的基板。在操作120处，形成具有一个或多个嵌入的管芯和绝缘层的中间(例如，前驱物)管芯嵌入的基板组件(后文为“管芯嵌入的组件”)，这参考图5和图6A至图6K更详细描述。参考图7和图8A至图8K更详细地描述的在操作130处一个或多个互连在管芯嵌入的组件中和/或穿过所述组件形成，随后是参考图9和图10A至图10K描述的在操作140处形成一个或多个再分布层。在操作150处，如参考图11A至图11B描述，管芯嵌入的组件可以可选地与其他器件堆叠以形成堆叠3D结构。在操作160和170处，单层管芯嵌入的组件或堆叠3D结构具有形成在其上的EMI屏蔽件，并且此后切单为独立封装或集成到其他堆叠器件中，这参考图12和图13A至图13F更详细描述。
图2示出了根据本公开的实施例的用于结构化将用作管芯嵌入的组件的框架的基板的代表方法200的流程图。图3A至图3D示意性地示出了在图2中表示的基板结构化工艺200的不同阶段处的基板302的横截面图。由此，为了清楚起见，图2和图3A至图3D在本文中一起描述。
方法200开始于操作210和对应的图3A，其中将基板302暴露于第一缺陷移除工艺。基板302由任何合适的基板材料形成，所述材料包括但不限于III-V族化合物半导体材料、硅(例如，具有在约1与约10Ohm-com之间的电阻率或约100W/mK的电导率)、结晶硅(例如，Si<100>或Si<111>)、氧化硅、锗硅、掺杂或未掺杂的硅、未掺杂的高电阻率硅(例如，具有较低的溶解氧含量和在约5000与约10000ohm-cm之间的电阻率的浮区硅)、掺杂或未掺杂的多晶硅、氮化硅、碳化硅(例如，具有约500W/mK的电导率)、石英、玻璃(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝、和/或陶瓷材料。在某些实施例中，基板302是单晶p型或n型硅基板。在某些实施例中，基板302是多晶p型或n型硅基板。在其他实施例中，基板302是p型或n型硅太阳能基板。基板302可进一步具有多边形或圆形形状。例如，基板302可包括具有在约120mm与约180mm之间、诸如约150mm或在约156mm与约166mm之间的横向尺寸的基本上正方形的硅基板，具有或不具有倒角边缘。在另一示例中，基板302可包括具有在约20mm与约700mm之间、诸如在约100mm与约500mm之间、例如约200mm或约300mm的直径的圆形含硅基板。
除非另外提及，否则本文描述的实施例或示例在具有在约50μm与约1500μm之间、诸如在约90μm与约780μm之间的厚度的大基板上进行。例如，基板302具有在约100μm与约300μm之间的厚度、诸如在约110μm与约200μm之间的厚度。在另一示例中，基板302具有在约60μm与约160μm之间的厚度、诸如在约80μm与约120μm之间的厚度。
在操作210之前，基板302可通过线锯、划线和断裂、机械研磨锯、或激光切割从主体材料切片并且分离为晶片大小的区段。切片通常在基板表面中导致机械缺陷或变形，诸如刮擦、微断裂、碎屑、以及其他机械缺陷。因此，在操作210处将基板302暴露于第一缺陷移除工艺以平滑化和平坦化基板302的表面并且移除任何机械缺陷来为稍后结构化和封装操作做准备。在一些实施例中，基板302可进一步通过调节第一缺陷移除工艺的工艺参数来薄化。例如，基板302的厚度可随着增加的(例如，额外)暴露于第一缺陷移除工艺而减小。
在一些实施例中，在操作210处，第一缺陷移除工艺包括将基板302暴露于基板抛光工艺和/或蚀刻工艺，随后是冲洗和干燥工艺。例如，在操作210处，可将基板302暴露于化学机械抛光(CMP)工艺。在一些实施例中，蚀刻工艺是湿式蚀刻工艺，包括对移除期望材料(例如，污染物和其他不期望化合物)具有选择性的缓冲蚀刻工艺。在其他实施例中，蚀刻工艺是利用各向同性含水蚀刻工艺的湿式蚀刻工艺。任何合适的湿式蚀刻剂或湿式蚀刻剂的组合可用于湿式蚀刻工艺。在某些实施例中，将基板302浸渍在含水HF蚀刻溶液中用于蚀刻。在其他实施例中，将基板302浸渍在含水KOH蚀刻溶液中用于蚀刻。在蚀刻工艺期间，可将蚀刻溶液加热到在约30℃与约100℃之间、诸如在约40℃与约90℃之间的温度，以便加速蚀刻工艺。例如，在蚀刻工艺期间将蚀刻溶液加热到约70℃的温度。在又其他实施例中，在操作210处，蚀刻工艺是干式蚀刻工艺。干式蚀刻工艺的示例包括基于等离子体的干式蚀刻工艺。
基板302的厚度可通过控制将基板302暴露于抛光工艺的时间和/或在蚀刻工艺期间使用的蚀刻剂(例如，蚀刻溶液)来调节。例如，基板302的最终厚度可随着增加暴露于抛光工艺和/或蚀刻剂而减小。替代地，基板302可随着减小暴露于抛光工艺和/或蚀刻剂而具有较大的最终厚度。
在操作220和230处，现在经平坦化和基本上无缺陷的基板302具有一个或多个特征，诸如其中图案化和平滑化的通孔303和空腔305(为了清楚起见，在图3B中的基板302的下部横截面中描绘了两个空腔305和八个通孔303)。通孔303用于穿过基板302形成直接接触电气互连或EMI屏蔽和接地连接，并且空腔305用于接收和封闭(即，嵌入)其中的一个或多个半导体管芯或器件。
在其中基板302具有相对小的厚度(诸如小于200μm的厚度)的实施例中，基板302可在图案化之前耦接到载具板(未图示)。例如，在基板302具有小于约100μm的厚度、诸如约50μm的厚度的情况下，在操作220和230处在基板结构化工艺期间将基板302放置在载具板上用于机械支撑和稳定化，因此防止基板302断裂。载具板由任何合适的化学和热稳定的刚性材料形成，所述材料包括但不限于玻璃、陶瓷、金属等，并且具有在约1mm与约10mm之间的厚度。在一些实施例中，载具板具有纹理表面以在结构化期间将基板302固持在适当位置。在其他实施例中，载具板具有抛光或平滑的表面。
基板302可经由粘附剂(诸如蜡、胶、或可通过机械轧制、压制、层压、旋涂、或刮涂应用于载具板的任何合适的临时结合材料)耦接到载具板。在一些实施例中，基板302经由水溶或溶剂溶解的粘附剂耦接到载具板。在其他实施例中，粘附剂具有热剥离或UV剥离粘附剂。例如，基板302可通过在约50℃与约300℃之间的温度、诸如在约100℃与约200℃之间的温度、诸如在约125℃与约175℃之间的温度下暴露于烘烤工艺而从载具板剥离。
在某些实施例中，期望的图案通过激光剥蚀形成在基板302(诸如太阳能基板或半导体晶片)中。用于激光钻孔基板302中的特征的激光剥蚀系统可包括任何合适类型的激光源。在一些示例中，激光源是红外(IR)激光器。在一些示例中，激光源是皮秒UV激光器。在其他示例中，激光源是飞秒UV激光器。在又其他示例中，激光源是飞秒绿色激光器。激光源产生连续或脉冲的激光束，以用于图案化基板。例如，激光源可产生具有在5kHz与500kHz之间、诸如在10kHz与约200kHz之间的频率的脉冲的激光束。在一些示例中，激光源配置为递送在约200nm与约1200nm之间的波长下并且在约10ns与约5000ns之间的脉冲持续时间下的脉冲激光束，其中输出功率在约10瓦与约100瓦之间。激光源配置为在基板302中形成任何期望的图案和特征，包括上文描述并且在图3B中描绘的空腔305和通孔303。
类似于从主体材料分离基板302的工艺，基板302的激光图案化可在基板302的表面上导致不想要的机械缺陷，诸如碎屑和裂纹。因此，在通过直接激光图案化在基板302中形成期望特征之后，在操作230处将基板302暴露于第二缺陷移除和清洁工艺，所述工艺基本上类似于上文描述的第一缺陷移除工艺。图3B和图3C示出了在操作230处执行第二损坏移除和清洁工艺之前和之后的结构化基板302，从而导致其中形成有空腔305和通孔303的平滑化的基板302。
在第二损坏移除工艺期间，蚀刻、冲洗并且干燥基板302。蚀刻工艺进行达预定的持续时间以平滑化基板302的表面，并且特定而言，平滑化暴露于激光图案化的表面。在另一方面中，蚀刻工艺用于移除从激光剥蚀工艺余留的任何不期望的碎屑。蚀刻工艺可以是各向同性或各向异性的。在一些实施例中，蚀刻工艺是利用任何合适的湿式蚀刻剂或水溶液中的湿式蚀刻剂的组合的湿式蚀刻工艺。例如，可将基板302浸渍在含水HF蚀刻溶液或含水KOH蚀刻溶液中。在一些实施例中，加热蚀刻溶液以进一步加速蚀刻工艺。例如，在蚀刻基板302期间可将蚀刻溶液加热到在约40℃与约80℃之间、诸如在约50℃与约70℃之间的温度、诸如约60℃的温度。在又其他实施例中，在操作230处，蚀刻工艺是干式蚀刻工艺。干式蚀刻工艺的示例包括基于等离子体的干式蚀刻工艺。
图3C示出了根据本公开的实施例的在完成操作210-230之后的基板302的纵向横截面。将基板302描绘为具有穿过其中形成的两个空腔305，每个空腔305在任一侧面上由两个通孔303围绕。此外，将两个空腔305图示为具有不同的横向尺寸D1和D2，因此在后续的封装操作期间实现将不同类型的半导体器件和/或管芯放置在每个空腔中。由此，空腔305的形状和大小可经设计为容纳以用于2D和/或3D异质封装集成的任何期望布置的任何期望的器件和/或管芯。注意到，如本文使用，“异质”封装或系统指具有不同于电气连接的两种或更多种不同类型的管芯和/或部件的任何封装或系统。另一方面，“均质”封装或系统指具有不同于电气连接的单个类型的管芯或部件的任何封装或系统。尽管在图3B至图3D中仅描绘了两个空腔和八个通孔，但任何数量和布置的空腔和通孔可在执行方法200的同时形成在基板中。稍后参考图4A至图4C描述额外示例性布置的俯视图。
在操作240处，随后将基板302暴露于可选的氧化和/或金属化工艺以在移除机械缺陷之后在其期望表面上生长氧化层314和/或金属包覆层315。例如，氧化层314和/或金属包覆层315可形成在基板302的所有表面(例如，包括空腔305和通孔303的侧壁)上，使得层314和/或315围绕基板302。注意到，尽管在每个图3D中仅图示单个层314、315，但在某些实施例中，基板302可具有在其上方形成的氧化层314和金属包覆层315两者，其中金属包覆层315在氧化层314之上形成。
氧化层314用作基板302上的钝化层并且提供抵抗腐蚀和其他形式的损坏的保护性外部阻障层。在某些实施例中，将基板302暴露于热氧化工艺以在其上生长氧化层314。热氧化工艺在约700℃与约1200℃之间、诸如在约850℃与约1150℃之间的温度下执行。例如，热氧化工艺在约900℃与约1100℃之间的温度、诸如在约950℃与约1050℃之间的温度下执行。在某些实施例中，热氧化工艺是利用水蒸汽作为氧化剂的湿式氧化工艺。在某些实施例中，热氧化工艺是利用分子氧作为氧化剂的干式工艺。可以预期，在操作240处可将基板302暴露于任何合适的氧化工艺以在其上形成氧化层。在一些实施例中，氧化层314是二氧化硅膜。在操作240处形成的氧化层314大体具有在约100nm与约3μm之间、诸如在约200nm与约2.5μm之间的厚度。例如，氧化层314具有在约300nm与约2μm之间、诸如约1.5μm的厚度。
在其中金属包覆层315形成在基板302上的实施例中，金属包覆层315用作参考层(例如，接地层或电压供应层)。金属包覆层315设置在基板302上以保护后续集成的半导体器件和连接不受EMI影响并且将半导体信号屏蔽隔开用于形成基板302的半导体材料(Si)。在某些实施例中，金属包覆层315包括导电金属层，所述导电金属层包括镍、铝、金、钴、银、钯、锡等。在某些实施例中，金属包覆层315包括金属层，所述金属层包括合金或纯金属，所述合金或纯金属包括镍、铝、金、钴、银、钯、锡等。金属包覆层大体具有在约50nm与约10μm之间、诸如在约100nm与约5μm之间的厚度。
金属包覆层315可通过任何合适的沉积工艺形成，包括无电沉积工艺、电镀工艺、化学气相沉积工艺、蒸发沉积工艺、和/或原子层沉积工艺。在某些实施例中，金属包覆层315的至少一部分包括通过在基板302(例如，n型Si基板或p型Si基板)的表面上直接移位或移位镀覆形成的经沉积镍(Ni)层。例如，在某些实施例中，将基板302在约60℃与约95℃之间的温度和约11的pH下暴露于具有包括0.5M NiSO4和NH4OH的组合物的镍移位镀覆浴，持续达约2分钟与约4分钟之间的持续时间。在缺乏还原剂的情况下将硅基板302暴露于镍离子载入的含水电解质在基板302的表面处导致局部氧化/还原反应，因此导致在其上镀覆金属镍。由此，镍移位镀覆实现利用稳定溶液在基板302的硅材料上选择性形成薄且纯的镍层。此外，工艺是自限制的并且因此，一旦镀覆基板302的所有表面(例如，不存在其上可以形成镍的剩余硅)，反应就停止。在某些实施例中，镍金属包覆层315可用作镀覆额外金属层的种晶层，诸如用于通过无电和/或电解镀覆方法镀覆镍或铜。在进一步的实施例中，在镍移位镀覆浴之前将基板302暴露于SC-1预清洁溶液和HF氧化物蚀刻溶液以促进向基板302粘附镍金属包覆层315。
图4A示出了根据本公开的实施例的可在基板302中形成的示例性图案的示意性俯视图，因此使得基板302能够在异质2D和3D封装期间用作框架。基板302可在如上文参考图2和图3A至图3D描述的操作210-240期间结构化。如所描绘，将基板302结构化为包括九个相同且四边形的区域412(通过划线410分离)，所述区域412可经封装和切单为九个独立的2D异质封装。尽管在图4A中图示了九个相同区域412，但可以预期，特征的任何期望数量的区域和布置可利用上文描述的工艺结构化到基板302中。在一些示例中，区域412不是相同的，并且包括其中形成的不同特征和/或特征的布置。
每个区域412包括五个四边形空腔305a-305e，每个空腔305a-305e由沿着其主侧面的两行403a、403b的通孔303a、303b围绕。如所描绘，将空腔305a-305c结构化为具有基本上类似的形态并且因此，可各自容纳(例如，集成)相同类型的半导体器件或管芯的放置。然而，空腔305d和305e具有除了空腔305a-305c的形态的彼此基本上不同的形态，并且因此可容纳两种额外类型的半导体器件或管芯的放置。由此，结构化的基板302可用于形成管芯嵌入的组件以用于切单异质2D封装或封装内系统(“SIP”，即，具有封闭在封装中的多个集成电路的系统)，所述封装具有集成在其中的三种类型的半导体器件或管芯。尽管描绘为具有三种类型的四边形空腔305，但每个区域412可具有形态不同于四边形的多于或少于三种类型的空腔305。例如，每个区域412可具有形成在其中的一种类型的空腔305，因此实现形成异质的2D封装或SIP。
在某些实施例中，空腔305和通孔303具有等于基板302的厚度的深度，因此在基板302的相对表面上形成孔洞(例如，穿过基板302的厚度)。例如，取决于基板302的厚度，在基板302中形成的空腔305和通孔303可具有在约50μm与约1mm之间、诸如在约100μm与约200μm之间、诸如在约110μm与约190μm之间的深度。在其他实施例中，空腔305和/或通孔303可具有等于或小于基板302的厚度的深度，因此在基板302的仅一个表面(例如，侧面)中形成孔洞。
在某些实施例中，取决于在后续封装制造期间将嵌入其中的半导体器件或管芯的大小和数量，每个空腔305具有在约0.5mm与约50mm之间、诸如在约3mm与约12mm之间、诸如在约8mm与约11mm之间变化的横向尺寸。半导体管芯大体包括多个集成的电子电路，所述电子电路形成在基板材料(诸如一片半导体材料)之上和/或之内。在某些实施例中，将空腔305的大小设计为具有基本上类似于待嵌入(例如，集成于)其中的半导体器件或管芯的横向尺寸。例如，将每个空腔305形成为具有超过半导体器件或管芯的那些横向尺寸达小于约150μm、诸如小于约120μm、诸如小于100μm的横向尺寸(即，在图4A中的X方向或Y方向)。空腔305和待嵌入其中的半导体器件或管芯的大小的减少的变化减少了此后必要的间隙填充材料的量。
尽管将每个空腔305描绘为由沿着其主侧面的两行403a、403b的通孔303a、303b围绕，但每个区域412可具有通孔303的不同布置。例如，空腔305可由多于两行403的通孔303围绕，其中每行403中的通孔303交错排列并且不与相邻行403的通孔303对准。在一些实施例中，将通孔303形成为穿过基板302的单个且隔离的通孔。
此外，如先前描述，在后续操作中穿过通孔303形成的互连可用于任一器件(例如，半导体管芯)信号传输或EMI屏蔽和EMI屏蔽接地。例如，互连可用于在嵌入的管芯周围形成法拉第笼状结构以提供其EMI屏蔽，以及用于穿过完成的封装结构的后续形成的EMI屏蔽层的接地路径。因此，通孔303可取决于信号传输互连和EMI屏蔽互连的期望布置而布置。在某些实施例中，用于信号传输专用互连的通孔303a可形成为邻近空腔305并且围绕空腔305，而用于EMI屏蔽专用互连的通孔303b可围绕通孔303a(例如，从通孔303a向外)形成用于信号传输专用互连。例如，在图4A中，行403a可用于信号传输专用互连，而行403b可用于屏蔽专用互连。
通孔303的形状大体是基本上圆柱形。然而，还预期通孔303的其他形态。例如，通孔303可具有渐缩或圆锥的形态，其中在其第一端处(例如，在基板302的一个表面处)的直径大于在其第二端处的直径。形成渐缩或圆锥形态可通过相对于通孔303中的每一者的中心轴以螺旋(例如，圆形、螺旋形)运动移动在结构化期间利用的激光源的激光束来实现。激光束还可使用运动系统成角度以形成渐缩的通孔303。相同方法还可用于形成具有穿过其中的均匀直径的圆柱形通孔303。此外，在某些实施例中，通孔303可具有正方形或矩形横截面。此外，通孔303可能都具有类似形态、或不同形态。例如，在某些实施例中，用于信号传输专用互连的通孔303a可具有第一形态，而用于EMI屏蔽专用互连的通孔303b可具有第二形态。
在某些实施例中，用于信号传输专用互连的通孔303a可具有在约20μm与约200μm之间、诸如在约50μm与约150μm之间、诸如在约60μm与约130μm之间、诸如在约80μm与110μm之间变化的直径。在用于信号传输专用互连的通孔303a的中心之间的最小节距可在约70μm与约200μm之间、诸如在约85μm与约160μm之间、诸如在约100μm与140μm之间。
在某些实施例中，用于EMI屏蔽专用互连的通孔303b可具有在约5μm与约100μm之间、诸如在约20μm与约80μm之间、诸如在约30μm与约70μm之间、诸如在约40μm与60μm之间变化的直径。在用于EMI屏蔽专用互连的通孔303b的中心之间的最小节距可在约10μm与约120μm之间、诸如在约10μm与约15μm之间、或在约100μm与120μm之间。
图4B示出了根据本公开的实施例的具有可在基板302中形成的示例性图案的区域412的另一示意性俯视图。在某些实施例中，可能期望在封装期间将相同或不同类型的两个或更多个半导体管芯放置在单个空腔305中，其中每个半导体管芯具有相同或不同尺寸和/或形状。由此，在一些示例中，空腔305可具有不规则或不对称形状以容纳具有不同尺寸和/或形状的半导体管芯。如在图4B中描绘，区域412包括四个四边形且对称的空腔305a-d和单个不对称空腔305f。空腔305f的形状经设计为容纳具有不同尺寸的两个半导体管芯326a和326b(以虚线图示)。尽管描绘了仅一个不对称空腔305f以用于容纳图4B中的两个半导体管芯326a和326b，但可以预期，每个区域412可包括多于或少于一个不对称空腔305，以用于容纳具有任何合适尺寸和形状的任何期望数量的并排管芯。
图4C示出了根据本公开的实施例的具有可形成在基板302中的示例性图案的区域412的又另一示意性俯视图。在某些实施例中，除了用于信号传输专用互连的通孔303a之外，可能有利地形成多行通孔303b以用于在每个空腔305周围的EMI屏蔽专用互连。如图4C中描绘，空腔305g由通孔303a的两个交错排列的行403a、403b围绕用于信号传输专用互连，其继而由通孔303b的两个交错排列的行403c、403d围绕用于EMI屏蔽专用互连。在此布置中，在通孔303b内形成的后续形成的EMI屏蔽专用互连将在通孔303a内形成的信号传输专用互连以及嵌入空腔305g内的一个或多个管芯周围产生法拉第笼状结构。由此，在通孔303a内的互连和嵌入空腔305g中的管芯将通过通孔303b内的互连屏蔽EMI。
在结构化之后，基板302可用作框架以在后续封装操作中形成管芯嵌入的组件。
图5示出了根据本公开的实施例的用于在封装完成之前利用基板302制造管芯嵌入的组件602的代表方法500的流程图。图6A至图6K示意性地示出了在图5中描绘的方法500的不同阶段处的基板302的横截面图，并且为了清楚起见，在本文中与图5一起描述。
大体上，方法500开始于操作502和图6A，其中将现在其中形成有期望特征的基板302的第一侧面675(例如，第一主表面606)放置在第一绝缘膜616a上。在某些实施例中，第一绝缘膜616a包括由可流动和基于聚合物的介电材料(诸如绝缘堆积材料)形成的一个或多个层618a。在图6A中描绘的实施例中，第一绝缘膜616a包括由环氧树脂形成的可流动层618a。例如，可流动层618a可由含有陶瓷填料的环氧树脂形成，诸如用(例如，含有)基本上球形的氧化硅(SiO2)粒子填充的环氧树脂。如本文使用，术语“球形”指任何圆形、椭圆形、或球形形状。例如，在一些实施例中，陶瓷填料可具有椭圆形形状、长卵形形状、或其他类似的圆形形状。然而，还预期其他形态。可用于形成可流动层618a和绝缘膜616a的其他层的陶瓷填料的其他示例包括氮化铝(AlN)、氧化铝(Al2O3)、碳化硅(SiC)、氮化硅(Si3N4)、Sr2Ce2Ti5O16陶瓷、硅酸锆(ZrSiO4)、硅灰石(CaSiO3)、氧化铍(BeO)、二氧化铈(CeO2)、氮化硼(BN)、氧化钙铜钛(CaCu3Ti4O12)、氧化镁(MgO)、二氧化钛(TiO2)、氧化锌(ZnO)等。
在一些示例中，用于形成可流动层618a的陶瓷填料具有大小在约40nm与约1.5μm之间、诸如在约80nm与约1μm之间变化的粒子。例如，用于形成可流动层618a的陶瓷填料具有大小在约200nm与约800nm之间、诸如在约300nm与约600nm之间变化的粒子。在一些实施例中，陶瓷填料包括具有在基板中形成的特征(例如，通孔、空腔、或贯穿组件通孔)的宽度或直径的小于约25％、诸如期望特征的宽度或直径的小于约15％的大小的粒子。
可流动层618a通常具有小于约60μm、诸如在约5μm与约50μm之间的厚度。例如，可流动层618a具有在约10μm与约25μm之间的厚度。在某些实施例中，绝缘膜616a可进一步包括一个或多个保护层。例如，绝缘膜616a包括聚对苯二甲酸乙二醇酯(PET)保护层622a。然而，预期了层和绝缘材料的任何合适组合以用于绝缘膜616a。在一些实施例中，整个绝缘膜616a具有小于约120μm的厚度，诸如小于约90μm的厚度。
基板302在基板302的第一侧面675上耦接到绝缘膜616a并且具体地耦接到绝缘膜616a的可流动层618a，基板302可进一步可选地放置在载具624上以用于在稍后的处理操作期间的机械支撑。载具624由任何合适的机械和热稳定材料形成。例如，载具624由聚四氟乙烯(PTFE)形成。在另一示例中，载具624由PET形成。
在操作504处并且在图6B中描绘，将一个或多个半导体管芯626放置在形成在基板302中的空腔305内，使得半导体管芯626现在由一侧上的绝缘膜616a界定(在图6B中描绘了两个半导体管芯626)。在某些实施例中，半导体管芯626是在其主动表面628上形成有集成电路的多用途管芯。在某些实施例中，半导体管芯626是相同类型的半导体器件或管芯。在其他实施例中，半导体管芯626是不同类型的半导体器件或管芯。将半导体管芯626放置在空腔305(例如，图4的空腔350a-305e)内并且定位到穿过空腔305暴露的绝缘膜616a的表面上。在某些实施例中，将半导体管芯626放置在设置或形成在绝缘膜616a上的可选粘附层(未图示)上。
在空腔305内放置管芯626之后，在操作506处和图6C，第一保护膜660放置在基板302的第二侧面677(例如，表面608)之上。保护膜660耦接到基板302的第二侧面677并且与第一绝缘膜616a相对，使得保护膜660接触并且覆盖设置在空腔305内的管芯626的主动表面628。在某些实施例中，保护膜660由与保护层622a的材料类似的材料形成。例如，保护膜660由PET(诸如双轴PET)形成。然而，保护膜660可由任何合适的保护材料形成。在一些实施例中，保护膜660具有在约50μm与约150μm之间的厚度。
在操作508处将现在固定到第一侧面675上的绝缘膜616a和第二侧面677上的保护膜660并且进一步具有设置在其中的管芯626的基板302暴露于第一层压工艺。在层压工艺期间，将基板302暴露于升高的温度，从而导致绝缘膜616a的可流动层618a变软或并且流动到在绝缘膜616a与保护膜660之间开放的空隙或体积中，诸如流动到通孔303内的空隙650和在空腔305的内壁与管芯626之间的间隙651中。由此，如图6D中描绘，半导体管芯626变得至少部分嵌入绝缘膜616a和基板302的材料内。
在某些实施例中，层压工艺是可在高压釜或其他合适装置中执行的真空层压工艺。在某些实施例中，层压工艺通过使用热压工艺来执行。在某些实施例中，层压工艺在约80℃与约140℃之间的温度下执行并且持续达约5秒与约1.5分钟之间、诸如在约30秒与约1分钟之间的持续时间。在一些实施例中，层压工艺包括施加在约1磅/平方英寸与约50磅/平方英寸之间的压力，同时将在约80℃与约140℃之间的温度施加到基板302和绝缘膜616a持续达约5秒与约1.5分钟之间的持续时间。例如，层压工艺在约5磅/平方英寸与约40磅/平方英寸之间的压力和在约100℃与约120℃之间的温度下执行达约10秒与约1分钟之间的持续时间。例如，层压工艺在约110℃的温度下执行达约20秒的持续时间。
在操作510处，移除保护膜660并且现在具有至少部分围绕基板302和一个或多个管芯626的可流动层618a的层压的绝缘材料的基板302耦接到第二保护膜662。如图6E中描绘，第二保护膜662耦接到基板302的第一侧面675，使得第二保护膜662抵靠(例如，邻近)绝缘膜616a的保护层622a设置。在一些实施例中，现在耦接到保护膜662的基板302可以可选地放置在载具624上以用于在第一侧面675上的额外机械支撑。在一些实施例中，在将保护膜662与现在与绝缘膜616a层压在一起的基板302耦接之前将保护膜662放置在载具624上。大体上，保护膜662的组成物与保护膜660基本上类似。例如，保护膜662可由PET(诸如双轴PET)形成。然而，保护膜662可由任何合适的保护材料形成。在一些实施例中，保护膜662具有在约50μm与约150μm之间的厚度。
在将基板302耦接到第二保护膜662之后，在操作512处和图6F，将基本上类似于第一绝缘膜616a的第二绝缘膜616b放置在基板302的第二侧面677上，因此替换保护膜660。在某些实施例中，将第二绝缘膜616b定位在基板302的第二侧面677上，使得第二绝缘膜616b的可流动层618b接触并且覆盖空腔305内的管芯626的主动表面628。在某些实施例中，将第二绝缘膜616b放置在基板302上可在绝缘膜616b与部分围绕一个或多个管芯626的可流动层618a的已经层压的绝缘材料之间形成一个或多个空隙650和间隙651。第二绝缘膜616b可包括由基于聚合物的介电材料形成的一个或多个层。如图6F中描绘，第二绝缘膜616b包括可流动层618b，可流动层618b类似于上文描述的可流动层618a。第二绝缘膜616b可进一步包括由类似于保护层622a的材料(诸如PET)形成的保护层622b。
在操作514处，如图6G中描绘，将第三保护膜664放置在第二绝缘膜616b之上。大体上，保护膜664的组成物基本上类似于保护膜660、662。例如，保护膜664由PET(诸如双轴PET)形成。然而，保护膜664可由任何合适的保护材料形成。在一些实施例中，保护膜664具有在约50μm与约150μm之间的厚度。
在操作516处和图6H，将现在固定到第二侧面677上的绝缘膜616b和保护层664以及第一侧面675上的保护膜662和可选载具624的基板302暴露于第二层压工艺。类似于操作508处的层压工艺，将基板302暴露于升高的温度，从而导致绝缘膜616b的可流动层618b变软并且流动到绝缘膜616b与可流动层618a的已经层压的绝缘材料之间的空隙650和间隙651中，因此使其本身与可流动层618a的绝缘材料整合。由此，空腔305和通孔303变得用绝缘材料填充(例如，封装、密封)，并且先前放置在空腔305内的半导体管芯626变得完全嵌入可流动层618a、618b的绝缘材料内。
在某些实施例中，层压工艺是可在高压釜或其他合适装置中执行的真空层压工艺。在某些实施例中，层压工艺通过使用热压工艺来执行。在某些实施例中，层压工艺在约80℃与约140℃之间的温度下执行并且持续达约1分钟与约30分钟之间的持续时间。在一些实施例中，层压工艺包括施加在约10磅/平方英寸与约150磅/平方英寸之间的压力，同时将在约80℃与约140℃之间的温度施加到基板302和绝缘膜616b持续达约1分钟与约30分钟之间的持续时间。例如，层压工艺在约20磅/平方英寸与约100磅/平方英寸之间的压力和在约100℃与约120℃之间的温度下执行达在约2分钟与约10分钟之间的持续时间。例如，层压工艺在约110℃的温度下执行达约5分钟的持续时间。请注意，操作508和516处的层压工艺可根据需要在单个基板或批量基板上执行。
在层压之后，基板302从载具624脱离并且保护膜662、664在操作518处移除，从而导致层压的管芯嵌入的组件602。如图6I中描绘，管芯嵌入的组件602包括基板302，除了嵌入空腔305内的管芯626之外，基板302具有形成在其中并且用可流动层618a、618b的绝缘介电材料填充的一个或多个空腔305和/或通孔303。可流动层618a、618b的绝缘介电材料包住基板302，使得绝缘材料覆盖基板302的至少两个表面或侧面(诸如主表面606、608)并且覆盖嵌入的半导体管芯626的所有侧面。在一些示例中，在操作518处，还从管芯嵌入的组件602移除保护层622a、622b。大体上，通过任何合适的机械工艺(诸如从其剥离)从管芯嵌入的组件602移除保护层622a和622b、载具624、以及保护膜662和664。
在移除保护层622a、622b和保护膜662、664之后，将管芯嵌入的组件602暴露于固化工艺以完全固化(即，经由化学反应和交联硬化)可流动层618a、618b的绝缘介电材料，因此形成固化的绝缘层619。绝缘层619基本上围绕基板302和嵌入其中的半导体管芯626。例如，绝缘层619接触或包封至少基板302的侧面675、677(包括表面606、608)，以及每个半导体管芯626的至少六个侧面或表面，所述侧面或表面具有如图6I中示出的矩形棱柱形状。
在某些实施例中，固化工艺在高温下执行以完全固化绝缘层619。例如，固化工艺在约140℃与约220℃之间的温度下执行并且持续达约15分钟与约45分钟之间的持续时间，诸如在约160℃与约200℃之间的温度并且持续达约25分钟与约35分钟之间的持续时间。例如，固化工艺在约180℃的温度下执行达约30分钟的持续时间。在进一步的实施例中，在操作518处，固化工艺在环境(例如，大气)压力条件下或附近执行。
在固化之后，在操作520处，一个或多个贯穿组件通孔603穿过管芯嵌入的组件602钻孔，从而形成穿过管芯嵌入的组件602的整个厚度的通道，以用于后续的互连形成。在一些实施例中，管芯嵌入的组件602可放置在载具(诸如载具624)上以用于在形成贯穿组件通孔603和后续的接触孔632期间的机械支撑。贯穿组件通孔603穿过通孔303钻孔，通孔303形成在基板中并且后续用绝缘层619填充。因此，贯穿组件通孔603可由通孔303内填充的绝缘层619(例如，圆周地)围绕。通过使绝缘层619的基于聚合物的介电材料(例如，含有陶瓷填料的环氧树脂材料)加衬于通孔303的壁，与利用常规通孔绝缘衬垫或膜的其他常规的互连结构相比，在完成的封装中的在导电的基于硅的基板302与互连844之间的电容耦合(参考图7和图8E至图8K描述)、并且因此在相邻定位的通孔303和/或再分布连接844之间的电容耦合(参考图9和图10H至图10K描述)显著减小。此外，环氧树脂材料的可流动性质实现更一致且可靠的包封和绝缘，因此通过最小化封装的泄漏电流来增强电气性能。
在某些实施例中，贯穿组件通孔603具有小于约100μm、诸如小于约75μm的直径。例如，贯穿组件通孔603具有小于约60μm、诸如小于约50μm的直径。在某些实施例中，贯穿组件通孔603具有在约25μm与约50μm之间的直径，诸如在约35μm与约40μm之间的直径。在某些实施例中，贯穿组件通孔603使用任何合适的机械工艺形成。例如，贯穿组件通孔603使用机械钻孔工艺形成。在某些实施例中，贯穿组件通孔603通过激光剥蚀穿过管芯嵌入的组件602形成。例如，贯穿组件通孔603使用紫外激光器形成。在某些实施例中，用于激光剥蚀的激光源具有在约5kHz与约500kHz之间的频率。在某些实施例中，激光源配置为在约10ns与约100ns之间的脉冲持续时间下递送脉冲激光束，其中脉冲能量在约50微焦耳(μJ)与约500μJ之间。将具有小陶瓷填料粒子的环氧树脂材料用于绝缘层619促进了更精确且准确的小直径通孔(诸如通孔603)的激光图案化，因为其中的小陶瓷填料粒子呈现减小的激光光反射、散射、衍射、以及激光光远离在激光剥蚀工艺期间将在其中形成通孔的区域的透射。
在操作522处和图6K，一个或多个接触孔632穿过绝缘层619钻孔以暴露形成在每个嵌入的半导体管芯626的主动表面628上的一个或多个触点630。接触孔632通过激光剥蚀穿过绝缘层619钻孔，从而使半导体管芯626的所有外表面由绝缘层619覆盖和围绕，并且暴露出触点630。因此，触点630通过形成接触孔632而暴露。在某些实施例中，激光源可产生具有在约100kHz与约1000kHz之间的频率的脉冲激光束。在某些实施例中，激光源配置为递送在约100nm与约2000nm之间的波长下、在约10E-4ns与约10E-2ns之间的脉冲持续时间下、并且具有在约10μJ与约300μJ之间的脉冲能量的脉冲激光束。在某些实施例中，接触孔632使用CO2、绿色、或UV激光器钻孔。在某些实施例中，接触孔632具有在约5μm与约60μm之间的直径，诸如在约20μm与约50μm之间的直径。
在形成接触孔632之后，在操作522处，将管芯嵌入的组件602暴露于除渣工艺以移除在形成贯穿组件通孔603和接触孔632期间由激光剥蚀导致的任何不想要的残留物和/或碎屑。除渣工艺因此清洁贯穿组件通孔603和接触孔632并且完全暴露嵌入的半导体管芯626的主动表面628上的触点630以用于后续金属化。在某些实施例中，除渣工艺是湿式除渣工艺。任何合适的含水蚀刻剂、溶剂、和/或其组合可用于湿式除渣工艺。在一些示例中，高锰酸钾(KMnO4)溶液可用作蚀刻剂。取决于残留物厚度，可改变操作522处将管芯嵌入的组件602暴露于湿式除渣工艺。在其他实施例中，除渣工艺是干式除渣工艺。例如，除渣工艺可以是利用O2:CF4混合气体的等离子体除渣工艺。等离子体除渣工艺可包括通过施加约700W的功率和流动约10:1的比率(例如，100:10sccm)的O2:CF4达约60秒与约120秒之间的时间段来产生等离子体。在进一步的实施例中，除渣工艺是湿式和干式工艺的组合。
图7示出了根据本公开的实施例的穿过管芯嵌入的组件602形成电气互连的代表方法700的流程图。图8A至图8K示意性地示出了在图7中描绘的方法700的工艺的不同阶段处的管芯嵌入的组件602的横截面图。因此，为了清楚起见，在本文中一起描述图7和图8A至图8K。
在某些实施例中，穿过管芯嵌入的组件602形成的电气互连(无论用于信号传输还是用于EMI屏蔽)由铜形成。因此，方法700可以可选地开始于操作710和图8A，其中在其中形成有贯穿组件通孔603和接触孔632的管芯嵌入的组件602具有形成在其上的粘附层840和/或种晶层842。在图8H中描绘形成在管芯嵌入的组件602上的粘附层840和种晶层842的放大部分视图用于参考。粘附层840可形成在绝缘层619的期望表面(诸如管芯嵌入的组件602的主表面805、807)上，以及形成在每个半导体管芯626上的接触孔632内的主动表面628上和贯穿组件通孔603的内壁上，以有助于促进后续形成的种晶层842和铜互连844的粘附并且阻挡其扩散。因此，在某些实施例中，粘附层840用作粘附层；在其他实施例中，粘附层840用作阻障层。然而，在两种实施例中，粘附层840将在后文被描述为“粘附层”。
在某些实施例中，可选的粘附层840由钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴、或任何其他合适材料或其组合形成。在某些实施例中，粘附层840具有在约10nm与约300nm之间、诸如在约50nm与约150nm之间的厚度。例如，粘附层840具有在约75nm与约125nm之间、诸如约100nm的厚度。粘附层840通过任何合适的沉积工艺形成，所述沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强的CVD(PECVD)、原子层沉积(ALD)等。
可选的种晶层842可形成在粘附层840上或直接形成在绝缘层619上(例如，不形成粘附层840)。种晶层842由导电材料形成，诸如铜、钨、铝、银、金、或任何其他合适材料或其组合。在种晶层842和后续镀覆的互连844由相同的导电材料形成的情况下，种晶层842和互连844可具有不同的粒度。例如，当无电沉积时并且当由铜构成时，种晶层842通常具有在20nm与100nm之间的粒度。电沉积的铜互连844通常具有在100nm-5μm的数量级上的较大粒度。当种晶层842通过溅射(PVD)沉积时，则粒度也小于形成在其上的电镀的铜互连844。在PVD(溅射)的情况下，在种晶层842中的粒度也在20nm至100nm的数量级上。
在某些实施例中，种晶层842具有在约50nm与约500nm之间、诸如在约100nm与约300nm之间的厚度。例如，种晶层842具有在约150nm与约250nm之间、诸如约200nm的厚度。在某些实施例中，种晶层842具有在约0.1μm与约1.5μm之间的厚度。类似于粘附层840，种晶层842通过任何合适的沉积工艺形成，诸如CVD、PVD、PECVD、ALD干式工艺、湿式无电镀覆工艺等。在某些实施例中，钼粘附层840与由铜形成的种晶层842结合形成在管芯嵌入的组件上。Mo-Cu粘附和种晶层组合实现改进的与绝缘层619的表面的粘附性并且减少在操作770处的后续的种晶层蚀刻工艺期间的导电互联线的底切。
在分别对应于图8B和图8C的操作720和730处，旋涂/喷涂或干式抗蚀剂膜850(诸如光刻胶)施加在管芯嵌入的组件602的两个主表面805、807上并且随后图案化。在某些实施例中，抗蚀剂膜850经由选择性暴露于UV辐射来图案化。在某些实施例中，在形成抗蚀剂膜850之前将助粘剂(未图示)施加到管芯嵌入的组件602。助粘剂通过产生抗蚀剂膜850的界面结合层并且通过从管芯嵌入的组件602的表面移除任何水分来改进抗蚀剂膜850对管芯嵌入的组件602的粘附性。在一些实施例中，助粘剂由双(三甲基硅基)胺或六甲基二硅氮烷(HMDS)和丙二醇单甲醚乙酸酯(PGMEA)形成。
在操作740和图8D处，将管芯嵌入的组件602暴露于抗蚀剂膜显影、灰化、以及除垢工艺。在某些实施例中，除垢工艺是用于移除任何残留有机抗蚀剂残留物的氧等离子体处理。如图8D中描绘，显影抗蚀剂膜850导致暴露现在具有形成在其上的粘附层840和种晶层842的贯穿组件通孔603和接触孔632。在某些实施例中，膜显影工艺是湿式工艺，诸如包括将抗蚀剂暴露于溶剂的湿式工艺。在某些实施例中，膜显影工艺是利用含水蚀刻工艺的湿式蚀刻工艺。在其他实施例中，膜显影工艺是利用对期望材料具有选择性的缓冲的蚀刻工艺的湿式蚀刻工艺。任何合适的湿式溶剂或湿式蚀刻剂的组合可用于抗蚀剂膜显影工艺。
在分别对应于图8E和图8F的操作750和760处，互连844形成在管芯嵌入的组件602的暴露表面上，诸如穿过暴露的贯穿组件通孔603和接触孔632，并且此后移除抗蚀剂膜850。互连844通过包括电镀和无电沉积的任何合适方法形成。在某些实施例中，抗蚀剂膜850经由湿式工艺移除。如图8E和图8F中描绘，形成的互连844完全填充贯穿组件通孔603和接触孔632或仅覆盖其内壁并且在移除抗蚀剂膜850之后从管芯嵌入的组件602的表面805、807突起。例如，在其中通孔303和/或贯穿组件通孔603是圆柱形的实施例中，互连844可加衬于贯穿组件通孔603的内圆周壁并且具有中空芯。在某些实施例中，互连844由铜形成。在其他实施例中，互连844可由任何合适的导电材料形成，所述导电材料包括但不限于铝、金、镍、银、钯、锡等。
在一些实施例中，互连844包括横向迹线(例如，线或垫)区域以用于互连844与其他电气触点或器件的电气连接，诸如下文描述的再分布连接844。横向迹线区域可以包括在操作750中形成的导电层的一部分并且将通常跨管芯嵌入的组件602的主表面807或805的一部分延伸。
在操作770处和图8G处，将具有形成在其中的互连844的管芯嵌入的组件602暴露于粘附和/或种晶层蚀刻工艺以移除粘附层840和种晶层842，因此导致形成单层2D晶片大小的封装面板800(后文为“封装面板800”)。在某些实施例中，种晶层蚀刻是包括冲洗和干燥管芯嵌入的组件602的湿式蚀刻工艺。在某些实施例中，种晶层蚀刻工艺是对诸如铜、钨、铝、银、或金之类的期望材料具有选择性的缓冲蚀刻工艺。在其他实施例中，蚀刻工艺是含水蚀刻工艺。任何合适的湿式蚀刻剂或湿式蚀刻剂的组合可用于种晶层蚀刻工艺。
图8I和图8J描绘了根据某些实施例的在封装面板800(例如，并且因此，后续完成的独立封装)内的管芯的额外示例性布置，封装面板800可以利用参考上文图1至图8H描述的方法形成。在图8I和图8J中描绘的封装方案特别有利于存储器管芯堆叠，这是由于它们减少用于堆叠期望数量的存储器管芯的操作量(例如，堆叠八个存储器管芯以形成“字节”现在可通过堆叠四个封装或重构的基板来完成)。
如图所示，封装面板800包括在每个空腔305内的管芯堆叠826中背侧对背侧堆叠的两个半导体管芯626，其中半导体管芯626的背侧通过粘附层848彼此耦接。由此，堆叠的半导体管芯626的主动侧面628面向封装面板800的相对侧面并且具有在与其相对的方向上延伸的互连844。在某些实施例中，如图8I中所示，堆叠的半导体管芯626具有相同类型和/或具有基本上相同的横向尺寸。在某些其他实施例中，在图8J中图示了堆叠的半导体管芯626具有不同类型和/或具有不同横向尺寸。在此类实施例中，虚拟管芯627可在具有较小横向尺寸的半导体管芯626旁边放置以确保管芯堆叠826的每层的基本上类似的总尺寸。用于耦接半导体管芯626的背侧的粘附层848可以是任何合适类型的粘附剂，诸如层压的粘附材料、管芯附接膜、胶等。然而，应当注意，尽管在图8I至图8K中描绘粘附层848，但管芯626、627可在不使用粘附剂的情况下堆叠。例如，管芯626、627可经堆叠使得管芯的背侧或任何其他表面彼此接触。
为了形成图8I和图8J中描绘的布置，半导体管芯626可以在将管芯堆叠826放置在基板302的空腔305内之前彼此附接。在图8K中图示了用于形成管芯堆叠826的示例性工艺流。如所描绘，两个管芯基板802(例如，DRAM基板)的背侧彼此对准并且使用粘附层848结合。在某些实施例中，管芯基板802可在结合之前或之后薄化，这取决于管芯堆叠826的期望厚度。如参考方法500描述，随后将管芯基板802切单为单独的管芯堆叠826，管芯堆叠826可放置在基板302的空腔305内并且包封在绝缘层619内。此后，基本上类似于其中单个半导体管芯626或并排半导体管芯626嵌入基板302的空腔305内的示例，互连和/或再分布层可根据本文描述的操作(例如，方法700和1000)中的任一者形成。
在某些实施例中，如实现将互连844的接触点再路由及//或延伸到封装面板800的表面上的期望位置所需要，封装面板800可进一步具有形成在其上的一个或多个再分布层1058、1060(图10K中图示)。图9示出了根据本公开的实施例的在封装面板800上形成再分布层1058的代表方法900的流程图。图10A至图10K示意性地示出了在图9中描绘的方法900的不同阶段处的封装面板800的横截面图。因此，为了清楚起见，图9和图10A至图10K在本文中一起描述。
方法900基本上类似于上文描述的方法500和700。通常，方法900开始于操作902和图10A，其中将绝缘膜1016放置在其上已经形成有绝缘层619的封装面板800上，并且此后层压。绝缘膜1016可基本上类似于绝缘膜616并且可包括由基于聚合物的介电材料形成的一个或多个可流动层1018和由PET形成的一个或多个保护层1022。
在某些实施例中，可流动层1018包括环氧树脂材料，诸如含有陶瓷填料的环氧树脂材料。在其他实施例中，可流动层1018包括光可定义的(photodefinable)聚酰亚胺材料。光可定义聚酰亚胺的材料性质实现穿过从绝缘膜1016形成的所得互连再分布层而形成较小(例如，较窄)通孔。然而，预期可流动层1018和绝缘材料的任何合适组合用于绝缘膜1016。例如，绝缘膜1016可包括包含非光敏聚酰亚胺材料、聚苯并恶唑(PBO)材料、二氧化硅材料、和/或氮化硅材料的一个或多个可流动层1018。
在某些实施例中，可流动层1018的材料与绝缘膜616的可流动层618不同。在某些实施例中，可流动层1018包括与可流动层618不同的无机介电材料。在一些示例中，可流动层618包括含有陶瓷填料的环氧树脂材料并且可流动层1018包括光可定义的聚酰亚胺材料。在其他示例中，可流动层618可包括含有陶瓷填料的环氧树脂材料并且可流动层1018可包括二氧化硅材料。
绝缘膜1016具有小于约120μm、诸如在约40μm与约100μm之间的总厚度。例如，包括可流动层1018和保护层1022的绝缘膜1016具有在约50μm与约90μm之间的总厚度。在某些实施例中，可流动层1018具有小于约60μm的厚度，诸如在约5μm与约50μm之间的厚度，诸如约20μm的厚度。将绝缘膜1016放置在具有暴露的互连844的封装面板800的表面上，所述互连844耦接到半导体管芯626的主动表面628上的触点630和/或耦接到金属化的贯穿组件通孔603，诸如主表面807。
在放置绝缘膜1016之后，将封装面板800暴露于层压工艺，所述层压工艺基本上类似于参考操作508和516描述的层压工艺。将封装面板800暴露于升高的温度以软化可流动层1018，可流动层1018随后结合到已经形成在封装面板800上的绝缘层619。因此，可流动层1018变得与绝缘层619集成并且形成其延伸部，从而得到覆盖先前暴露的互连844的扩展的绝缘层619。由此，结合的可流动层1018和绝缘层619将在本文中联合描述为绝缘层619。然而，在其他实施例中，可流动层1018的层压和后续固化在绝缘层619上形成第二绝缘层(未图示)。在此类示例中，第二绝缘层由与绝缘层619不同的材料层形成。
在某些实施例中，在操作902处，层压工艺是可在高压釜或其他合适装置中执行的真空层压工艺。在某些实施例中，层压工艺通过使用热压工艺来执行。在某些实施例中，层压工艺在约80℃与约140℃之间的温度下执行并且持续达约1分钟与约30分钟之间的持续时间。在一些实施例中，层压工艺包括施加在约10磅/平方英寸与约100磅/平方英寸之间的压力，同时将在约80℃与约140℃之间的温度施加到基板302和绝缘膜1016持续达约1分钟与约30分钟之间的持续时间。例如，层压工艺在约30磅/平方英寸与约80磅/平方英寸之间的压力和在约100℃与约120℃之间的温度下执行达在约2分钟与约10分钟之间的持续时间。例如，层压工艺在约110℃的温度下执行达约5分钟的持续时间。在进一步的示例中，层压工艺在约30磅/平方英寸与约70磅/平方英寸之间、诸如约50磅/平方英寸的压力下执行。请注意，在操作902处，层压工艺可根据需要在单个封装面板或其批次上执行。
在操作904处和图10B，保护层1022通过机械工艺从封装面板800移除，在所述机械工艺之后将封装面板800暴露于固化工艺以完全固化新扩展的绝缘层619。在某些实施例中，固化工艺基本上类似于参考操作518描述的固化工艺。例如，固化工艺在约140℃与约220℃之间的温度下执行并且持续达约15分钟与约45分钟之间的持续时间，诸如在约160℃与约200℃之间的温度并且持续达约25分钟与约35分钟之间的持续时间。例如，固化工艺在约180℃的温度下执行达约30分钟的持续时间。在进一步的实施例中，在操作904处，固化工艺在环境压力条件下或附近执行。
在操作906处和图10C，封装面板800随后通过激光剥蚀选择性图案化。在操作906处，激光剥蚀穿过新扩展的绝缘层619形成再分布通孔1003并且暴露期望的互连844以用于再分布其表面接触点。在某些实施例中，再分布通孔1003具有在约5μm与约60μm之间的直径，诸如在约10μm与约50μm之间、诸如在约20μm与约45μm之间的直径。在某些实施例中，操作906处的激光剥蚀工艺利用CO2激光器执行。在某些实施例中，在操作906处，激光剥蚀工艺利用UV激光器执行。在某些实施例中，在操作906处，激光剥蚀工艺利用绿色激光器执行。例如，激光源可产生具有在约100kHz与约1000kHz之间的频率的脉冲激光束。在一些示例中，激光源配置为递送在约100nm与约2000nm之间的波长下、在约10E-4ns与约10E-2ns之间的脉冲持续时间、并且具有在约10μJ与约300μJ之间的脉冲能量的脉冲激光束。
在图案化封装面板800之后，在操作906处将封装面板800暴露于除渣工艺，所述除渣工艺基本上类似于操作522的除渣工艺。在除渣工艺期间，移除在形成再分布通孔1003期间通过激光剥蚀形成的任何不想要的残留物和碎屑以清除(例如，清洁)通孔的表面以用于后续金属化。在某些实施例中，除渣工艺是湿式工艺。任何合适的含水蚀刻剂、溶剂、和/或其组合可用于湿式除渣工艺。在一些示例中，KMnO4溶液可用作蚀刻剂。在其他实施例中，除渣工艺是干式除渣工艺。例如，除渣工艺可以是利用O2/CF4混合气体的等离子体除渣工艺。在进一步的实施例中，除渣工艺是湿式和干式工艺的组合。
在操作908处和图10D，可选的粘附层1040和/或种晶层1042形成在绝缘层619上。在某些实施例中，粘附层1040由钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴、或任何其他合适材料或其组合形成。在某些实施例中，粘附层1040具有在约10nm与约300nm之间、诸如在约50nm与约150nm之间的厚度。例如，粘附层1040具有在约75nm与约125nm之间、诸如约100nm的厚度。粘附层1040可通过任何合适的沉积工艺形成，包括但不限于CVD、PVD、PECVD、ALD等。
可选的种晶层1042由导电材料形成，诸如铜、钨、铝、银、金、或任何其他合适材料或其组合。在某些实施例中，种晶层1042具有在约50nm与约500nm之间、诸如在约100nm与约300nm之间的厚度。例如，种晶层1042具有在约150nm与约250nm之间、诸如约200nm的厚度。在某些实施例中，种晶层1042具有在约0.1μm与约1.5μm之间的厚度。类似于粘附层1040，种晶层1042可通过任何合适的沉积工艺形成，诸如CVD、PVD、PECVD、ALD干式工艺、湿式无电镀覆工艺等。在某些实施例中，钼粘附层1040和铜种晶层1042形成在封装面板800上以减少在操作920处的后续的种晶层蚀刻工艺期间的导电互联线的底切。
在分别对应于图10E、图10F和图10G的操作910、912和914处，旋涂/喷涂或干式抗蚀剂膜1050(诸如光刻胶)施加在封装面板800的粘附和/或种晶表面之上并且随后图案化和显影。在某些实施例中，在放置抗蚀剂膜1050之前将助粘剂(未图示)施加到封装面板800。暴露和显影抗蚀剂膜1050导致再分布通孔1003的开口并且暴露绝缘层619、粘附层1040、或铜种晶层1042以用于在其上形成再分布连接1044。因此，图案化抗蚀剂膜1050可通过将抗蚀剂膜1050的部分选择性暴露于UV辐射和通过湿式工艺(诸如湿式蚀刻工艺)进行后续显影抗蚀剂膜1050来执行。在某些实施例中，抗蚀剂膜显影工艺是利用对期望材料具有选择性的缓冲蚀刻工艺的湿式蚀刻工艺。在其他实施例中，抗蚀剂膜显影工艺是利用含水蚀刻工艺的湿式蚀刻工艺。任何合适的湿式抗蚀剂或湿式蚀刻剂的组合可用于抗蚀剂膜显影工艺。
在分别对应于图10H和图10I的操作916和918处，再分布连接1044形成在封装面板800的暴露表面上，诸如穿过暴露的再分布通孔1003，并且此后移除抗蚀剂膜1050。再分布连接1044通过包括电镀和无电沉积的任何合适方法形成。在某些实施例中，抗蚀剂膜1050经由湿式工艺移除。如在图10H和图10I中描绘，再分布连接1044填充再分布通孔1003并且在移除抗蚀剂膜1050之后从封装面板800的表面突起。在某些实施例中，再分布连接1044由铜形成。在其他实施例中，再分布连接1044可由任何合适的导电材料形成，所述导电材料包括但不限于铝、金、镍、银、钯、锡等。
如参考互连844描述，再分布连接1044还可包括横向迹线区域以用于再分布连接1044与其他电气触点或器件的电气连接。横向迹线区域可以包括在操作916中形成的导电层的一部分并且将通常跨封装面板800的主表面的一部分延伸。
在操作920和图10J处，将具有形成在其上的再分布连接1044的封装面板800暴露于基本上类似于操作770的粘附和/或种晶层蚀刻工艺。在某些实施例中，粘附和/或种晶层蚀刻是包括冲洗和干燥封装面板800的湿式蚀刻工艺。在某些实施例中，粘附和/或种晶层蚀刻工艺是利用对种晶层1042的期望材料具有选择性的缓冲蚀刻工艺的湿式蚀刻工艺。在其他实施例中，蚀刻工艺是利用含水蚀刻工艺的湿式蚀刻工艺。任何合适的湿式蚀刻剂或湿式蚀刻剂的组合可用于种晶层蚀刻工艺。
如图10K中图示，在操作920处的种晶层蚀刻工艺之后，封装面板800可根据需要具有在其上形成的额外层。例如，如图10K中描绘，一个或多个额外再分布层1060可形成在封装面板800的与第一再分布层1058相对的侧面或表面(诸如主表面807)上。替代地或附加地，一个或多个再分布层可形成在第一再分布层1058的相同侧面或表面(诸如主表面807)上。在形成期望数量的再分布层和期望的再分布图案之后，封装面板800准备好用于与呈期望的2.5D和3D布置的其他半导体器件或封装面板集成和/或用于在其上形成EMI屏蔽层。
如上文描述，封装面板800可与其他半导体器件和系统垂直堆叠以在其上形成EMI屏蔽层之前形成异质或均质的2.5D和3D堆叠系统或SIP。图11A和图11B示出了根据本公开的实施例的在EMI屏蔽之前集成封装面板800的堆叠3D结构的示例性示意横截面。如图11A至图11B中图示，堆叠结构1100和1102包括以垂直堆叠布置的两个封装面板800。注意到，尽管在图11A至图11B仅图示了两个封装面板，但三个或更多个封装面板可堆叠在一起。另外，在某些实施例中，一个或多个封装面板可与其他器件堆叠，诸如集成电路管芯、电路板、内插器、间隔件等。
在堆叠结构1100中，封装面板800直接彼此接触地堆叠并且因此，每个封装面板800的互连844可直接连接、或经由再分布连接1044间接连接。由此，堆叠结构1100可通过重复上文描述的方法500、700和900的操作以直接在先前形成的封装面板800的表面之上堆积并且层压一个封装面板800来形成。替代地，两个分离的封装面板800可经由晶片到晶片结合(诸如混合结合)来结合在一起，其中面板的平坦化表面在高压和高温条件下抵靠彼此压制。
在堆叠结构1102中，两个封装面板800与设置在其间的一个或多个C2或C4类型的焊料凸块1146垂直堆叠以桥接每个封装面板800的互连844。在某些实施例中，焊料凸块1146由一种或多种金属间化合物形成，诸如锡(Sn)和铅(Pb)、银(Ag)、Cu、或其任何其他合适金属的组合。例如，焊料凸块1246由焊料合金形成，诸如Sn-Pb、Sn-Ag、Sn-Cu、或任何其他合适材料或其组合。利用焊料凸块1146实现堆叠封装面板、管芯、电路板、内插器、间隔件、以及具有相同或不同横向尺寸的其他器件。
如图11B所示，焊料凸块1146在封装面板800的绝缘层619之间产生空间(例如，空隙)。在某些实施例中，这些空间用包封材料1148填充以增强焊料凸块1146的可靠性。在某些实施例中，包封材料1148具有与焊料凸块1146的直径相对应的厚度。包封材料1148可以是任何合适类型的包封物或底部填充。在一个示例中，包封材料1148包括预组装的底部填充材料，诸如无流动底部填充(NUF)材料、不导电膏(NCP)材料、以及不导电膜(NCF)材料。在一个示例中，包封材料1148包括组装后底部填充材料，诸如毛细管底部填充(CUF)材料和经模制底部填充(MUF)材料。在某些实施例中，包封材料1148包括含有低膨胀填料的树脂，诸如填充有(例如，含有)SiO2、AlN、Al2O3、SiC、Si3N4、Sr2Ce2Ti5O16、ZrSiO4、CaSiO3、BeO、CeO2、BN、CaCu3Ti4O12、MgO、TiO2、ZnO等的环氧树脂。
上文参考图1至图11B描述的方法和结构涉及具有高管芯对封装体积比和高I/O密度的薄形状因子封装架构。如先前描述，归因于这些封装结构的增加的密度，以及在电路板上的其他部件或系统附近集成这些封装结构，非预期且不想要的操作中断可归因于由其他器件导致的电磁场干扰而发生。由此，在先前提及的封装结构上形成EMI屏蔽层(即，EMI屏蔽件)可以减少或消除由其他器件导致的EMI并且改进总封装功能性。
图12示出了根据本公开的实施例的形成具有EMI屏蔽件的2D封装1301的代表方法1200的流程图。图13A至图13F示意性地示出了在方法1200的不同阶段处的封装1200的横截面图。因此，为了清楚起见，图12和图13A至图13I在本文中一起描述。
注意到，尽管图12和图13A至图13F参考在单层2D封装上形成EMI屏蔽层来描述，但下文描述的操作也可在堆叠3D器件(诸如在图11A至图11B中描绘的那些)上执行，以形成具有EMI屏蔽件的堆叠3D器件。具有集成的EMI屏蔽件的堆叠3D器件的示例在下文参考图14A至图14B描述。
方法1200通常开始于操作1210和图13A，其中将封装面板800放置在绝缘膜1316上并且此后被层压。例如，在某些实施例中，将封装面板800的主表面805、或其“背侧”放置并且层压到绝缘层1316上，绝缘层1316可选地设置在载具624上用于机械支撑。绝缘层1316可基本上类似于绝缘膜616、1016并且可包括由基于聚合物的介电材料形成的一个或多个可流动层1318和由PET形成的一个或多个保护层1322。例如，在某些实施例中，可流动层1318包括环氧树脂材料，诸如含有陶瓷填料的环氧树脂材料。在其他实施例中，可流动层1318包括光可定义的聚酰亚胺材料。然而，预期可流动层1318和绝缘材料的任何合适组合用于绝缘膜1316。例如，绝缘膜1316可包括包含非光敏聚酰亚胺材料、聚苯并恶唑(PBO)材料、二氧化硅材料、和/或氮化硅材料的一个或多个可流动层1318。在某些实施例中，可流动层1318具有小于约60μm的厚度，诸如在约20μm与约50μm之间的厚度，诸如在约20μm与约30μm之间的厚度。
通常，在操作1210处的层压工艺基本上类似于上文参考操作508、516和902描述的层压工艺，并且经执行以软化可流动层1318并且将可流动层1318结合到封装面板800的绝缘层619。由此，结合的可流动层1318和绝缘层619将在本文中联合描述为在封装面板800的“背侧”上的绝缘层619。然而，在某些实施例中，可流动层1318的层压和后续固化在绝缘层619上形成第二绝缘层(未图示)。在此类示例中，第二绝缘层由与绝缘层619不同的材料层形成。
在某些实施例中，在操作1210处，层压工艺是可在高压釜或其他合适装置中执行的真空层压工艺。在某些实施例中，层压工艺在约80℃与约140℃之间的温度下执行并且持续达约1分钟与约30分钟之间的持续时间。例如，层压工艺在约110℃的温度下执行达约5分钟的持续时间。另外，在某些实施例中，在层压期间将保护膜1360放置在封装面板800之上。例如，保护膜1360可基本上类似于保护膜660，并且由双轴PET或其他合适材料形成。请注意，在操作1210处，层压工艺可根据需要在单个封装面板或其批次上执行。
在操作1220处和图13B，将任何保护膜和/或层(诸如保护膜1360和保护层1322)从封装面板800移除，并且将焊接掩模1366施加到封装面板800的“前侧”或“器件侧”表面并且图案化。例如，将焊接掩模1366施加到封装面板800的主表面807并且此后图案化。通常，焊接掩模1366具有在约10μm与约100μm之间、诸如在约15μm与约90μm之间的厚度。例如，焊接掩模1366具有在约20μm与约80μm之间的厚度。
在某些实施例中，焊接掩模1366是热固性环氧液体，所述热固性环氧液体穿过图案化的织物网丝网印刷到封装面板800的器件侧上的绝缘层619上。在某些实施例中，焊接掩模1366是丝网印刷或喷涂到封装面板800的器件侧上的液体光可成像焊接掩模(LPSM)或液体光可成像油墨(LPI)。随后暴露并且显影液体光可成像焊接掩模1366以形成期望的图案。在其他实施例中，焊接掩模1366是干膜光可成像焊接掩模(DFSM)，所述干膜光可成像焊接掩模被真空层压在封装面板800的器件侧上并且随后暴露和显影。在此类实施例中，在焊接掩模1366中定义图案之后执行热或紫外固化。
在又其他实施例中，焊接掩模1366通过例如激光剥蚀来图案化。在此类实施例中，激光剥蚀图案化工艺可利用CO2激光器、UV激光器、或绿色激光器来执行。例如，激光源可产生具有在约100kHz与约1000kHz之间的频率的脉冲激光束。在一个示例中，激光源配置为递送在约100nm与约2000nm之间的波长下、在约10E-4ns与约10E-2ns之间的脉冲持续时间、并且具有在约10μJ与约300μJ之间的脉冲能量的脉冲激光束。
焊接掩模1366经图案化以在其中形成屏蔽通孔1303a和信号通孔1303b。屏蔽通孔1303a暴露封装面板800的器件侧上的期望的外部互连844a，并且稍后用于将后续形成的保形EMI屏蔽层耦接到接地，从而提供嵌入其间的半导体管芯626的侧面或隔室屏蔽。信号通孔1303b暴露封装面板800的器件侧上的期望的内部互连844b和/或再分布连接1044以用于指定的信号路由。如上文描述，在此类实施例中，在相邻的暴露的互连844a之间用于接地和/或侧面屏蔽的节距可在约10μm与约120μm之间。
在操作1230处和图13C，封装面板800翻转(例如，倒装)并且封装面板800的背侧(例如，主表面805，“非器件侧”)通过例如激光剥蚀图案化以在其中形成屏蔽通孔1303c。类似于屏蔽通孔1303a，屏蔽通孔1303c暴露在封装面板800的背侧(例如，现在面向上)处的期望的接地和/或侧面屏蔽互连844a。在某些实施例中，在操作1230处，图案化工艺可利用与操作1220相同的激光器来执行，诸如CO2激光器、UV激光器、绿色激光器等。
在图案化封装面板800的两个侧面之后，封装面板800从可选载具624转移到固化架，在所述固化架上完全固化封装面板800，封装面板800具有附接到其的先前层压的绝缘层1316和焊接掩模1366。在某些实施例中，固化工艺在约80℃与约200℃之间的温度下执行并且持续达在约10分钟与约80分钟之间的持续时间，诸如在约90℃与约200℃之间的温度并且持续达约20分钟与约70分钟之间的持续时间。例如，固化工艺在约180℃的温度下执行达约30分钟的持续时间、或在约100℃的温度下执行达约60分钟的持续时间。在进一步的实施例中，在操作1230处，固化工艺在环境(例如，大气)压力条件下或附近执行。
在操作1240处和图13D，在封装面板800的多个表面上执行导电材料的无电沉积和/或电镀以分别在封装面板800的非器件侧(例如，现在面向上)和器件侧(例如，现在面向下)上形成导电层1370a和1370b。如图13D所示，镀覆的导电层1370a形成保形的顶部EMI屏蔽层，所述顶部EMI屏蔽层穿过封装面板800的非器件侧上的屏蔽通孔1303c电气耦接到外部互连844a，而导电层1370b穿过器件侧上的屏蔽通孔1303a延伸外部互连844a。围绕管芯626和相关联的信号路由的外部互连844a，与屏蔽通孔1303a、1303c内的导电层1370a、1370b一起，还提供侧面隔室EMI屏蔽并且实现连接保形的顶部EMI屏蔽层(例如，导电层1370a)与公共的电气接地(未图示)。导电层1370b额外沉积在信号通孔1303b内以电气耦接到并且延伸封装面板800的器件侧上的内部互连844b和/或再分布连接1044，因此促进其与其他封装和/或器件的电气连接。
每个EMI屏蔽导电层1370a和1370b由一层或多层合适的导电材料形成，包括但不限于铜、铝、钨、银等。在某些实施例中，导电层1370a或1370b在非器件侧或器件侧上分别具有在约0.5μm与约40μm之间、诸如在约1μm与约30μm之间的厚度。例如，导电层1370a或1370b具有在约2μm与约20μm之间的厚度。
在操作1250处和图13E，在封装面板800上执行镀覆工艺以分别在EMI屏蔽导电层1370a和1370b之上形成EMI屏蔽帽层1372a和1372b，EMI屏蔽帽层1372a和1372b用作腐蚀阻障层以钝化EMI屏蔽导电层并且保护它们不受环境污染影响。通常，每个EMI屏蔽帽层1372a或1372b可包括通过无电镀覆形成的一个或多个金属层。例如，在某些实施例中，每个EMI屏蔽帽层1372a或1372b包括利用通过无电镍浸渍金(ENIG)或无电镍无电钯浸渍金(ENEPIG)形成的金和/或钯的薄层覆盖的无电镍镀层。然而，还预期其他金属材料和镀覆技术，包括软铁磁金属合金和高度导电的纯金属。在某些示例中，每个EMI屏蔽帽层1372a或1372b包括一层或多层铜、铬、锡、铝、镍铬、不锈钢等。
在某些实施例中，每个EMI屏蔽帽层1372a或1372b具有在封装面板800的非器件侧或器件侧上的在约0.2μm与约20μm之间、诸如在约1μm与约10μm之间的厚度。在镀覆EMI屏蔽帽层1372b期间，穿过焊接掩模1366部分延伸的暴露的互连844b和/或再分布连接1044进一步从封装面板800的器件侧(例如，前侧)向外延伸以在后续的制造操作中促进与额外器件进一步耦接，如图13E所示。同时，新延伸的互连844a为EMI屏蔽导电层1370a提供穿过封装面板800的接地路径，并且可直接连接到封装面板800的器件侧上的接地。此外，在图14A至图14B中描述的新延伸的互连844a(作为屏蔽互连1444和屏蔽再分布连接1446)提供了用于嵌入其间的半导体管芯626的EMI侧面屏蔽。由此，管芯626不仅通过设置在管芯上方的EMI屏蔽导电层1370a屏蔽，还通过耦接到EMI屏蔽导电层1370a和帽层1372a的互连844a屏蔽，因此增加在每个管芯626周围的EMI屏蔽效应。
在形成EMI屏蔽帽层1372a和1372b之后，如图13F所示，在操作1260处可将封装面板800切单为一个或多个电气功能的封装或SIP 1330。每个封装或SIP 1300可在此后与以各种2.5D和3D布置和架构的其他半导体器件和封装集成。例如，类似于图11A至图11B中描绘的结构，封装或SIP 1300可与额外封装或SIP和/或其他半导体器件和系统垂直堆叠以形成均质或异质的3D堆叠的系统。
图14A和图14B示出了根据本公开的某些实施例的具有集成的EMI屏蔽导电层1370和帽层1372的堆叠3D结构的示例性示意横截面。如图14A至图14B中图示，基本上分别类似于上文参考图11A至图11B描述的堆叠结构1100和1102，堆叠结构1400和1402包括以垂直堆叠布置的两个异质封装或SIP 1301。在形成EMI屏蔽层1370和1372之前、或此后，堆叠结构1400、1402可从封装面板切单。注意到，尽管在图14A至图14B中仅图示两个封装，但三个或更多个封装可堆叠在一起。另外，在某些实施例中，一个或多个封装可与其他器件堆叠，诸如集成电路管芯、电路板、内插器、间隔件等。此外，封装可以是均质或异质的。
在堆叠结构1400中，两个封装1301直接彼此接触地堆叠并且因此，每个封装1301的互连844和1444可直接连接、或经由再分布连接1044和1446间接连接。因此，堆叠结构1400可利用与参考图11A描述的类似的方法和材料形成。然而，在堆叠结构1402中，两个封装1301与设置在其间的一个或多个C2或C4类型的焊料凸块1146(图示为通过包封材料1148包封)垂直堆叠以桥接每个封装1301的互连844、1444。因此，堆叠结构1402可利用与参考图11B描述的类似的方法和材料形成。
在每个堆叠结构1400或1402中，EMI屏蔽导电层1370和帽层1372电气耦接到屏蔽互连1444和屏蔽再分布连接1446，屏蔽互连1444和屏蔽再分布连接1446在互连844的周边和围绕每个管芯626的再分布连接周围路由(例如，形成)。由此，EMI屏蔽层1370和1372与屏蔽互连1444和屏蔽再分布连接1446结合，在嵌入的管芯626和与其耦接的互连844周围形成法拉第笼状结构，以提供其EMI顶部和侧面屏蔽。此外，屏蔽互连1444和屏蔽再分布连接1446为EMI屏蔽导电层1370和帽层1372提供穿过每个结构1400和1402的整个堆叠的接地路径，这实现在每个结构1400、1402的与EMI屏蔽层1370、1372相对的侧面上的EMI屏蔽层1370、1372的接地。请注意，如参考图12和图13A至图13F描述，尽管EMI屏蔽层1370、1372仅在堆叠结构1400和1402的单个侧面上描绘，但EMI屏蔽层1370、1372可形成在两个侧面(例如，器件侧和非器件侧)上。
上文描述的方法和封装结构提供了优于实现常规EMI屏蔽技术(诸如金属帽、PVD溅射的EMI屏蔽、以及喷涂的EMI屏蔽)的半导体封装方法和架构的多个优点。此类益处包括利用适用于从大范围的不期望的发射频率屏蔽电子器件的多种多样的EMI屏蔽材料的能力。例如，EMI屏蔽层的电解镀覆实现将高度导电的纯金属用于阻挡高频干扰，以及将软铁磁金属用于阻挡低频干扰。电解镀覆还实现对EMI屏蔽层厚度的较大控制，从而提供较大范围的厚度同时促进其增强的均匀性。此外，上文描述的屏蔽方法提供了改进的EMI屏蔽材料的侧壁覆盖，因此通过以可重复的关键尺寸和密度金属来镀覆嵌入封装结构内的过孔而实现侧面EMI屏蔽。
除了封装结构的薄形状因子和高管芯对封装体积比之外，上文提及的特征有利地提供了用于先进的集成半导体器件的封装架构，具有改进的性能和柔性、以及与常规封装和屏蔽技术相比相对较低的制造成本。本文描述的薄且小的形状因子封装结构不仅提供了高I/O密度和改进的带宽与功率的益处，还提供了使针对来自周围器件的不想要且破坏性的发射信号的屏蔽效率最大化的益处。
尽管上述内容涉及本公开的实施例，但可在不脱离本公开的基本范围的情况下设计本公开的其他和进一步实施例，并且本公开范围由所附权利要求确定。

Claims (20)

1.一种半导体封装，包含：
框架，所述框架具有与第二表面相对的第一表面，所述框架进一步包含：
至少一个空腔，其中设置有半导体管芯；
第一多个通孔，所述第一多个通孔设置在所述至少一个空腔周围，所述第一多个通孔中的每一者包含限定第一开口的第一通孔表面，所述第一开口穿过所述框架从所述第一表面延伸到所述第二表面；以及
第二多个通孔，所述第二多个通孔设置在所述第一多个通孔周围，所述第二多个通孔中的每一者包含限定第二开口的第二通孔表面，所述第二开口穿过所述框架从所述第一表面延伸到所述第二表面；
绝缘层，所述绝缘层设置在所述框架的所述第一表面和所述第二表面之上并且在所述第一多个通孔和所述第二多个通孔中的每一者内，所述绝缘层接触所述半导体管芯的每个侧面的至少一部分；
第一多个电气互连，所述第一多个电气互连用于设置在所述第一多个通孔内的信号传输；
第二多个电气互连，所述第二多个电气互连用于设置在所述第二多个通孔内的电磁干扰(EMI)屏蔽；以及
EMI屏蔽层，所述EMI屏蔽层设置在所述框架的所述第一表面或所述第二表面中的至少一者之上并且耦接到所述第二多个电气互连。
2.如权利要求1所述的半导体封装，其中所述EMI屏蔽层包含用金或钯的薄层覆盖的无电镍镀层。
3.如权利要求1所述的半导体封装，其中所述EMI屏蔽层通过所述第二多个电气互连耦接到接地。
4.如权利要求1所述的半导体封装，进一步包含设置在所述绝缘层与所述EMI屏蔽层之间的铜层。
5.如权利要求4所述的半导体封装，其中所述铜层包含无电铜种晶层和电解铜镀层。
6.如权利要求1所述的半导体封装，其中所述第二多个通孔布置在所述至少一个空腔的周边和所述第一多个通孔周围的两个或更多个交错排列的行中。
7.如权利要求6所述的半导体封装，其中所述第二多个通孔中的每一者的直径是在约5μm与约100μm之间。
8.如权利要求7所述的半导体封装，其中在所述第二多个通孔中的每一者之间的节距是在约10μm与约15μm之间或在约100μm与约120μm之间。
9.一种半导体封装，包含：
框架，所述框架具有与第二表面相对的第一表面，所述框架进一步包含：
至少一个空腔，其中设置有半导体管芯；
第一通孔，所述第一通孔包含限定第一开口的第一通孔表面，所述第一开口穿过所述框架从所述第一表面延伸到所述第二表面；以及
第二通孔，所述第二通孔包含限定第二开口的第二通孔表面，所述第二开口穿过所述框架从所述第一表面延伸到所述第二表面；
绝缘层，所述绝缘层设置在所述框架的所述第一表面和所述第二表面之上并且在所述第一通孔和所述第二通孔中的每一者内；
第一电气互连，所述第一电气互连用于设置在所述第一通孔内的信号传输；
第二电气互连，所述第二电气互连用于设置在所述第二通孔内的电磁干扰(EMI)屏蔽；以及
EMI屏蔽层，所述EMI屏蔽层设置在所述框架的所述第一表面或第二表面中的至少一者之上并且耦接到所述第二电气互连。
10.如权利要求9所述的半导体封装，其中所述EMI屏蔽层包含用金或钯的薄层覆盖的无电镍镀层。
11.如权利要求9所述的半导体封装，其中所述EMI屏蔽层通过所述第二电气互连耦接到接地。
12.如权利要求9所述的半导体封装，进一步包含设置在所述绝缘层与所述EMI屏蔽层之间的铜层。
13.如权利要求12所述的半导体封装，其中所述铜层包含无电铜种晶层和电解铜镀层。
14.如权利要求9所述的半导体封装，其中所述第二通孔的直径是在约5μm与约100μm之间。
15.如权利要求9所述的半导体封装，其中所述绝缘层穿过所述第一通孔和所述第二通孔中的每一者和所述至少一个空腔从所述第一表面延伸到所述第二表面。
16.如权利要求9所述的半导体封装，其中所述框架包含硅。
17.一种半导体封装，包含：
框架，所述框架具有与第二表面相对的第一表面，所述框架进一步包含：
至少一个空腔，其中设置有半导体管芯；以及
通孔，所述通孔包含限定开口的通孔表面，所述开口穿过所述框架从所述第一表面延伸到所述第二表面；
绝缘层，所述绝缘层设置在所述框架的所述第一表面和所述第二表面之上并且在所述至少一个空腔和所述通孔中的每一者内；
电气互连，所述电气互连用于设置在所述通孔内并且从所述第一表面延伸到所述第二表面的电磁干扰(EMI)屏蔽，所述电气互连由所述通孔内的所述绝缘层圆周地围绕；以及
EMI屏蔽层，所述EMI屏蔽层设置在所述框架的所述第一表面或第二表面中的至少一者之上并且耦接到所述电气互连。
18.如权利要求17所述的半导体封装，其中所述EMI屏蔽层包含用金或钯的薄层覆盖的无电镍镀层。
19.如权利要求17所述的半导体封装，其中所述EMI屏蔽层通过在所述框架的与所述EMI屏蔽层相对的侧面上的所述电气互连耦接到接地。
20.如权利要求17所述的半导体封装，进一步包含设置在所述绝缘层与所述EMI屏蔽层之间的铜层，所述铜层包含无电铜种晶层和电解铜镀层。
CN202180071875.9A 2020-11-16 2021-10-06 具内置emi屏蔽的封装结构 Pending CN116490971A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/098,597 US11521937B2 (en) 2020-11-16 2020-11-16 Package structures with built-in EMI shielding
US17/098,597 2020-11-16
PCT/US2021/053830 WO2022103527A1 (en) 2020-11-16 2021-10-06 Package structures with built-in emi shielding

Publications (1)

Publication Number Publication Date
CN116490971A true CN116490971A (zh) 2023-07-25

Family

ID=81587933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180071875.9A Pending CN116490971A (zh) 2020-11-16 2021-10-06 具内置emi屏蔽的封装结构

Country Status (5)

Country Link
US (1) US11521937B2 (zh)
KR (1) KR20230104720A (zh)
CN (1) CN116490971A (zh)
TW (1) TW202236580A (zh)
WO (1) WO2022103527A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11715696B2 (en) 2021-04-22 2023-08-01 Micron Technology, Inc. Semiconductor devices with recessed pads for die stack interconnections
US11646269B2 (en) * 2021-04-28 2023-05-09 Micron Technology, Inc. Recessed semiconductor devices, and associated systems and methods
US11728248B2 (en) 2021-07-01 2023-08-15 Deca Technologies Usa, Inc. Fully molded semiconductor structure with through silicon via (TSV) vertical interconnects
US11616003B2 (en) * 2021-07-01 2023-03-28 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with through silicon via (TSV) vertical interconnects
CN117812804A (zh) * 2022-09-26 2024-04-02 鹏鼎控股(深圳)股份有限公司 电路板及其制造方法

Family Cites Families (302)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4073610A (en) 1976-02-05 1978-02-14 Cox Bernard K Apparatus for producing a foldable plastic strip
US4751349A (en) 1986-10-16 1988-06-14 International Business Machines Corporation Zirconium as an adhesion material in a multi-layer metallic structure
JPH0494592A (ja) 1990-08-10 1992-03-26 Cmk Corp プリント配線板におけるスルーホールに対する充填材の充填方法
US5126016A (en) 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers
US5519332A (en) 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5474834A (en) 1992-03-09 1995-12-12 Kyocera Corporation Superconducting circuit sub-assembly having an oxygen shielding barrier layer
JP2819523B2 (ja) 1992-10-09 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 印刷配線板及びその製造方法
US5367143A (en) 1992-12-30 1994-11-22 International Business Machines Corporation Apparatus and method for multi-beam drilling
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US5783870A (en) 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5670262A (en) 1995-05-09 1997-09-23 The Dow Chemical Company Printing wiring board(s) having polyimidebenzoxazole dielectric layer(s) and the manufacture thereof
US5767480A (en) 1995-07-28 1998-06-16 National Semiconductor Corporation Hole generation and lead forming for integrated circuit lead frames using laser machining
US6631558B2 (en) 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
US6211485B1 (en) 1996-06-05 2001-04-03 Larry W. Burgess Blind via laser drilling system
US7062845B2 (en) 1996-06-05 2006-06-20 Laservia Corporation Conveyorized blind microvia laser drilling system
US5841102A (en) 1996-11-08 1998-11-24 W. L. Gore & Associates, Inc. Multiple pulse space processing to enhance via entrance formation at 355 nm
KR100337658B1 (ko) 1997-04-03 2002-05-24 사토 요시하루 회로 기판 및 검출기 그리고 이의 제조 방법
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6388202B1 (en) 1997-10-06 2002-05-14 Motorola, Inc. Multi layer printed circuit board
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
GB9811328D0 (en) 1998-05-27 1998-07-22 Exitech Ltd The use of mid-infrared lasers for drilling microvia holes in printed circuit (wiring) boards and other electrical circuit interconnection packages
MY144503A (en) 1998-09-14 2011-09-30 Ibiden Co Ltd Printed circuit board and method for its production
SE513341C2 (sv) 1998-10-06 2000-08-28 Ericsson Telefon Ab L M Arrangemang med tryckta kretskort samt metod för tillverkning därav
US6039889A (en) 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
US6117704A (en) 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
US6599836B1 (en) 1999-04-09 2003-07-29 Micron Technology, Inc. Planarizing solutions, planarizing machines and methods for mechanical or chemical-mechanical planarization of microelectronic-device substrate assemblies
US6212769B1 (en) 1999-06-29 2001-04-10 International Business Machines Corporation Process for manufacturing a printed wiring board
EP1201108B1 (en) 1999-08-03 2003-10-22 Xsil Technology Limited A circuit singulation system and method
KR101084525B1 (ko) 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN1183811C (zh) 1999-09-30 2005-01-05 西门子公司 层压板的激光钻孔方法和装置
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6927176B2 (en) 2000-06-26 2005-08-09 Applied Materials, Inc. Cleaning method and solution for cleaning a wafer in a single wafer process
US6593240B1 (en) 2000-06-28 2003-07-15 Infineon Technologies, North America Corp Two step chemical mechanical polishing process
US20020048715A1 (en) 2000-08-09 2002-04-25 Bret Walczynski Photoresist adhesive and method
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6459046B1 (en) 2000-08-28 2002-10-01 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method for producing the same
WO2002027786A1 (fr) 2000-09-25 2002-04-04 Ibiden Co., Ltd. Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
JP4108285B2 (ja) 2000-12-15 2008-06-25 イビデン株式会社 多層プリント配線板の製造方法
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6388207B1 (en) 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
JP5004378B2 (ja) 2001-01-10 2012-08-22 イビデン株式会社 多層プリント配線板
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2001244591A (ja) 2001-02-06 2001-09-07 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US6512182B2 (en) 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US7160432B2 (en) 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
JP4643889B2 (ja) 2001-03-22 2011-03-02 エレクトロ サイエンティフィック インダストリーズ インコーポレーテッド レーザ加工システム及び方法
US6465084B1 (en) 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003188340A (ja) 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US6506632B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
US7358157B2 (en) 2002-03-27 2008-04-15 Gsi Group Corporation Method and system for high-speed precise laser trimming, scan lens system for use therein and electrical device produced thereby
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP2003347741A (ja) 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
GB2420912B (en) 2002-12-11 2006-07-26 Dainippon Printing Co Ltd Multilayer wiring board and manufacture method thereof
US7105931B2 (en) 2003-01-07 2006-09-12 Abbas Ismail Attarwala Electronic package and method
US8704359B2 (en) 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
JP2004311788A (ja) 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
JP2004335641A (ja) 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
DE60322190D1 (de) 2003-05-15 2008-08-28 Sanyo Electric Co Halbleiteranordnung und entsprechendes Herstellungsverfahren
US20060283716A1 (en) 2003-07-08 2006-12-21 Hooman Hafezi Method of direct plating of copper on a ruthenium alloy
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
US7271012B2 (en) 2003-07-15 2007-09-18 Control Systemation, Inc. Failure analysis methods and systems
EP1517166B1 (en) 2003-09-15 2015-10-21 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP4081052B2 (ja) 2003-12-05 2008-04-23 三井金属鉱業株式会社 プリント配線基板の製造法
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US7309515B2 (en) 2004-02-04 2007-12-18 Industrial Technology Research Institute Method for fabricating an imprint mold structure
TWI256095B (en) 2004-03-11 2006-06-01 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer and process for fabricating the same
US20060000814A1 (en) 2004-06-30 2006-01-05 Bo Gu Laser-based method and system for processing targeted surface material and article produced thereby
US8571541B2 (en) 2004-07-15 2013-10-29 Avaya Inc. Proximity-based authorization
DE102004038852B4 (de) 2004-08-10 2006-06-29 Webasto Ag Spritzgießmaschine
KR100858309B1 (ko) 2004-09-01 2008-09-11 스미토모 긴조쿠 고잔 가부시키가이샤 2층 플렉시블 기판 및 그 제조 방법
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US20060073234A1 (en) 2004-10-06 2006-04-06 Williams Michael E Concrete stamp and method of manufacture
JP4564342B2 (ja) 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
TWI301660B (en) 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
TWI245388B (en) 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI260056B (en) 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP2006216713A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP2006216712A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
TWI283553B (en) 2005-04-21 2007-07-01 Ind Tech Res Inst Thermal enhanced low profile package structure and method for fabricating the same
US7919844B2 (en) 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
KR100714196B1 (ko) 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
US20070042563A1 (en) 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US20070077865A1 (en) 2005-10-04 2007-04-05 Cabot Microelectronics Corporation Method for controlling polysilicon removal
KR100772639B1 (ko) 2005-10-18 2007-11-02 한국기계연구원 다이아몬드상 카본 박막을 이용한 미세 임프린트리소그래피용 스탬프 및 그 제조방법
CN100463128C (zh) 2005-11-25 2009-02-18 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制作方法
CN100524717C (zh) 2005-11-25 2009-08-05 全懋精密科技股份有限公司 芯片内埋的模块化结构
KR100688701B1 (ko) 2005-12-14 2007-03-02 삼성전기주식회사 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법
US7808799B2 (en) 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
KR101037229B1 (ko) 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
US20080113283A1 (en) 2006-04-28 2008-05-15 Polyset Company, Inc. Siloxane epoxy polymers for redistribution layer applications
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100731112B1 (ko) 2006-07-24 2007-06-22 동부일렉트로닉스 주식회사 포토 레지스트를 제거하기 위한 ｃｍｐ 슬러리
JP5252792B2 (ja) 2006-08-25 2013-07-31 日本ミクロコーティング株式会社 酸化物超伝導体用テープ基材の研磨方法並びに酸化物超伝導体及び酸化物超伝導体用基材
KR20080037296A (ko) 2006-10-25 2008-04-30 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
US7427562B2 (en) 2006-11-08 2008-09-23 Motorla, Inc. Method for fabricating closed vias in a printed circuit board
US20080136002A1 (en) 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7915737B2 (en) 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
TWI330401B (en) 2006-12-25 2010-09-11 Unimicron Technology Corp Circuit board structure having embedded semiconductor component and fabrication method thereof
KR101030769B1 (ko) 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
CN100561696C (zh) 2007-03-01 2009-11-18 全懋精密科技股份有限公司 嵌埋半导体芯片的结构及其制法
US7757196B2 (en) 2007-04-04 2010-07-13 Cisco Technology, Inc. Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards
JP2008277339A (ja) 2007-04-25 2008-11-13 Tdk Corp 電子部品およびその製造方法
US8710402B2 (en) 2007-06-01 2014-04-29 Electro Scientific Industries, Inc. Method of and apparatus for laser drilling holes with improved taper
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
US8314343B2 (en) 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
EP2201600B1 (en) 2007-10-15 2019-01-02 IMEC vzw Method for producing through-substrate vias
US8476769B2 (en) 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
JP5280079B2 (ja) 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
KR20090116168A (ko) 2008-05-06 2009-11-11 삼성전자주식회사 금속 배선 기판, 박막 트랜지스터 기판, 및 금속 배선의형성 방법
US7842542B2 (en) 2008-07-14 2010-11-30 Stats Chippac, Ltd. Embedded semiconductor die package and method of making the same using metal frame carrier
TWI573201B (zh) 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
MX2011000753A (es) 2008-07-22 2011-03-29 Saint Gobain Abrasives Inc Productos abrasivos recubiertos que contienen agregados.
US20100062287A1 (en) 2008-09-10 2010-03-11 Seagate Technology Llc Method of polishing amorphous/crystalline glass to achieve a low rq & wq
US8633420B2 (en) 2008-10-10 2014-01-21 Ipg Microsystems Llc Laser machining systems and methods with debris extraction
JP5246103B2 (ja) 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
US7982305B1 (en) 2008-10-20 2011-07-19 Maxim Integrated Products, Inc. Integrated circuit package including a three-dimensional fan-out / fan-in signal routing
JP5111342B2 (ja) 2008-12-01 2013-01-09 日本特殊陶業株式会社 配線基板
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8592992B2 (en) 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
KR20100067966A (ko) 2008-12-12 2010-06-22 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
WO2010067042A1 (en) 2008-12-13 2010-06-17 M-Solv Limited Method and apparatus for laser machining relatively narrow and relatively wide structures
US7932608B2 (en) 2009-02-24 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via formed with a post passivation interconnect structure
KR101065744B1 (ko) 2009-02-27 2011-09-19 주식회사 티지솔라 요철구조가 형성된 기판을 이용한 태양전지의 제조방법
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US7955942B2 (en) 2009-05-18 2011-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming a 3D inductor from prefabricated pillar frame
CN101898405A (zh) 2009-05-27 2010-12-01 鸿富锦精密工业（深圳）有限公司 模具流道组合
TWI594828B (zh) 2009-05-28 2017-08-11 伊雷克托科學工業股份有限公司 應用於雷射處理工件中的特徵的聲光偏轉器及相關雷射處理方法
US20100307798A1 (en) 2009-06-03 2010-12-09 Izadian Jamal S Unified scalable high speed interconnects technologies
KR101708256B1 (ko) 2009-07-29 2017-02-20 닛산 가가쿠 고교 가부시키 가이샤 나노 임프린트용 레지스트 하층막 형성 조성물
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
TWI418272B (zh) 2009-08-25 2013-12-01 Samsung Electro Mech 處理核心基板之空腔的方法
TW201110285A (en) 2009-09-08 2011-03-16 Unimicron Technology Corp Package structure having embedded semiconductor element and method of forming the same
CN102473622B (zh) 2009-10-22 2013-10-16 日立化成株式会社 研磨剂、浓缩一液式研磨剂、二液式研磨剂以及基板研磨方法
US8772087B2 (en) 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
CN102230991B (zh) 2009-10-23 2013-01-09 鸿富锦精密工业（深圳）有限公司 光纤耦合连接器
JP5700241B2 (ja) 2009-11-09 2015-04-15 日立化成株式会社 多層配線基板及びその製造方法
JP2013511130A (ja) 2009-11-11 2013-03-28 アンプリウス、インコーポレイテッド 電極製造用の中間層
EP2339627A1 (en) 2009-12-24 2011-06-29 Imec Window interposed die packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
KR101825149B1 (ko) 2010-03-03 2018-02-02 조지아 테크 리서치 코포레이션 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
JP5871904B2 (ja) 2010-04-12 2016-03-01 イコニクス コーポレーションＩｋｏｎｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ アブレシブエッチングおよびカッティングのためのフォトレジスト膜および方法
US8970006B2 (en) 2010-06-15 2015-03-03 Stmicroelectronics S.R.L. Vertical conductive connections in semiconductor substrates
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
PT2601822T (pt) 2010-08-02 2019-10-28 Atotech Deutschland Gmbh Método para formar depósitos de solda e estruturas protuberantes não fundentes sobre substratos
US9049808B2 (en) 2010-08-21 2015-06-02 Ibiden Co., Ltd. Printed wiring board and a method of manufacturing a printed wiring board
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US8617990B2 (en) 2010-12-20 2013-12-31 Intel Corporation Reduced PTH pad for enabling core routing and substrate layer count reduction
US8329575B2 (en) 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
JP5693977B2 (ja) 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
WO2012122388A2 (en) 2011-03-08 2012-09-13 Georgia Tech Research Corporation Chip-last embedded interconnect structures and methods of making the same
JP2012195514A (ja) 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
WO2012142592A1 (en) 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
WO2013008415A1 (ja) 2011-07-08 2013-01-17 パナソニック株式会社 配線基板および立体配線基板の製造方法
JP2013074178A (ja) 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9224674B2 (en) 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US8772058B2 (en) 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
KR20140140053A (ko) 2012-02-26 2014-12-08 솔렉셀, 인크. 레이저 분할 및 디바이스 층 전사를 위한 시스템 및 방법
US8698293B2 (en) 2012-05-25 2014-04-15 Infineon Technologies Ag Multi-chip package and method of manufacturing thereof
JP5981232B2 (ja) 2012-06-06 2016-08-31 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP6029342B2 (ja) 2012-06-15 2016-11-24 新光電気工業株式会社 配線基板及びその製造方法
DE102012210472A1 (de) 2012-06-21 2013-12-24 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
CN103635017B (zh) 2012-08-24 2016-12-28 碁鼎科技秦皇岛有限公司 电路板及其制作方法
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
CN104813448A (zh) 2012-09-28 2015-07-29 圣戈本陶瓷及塑料股份有限公司 改进的微研磨工艺
CN102890591B (zh) 2012-09-28 2016-03-09 北京京东方光电科技有限公司 一种触摸屏、触控显示装置及触摸屏的制造方法
US20140103499A1 (en) 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
KR101301507B1 (ko) 2012-11-26 2013-09-04 (주)씨엠코리아 반도체 제조장치용 히터 제조방법 및 그에 따라 제조된 히터
KR102072846B1 (ko) 2012-12-18 2020-02-03 에스케이하이닉스 주식회사 임베디드 패키지 및 제조 방법
KR20140083657A (ko) 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
KR101441632B1 (ko) 2012-12-28 2014-09-23 (재)한국나노기술원 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
WO2014106925A1 (ja) 2013-01-07 2014-07-10 株式会社アライドマテリアル セラミック配線基板、半導体装置、およびセラミック配線基板の製造方法
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9704809B2 (en) 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
KR101494413B1 (ko) 2013-05-29 2015-02-17 주식회사 네패스 지지프레임 및 이를 이용한 반도체패키지 제조방법
US20140353019A1 (en) 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
JP6214930B2 (ja) 2013-05-31 2017-10-18 スナップトラック・インコーポレーテッド 多層配線基板
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US8980691B2 (en) 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
DE112013007038B4 (de) 2013-06-29 2024-08-29 Tahoe Research, Ltd. Zwischenverbindungsstruktur umfassend Metall-Rückseiten-Umverteilungsleitungen mit sehr kleinem Teilungsabstand kombiniert mit Durchkontaktierungen
US8952544B2 (en) 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10446335B2 (en) 2013-08-08 2019-10-15 Zhuhai Access Semiconductor Co., Ltd. Polymer frame for a chip, such that the frame comprises at least one via in series with a capacitor
US9209151B2 (en) 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
US9530752B2 (en) 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
KR20150056483A (ko) 2013-11-14 2015-05-26 주식회사 아모그린텍 연성인쇄회로기판과 그 제조 방법
US9159678B2 (en) 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10014292B2 (en) 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9355881B2 (en) 2014-02-18 2016-05-31 Infineon Technologies Ag Semiconductor device including a dielectric material
WO2015126438A1 (en) 2014-02-20 2015-08-27 Applied Materials, Inc. Laser ablation platform for solar cells
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
CN105981159B (zh) 2014-03-12 2020-10-16 英特尔公司 具有设置在封装体内的无源微电子器件的微电子封装件
US9499397B2 (en) 2014-03-31 2016-11-22 Freescale Semiconductor, Inc. Microelectronic packages having axially-partitioned hermetic cavities and methods for the fabrication thereof
US9326373B2 (en) 2014-04-09 2016-04-26 Finisar Corporation Aluminum nitride substrate
US10074631B2 (en) 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9589786B2 (en) 2014-04-28 2017-03-07 National Center For Advanced Packaging Co., Ltd Method for polishing a polymer surface
CN106463466B (zh) 2014-05-06 2019-11-08 英特尔公司 具有集成天线的多层封装件
US10256180B2 (en) 2014-06-24 2019-04-09 Ibis Innotech Inc. Package structure and manufacturing method of package structure
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
JP6394136B2 (ja) 2014-07-14 2018-09-26 凸版印刷株式会社 パッケージ基板およびその製造方法
CN105336670B (zh) 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6324876B2 (ja) 2014-07-16 2018-05-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR20160013706A (ko) 2014-07-28 2016-02-05 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
CN105436718A (zh) 2014-08-26 2016-03-30 安捷利电子科技（苏州）有限公司 一种uv激光钻孔制备具有可控锥度盲孔的方法
KR101830043B1 (ko) 2014-09-18 2018-02-19 인텔 코포레이션 E-wlb 및 e-plb에 wlcsp 부품을 매립하는 방법
KR102268386B1 (ko) 2014-09-30 2021-06-23 삼성전기주식회사 회로기판
KR20160048277A (ko) 2014-10-23 2016-05-04 에스케이하이닉스 주식회사 칩 내장 패키지 및 그 제조방법
US9554469B2 (en) 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
US9318376B1 (en) 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component
US10269722B2 (en) 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
BR112015029099A2 (pt) 2014-12-19 2017-07-25 Intel Ip Corp embalagem de dispositivo semicondutor em pilha, método de produção da mesma e dispositivo de computação
US9754849B2 (en) 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
US20160329299A1 (en) 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9978720B2 (en) 2015-07-06 2018-05-22 Infineon Technologies Ag Insulated die
US20190189561A1 (en) 2015-07-15 2019-06-20 Chip Solutions, LLC Semiconductor device and method with multiple redistribution layer and fine line capability
US10636753B2 (en) 2015-07-29 2020-04-28 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package
CN105023900A (zh) 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9601461B2 (en) 2015-08-12 2017-03-21 Semtech Corporation Semiconductor device and method of forming inverted pyramid cavity semiconductor package
JP6542616B2 (ja) 2015-08-27 2019-07-10 古河電気工業株式会社 部品内蔵配線基板の製造方法、部品内蔵配線基板および電子部品固定用テープ
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9761571B2 (en) 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
WO2017052633A1 (en) 2015-09-25 2017-03-30 Vivek Raghunathan Thin electronic package elements using laser spallation
US9837352B2 (en) 2015-10-07 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
WO2017074390A1 (en) 2015-10-29 2017-05-04 Intel Corporation Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
TW201717343A (zh) 2015-11-04 2017-05-16 華亞科技股份有限公司 封裝上封裝構件及其製作方法
US10570257B2 (en) 2015-11-16 2020-02-25 Applied Materials, Inc. Copolymerized high temperature bonding component
JP6626697B2 (ja) 2015-11-24 2019-12-25 京セラ株式会社 配線基板およびその製造方法
US9660037B1 (en) 2015-12-15 2017-05-23 Infineon Technologies Austria Ag Semiconductor wafer and method
US10950550B2 (en) 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
DE112016006809B4 (de) 2016-04-28 2024-08-29 Intel Corporation Integrierte schaltungsstrukturen mit erweiterten leitungswegen und verfahren zur herstellung einer integrierten-schaltungs-anordnung
US9859258B2 (en) 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
WO2017200705A1 (en) 2016-05-20 2017-11-23 ARES Materials, Inc. Polymer substrate for flexible electronics microfabrication and methods of use
US10043740B2 (en) 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
DE112016007062B4 (de) 2016-07-14 2022-01-05 Intel Corporation Halbleitergehäuse mit eingebettetem optischem Die, sowie Verfahren und elekronisches Bauelement
US9748167B1 (en) 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
US10269771B2 (en) 2016-08-31 2019-04-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US9887167B1 (en) 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
KR102012443B1 (ko) 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
JP2018073890A (ja) 2016-10-25 2018-05-10 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
CN106531647B (zh) 2016-12-29 2019-08-09 华进半导体封装先导技术研发中心有限公司 一种扇出型芯片的封装结构及其封装方法
KR102596788B1 (ko) 2016-12-30 2023-10-31 인텔 코포레이션 팬 아웃 스케일링을 위한 필러 및 비아 접속부를 구비한 고밀도 상호접속 층을 가진 패키지 기판
KR102561987B1 (ko) 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
KR102019353B1 (ko) 2017-04-07 2019-09-09 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
JP6827663B2 (ja) 2017-04-24 2021-02-10 株式会社荏原製作所 基板の研磨装置
TWI645519B (zh) 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
US10304765B2 (en) 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10163803B1 (en) 2017-06-20 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages and methods of forming the same
US10211072B2 (en) 2017-06-23 2019-02-19 Applied Materials, Inc. Method of reconstituted substrate formation for advanced packaging applications
JP6885800B2 (ja) 2017-06-26 2021-06-16 京セラ株式会社 配線基板およびその製造方法
KR102629592B1 (ko) 2017-07-24 2024-01-26 코닝 인코포레이티드 정밀 구조화된 유리 물품, 집적회로 패키지, 광학 장치, 미세유체 장치, 및 그 제조 방법
US10410971B2 (en) 2017-08-29 2019-09-10 Qualcomm Incorporated Thermal and electromagnetic interference shielding for die embedded in package substrate
US10515912B2 (en) 2017-09-24 2019-12-24 Intel Corporation Integrated circuit packages
US10269773B1 (en) 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
WO2019066988A1 (en) 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR101892869B1 (ko) 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101963292B1 (ko) 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10515827B2 (en) 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package with recessed interposer substrate
US10134687B1 (en) * 2017-12-14 2018-11-20 Amkor Technology, Inc. Semiconductor device and method of manufacturing a semiconductor device
US10468339B2 (en) 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
US10388631B1 (en) 2018-01-29 2019-08-20 Globalfoundries Inc. 3D IC package with RDL interposer and related method
TWI791769B (zh) 2018-02-27 2023-02-11 日商迪愛生股份有限公司 電子零件封裝及其製造方法
WO2019177742A1 (en) 2018-03-15 2019-09-19 Applied Materials, Inc. Planarization for semiconductor device package fabrication processes
US10948818B2 (en) 2018-03-19 2021-03-16 Applied Materials, Inc. Methods and apparatus for creating a large area imprint without a seam
US11178772B2 (en) 2018-03-29 2021-11-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier connected with a separate tilted component carrier for short electric connection
US11063007B2 (en) 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10955606B2 (en) 2018-05-30 2021-03-23 Applied Materials, Inc. Method of imprinting tilt angle light gratings
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
US10705268B2 (en) 2018-06-29 2020-07-07 Applied Materials, Inc. Gap fill of imprinted structure with spin coated high refractive index material for optical components
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati

Also Published As

Publication number Publication date
US11521937B2 (en) 2022-12-06
KR20230104720A (ko) 2023-07-10
US20220157740A1 (en) 2022-05-19
WO2022103527A1 (en) 2022-05-19
TW202236580A (zh) 2022-09-16

Similar Documents

Publication Publication Date Title
TWI838146B (zh) 用於異質封裝整合的重構基板結構與製造方法
US11521937B2 (en) Package structures with built-in EMI shielding
CN114787989A (zh) 封装核心组件及制造方法
CN110718473B (zh) 封装结构的形成方法
CN118251764A (zh) 半导体元件封装
US11854886B2 (en) Methods of TSV formation for advanced packaging
TWI855065B (zh) 封裝結構及製作方法
US20230070053A1 (en) Stiffener frame for semiconductor device packages
CN117413353A (zh) 半导体器件封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination