TWI838146B - 用於異質封裝整合的重構基板結構與製造方法 - Google Patents

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源輝 徐
朴起伯
佐吉歐 瑟立爾
迪亞哥 托尼尼
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曹圭一
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Abstract

本揭示涉及薄的外形因數的重構基板及其形成方法。本文所述的重構基板可用於製造同質或異質的高密度3D整合元件。在一個實施例中，藉由直接雷射圖案化將矽基板結構化成包括一個或多個腔和一個或多個通孔。可將相同或不同類型的一個或多個半導體晶粒放置在腔內，然後在其上形成絕緣層之後將其嵌入基板中。在通孔中形成一個或多個導電互連，並且該導電互連可具有重新分配到重構基板的期望表面的接觸點。然後，可將重構基板整合到堆疊式3D元件中。

Description

用於異質封裝整合的重構基板結構與製造方法
本揭示的實施例大致上涉及半導體元件製造領域，並且更具體地，涉及封裝半導體元件的結構和方法。
對小型化半導體元件的不斷增長的需求導致了電路密度的連續提高和元件尺寸的減小。由於這些元件的連續縮放，積體電路已經發展成為複雜的3D元件，該等元件在單一晶片上可包括數百萬個電晶體、電容器及電阻器。3D整合允許了元件佔用空間的顯著減少，並且致能在該元件的子部件之間更短、更快的連接，從而改善了處理能力和其速度。這些能力使3D整合成為半導體元件工業緊跟莫耳定律的期望技術。
當前，3D元件技術前景包括3D整合處理的數種通用類型，其在將元件劃分為不同部分的程度上有所不同。這種3D整合處理包括堆疊式整合電路（「SIC」）技術、系統級封裝（「SiP」）技術及片上系統（「 SOC」）技術。SIC元件是藉由將個別的半導體晶粒彼此堆疊而形成的。當前，這種SIC元件是藉由晶片到中介層堆疊或晶粒到晶圓堆疊方法來實現的。另一方面，SiP元件是藉由封裝彼此堆疊或藉由將多個半導體晶粒或元件整合在單一封裝中而形成的。製造SiP元件的當前方法包括封裝對封裝的回流和扇出晶圓級封裝。最後，SOC藉由異質堆疊電路的幾個不同功能分區，來實現更高的密度。通常，這些功能電路分區是透過晶圓對晶圓的鍵合技術而堆疊的。
儘管3D元件技術有前途，但當前的3D整合方法仍面臨許多挑戰。與當前的3D整合技術（尤其是SiP製造處理）相關的主要缺點之一是次佳的熱管理。由於在習知封裝製造處理期間使用的模塑料材料的熱性能，在模塑料與任何整合的半導體元件部件（例如，半導體晶粒）之間可能發生熱膨脹係數（「CTE」）不匹配。CTE不匹配的存在可能導致元件部件的不期望重新定位和晶圓及/或甚至整個整合封裝的翹曲，從而在任何後續形成的重新分配層中引起元件接觸和通孔互連之間的不對準。
因此，在本領域中需要形成用於封裝方案的重構基板的改善方法。
本揭示大致上涉及元件封裝處理，並且特別地涉及形成用於先進3D封裝應用的重構基板的方法。
在一個實施例中，一種形成3D整合半導體元件的方法包括以下步驟：將第一半導體晶粒定位在第一基板中形成的至少一個腔內；將第一可流動材料設置在第一基板的第一表面和第二表面上方，第一可流動材料填充在半導體晶粒的表面與第一基板中的至少一個腔的表面之間形成的空隙，將第一可流動材料進一步設置在穿過第一基板形成的至少一個通孔的表面上；在穿過第一基板的至少一個通孔中形成第一導電層，將第一可流動材料設置在第一導電層與穿過第一基板的至少一個通孔的表面之間；將第二可流動材料設置在第一可流動材料的表面上方，第二可流動材料與第一可流動材料整合；將第二基板定位在第二可流動材料上，第二基板具有至少一個腔和在其中形成的至少一個通孔；將第二半導體晶粒定位在第二基板中形成的至少一個腔內；將第三可流動材料設置在第二基板的暴露表面上方，第三可流動材料填充在第二半導體晶粒的表面與第二基板中的至少一個腔的表面之間形成的空隙，第三可流動材料與第二可流動材料整合；及在穿過第二基板的至少一個通孔中形成第二導電層，將第三可流動材料設置在導電層與穿過第二基板的至少一個通孔的表面之間。
本揭示涉及薄的外形因數的重構基板及其形成方法。本文所述的重構基板可用於製造同質或異質的高密度3D整合元件。在一個實施例中，藉由雷射燒蝕將矽基板結構化成包括一個或多個腔和一個或多個通孔。可將相同或不同類型的一個或多個半導體晶粒放置在腔內，然後在其上形成絕緣層之後將其嵌入基板中。在通孔中形成一個或多個導電互連，並且該導電互連可具有重新分配到重構基板的期望表面的接觸點。然後，可將重構基板整合到堆疊式3D元件中，諸如3D DRAM堆疊中。
圖1示出了形成重構基板及/或隨後的封裝的代表性方法100的流程圖，該重構基板及/或隨後的封裝可以是同質的或異質的。方法100具有多個操作110、120、130及140a-140c。參考圖2-圖14D更詳細地描述每個操作。方法可包括一個或多個附加操作，該等附加操作是在任何定義的操作之前、兩個定義的操作之間或在所有定義的操作之後被執行（除非上下文排除了可能性）。
通常，方法100包括在操作110，結構化要用作框架的基板，這將參考圖2、圖3A-圖3E及圖4A-圖4B進行更詳細地描述。在操作120，形成具有一個或多個嵌入式晶粒和絕緣層的中間晶粒組件，這將參考圖5和圖6A-圖6K及圖7和圖8A-圖8G進行更詳細地描述。在操作130，在中間晶粒組件中及/或穿過中間晶粒組件形成一個或多個互連，以形成功能性重構基板，這將參考圖9和圖10A-圖10K進行更詳細地描述。在操作140，重構基板然後可具有在其上形成的一個或多個重新分配層（140a）、被單切成個別的封裝或系統級封裝（「SiP」）（140b）及/或用於形成堆疊式3D結構（140c）。參考圖11和圖12A-圖12N來描述重新分配層的形成。參考圖13和圖14A-圖20F來描述堆疊。
圖2示出了用於結構化要用作重構基板框架的基板的代表性方法200的流程圖。圖3A-圖3E示意性地示出了在圖2中表示的基板結構化處理200的不同階段的基板302的截面圖。因此，為清楚起見，本文一起描述圖2和圖3A-圖3E。
方法200開始於操作210與對應的圖3A，其中基板302暴露於第一缺陷去除處理。基板302由任何合適的基板材料形成，包括但不限於III-V族化合物半導體材料、矽（例如，具有在約1與約10Ohm-com之間的電阻率或約100W/mK的電導率）、結晶矽（例如，Si＜100＞或Si＜111＞）、氧化矽、矽鍺、摻雜或未摻雜的矽、未摻雜的高電阻率的矽（例如，具有較低溶解氧含量且在約5000與約10000Ohm-cm之間的電阻率的浮區矽）、摻雜或未摻雜的多晶矽、氮化矽、碳化矽（例如，具有約500W/mK的電導率）、石英、玻璃（例如，硼矽酸鹽玻璃）、藍寶石、氧化鋁及/或陶瓷材料。在一個實施例中，基板302是單晶p型或n型矽基板。在一個實施例中，基板302是多晶p型或n型矽基板。在另一實施例中，基板302是p型或n型矽太陽能基板。基板302可進一步具有多邊形或圓形形狀。例如，基板302可包括基本上正方形的矽基板，其橫向尺寸在約120mm與約180mm之間，諸如在約150mm或在約156mm與約166mm之間，具有或不具有倒角邊緣。在另一實例中，基板302可包括圓形的含矽晶圓，其直徑在約20mm與約700mm之間，諸如在約100mm與約500mm之間，例如約200mm或約300mm。
除非另有說明，否則本文所述的實施例和實例是在具有在約50μm與約1500μm之間（諸如在約90μm與約780μm之間）的厚度的基板上進行。例如，基板302的厚度在約100μm與約300μm之間，諸如厚度在約110μm與約200μm之間。在另一實例中，基板302的厚度在約60μm與約160μm之間，諸如厚度在約80μm與約120μm之間。
在操作210之前，可藉由線鋸、劃片和折斷、機械研磨鋸或雷射切割，將基板302切片並與塊狀材料分開。切片通常會導致基板表面中的機械缺陷或變形，例如刮擦、微破裂、碎裂及其他機械缺陷。因此，在操作210，將基板302暴露於第一缺陷去除處理，以使其表面平滑和平坦化並且去除任何機械缺陷，以準備用於隨後的結構化和封裝操作。在一些實施例中，可藉由調整第一缺陷去除處理的處理參數，來進一步使基板302變薄。例如，基板302的厚度可隨著對第一缺陷去除處理的增加暴露（例如，附加暴露）而減小。
在一些實施例中，在操作210的第一缺陷去除處理包括將基板302暴露於基板拋光處理及/或蝕刻處理，隨後進行沖洗和乾燥處理。例如，可在操作210將基板302暴露於化學機械拋光（CMP）處理。在一些實施例中，蝕刻處理是濕式蝕刻處理，包括選擇性去除期望材料（例如，污染物和其他不期望化合物）的緩衝蝕刻處理。在其他實施例中，蝕刻處理是利用各向同性水性蝕刻處理的濕式蝕刻處理。任何合適的濕式蝕刻劑或濕式蝕刻劑之組合可用於濕式蝕刻處理。在一個實施例中，將基板302浸入水性氟化氫蝕刻溶液中以進行蝕刻。在另一實施例中，將基板302浸入水性氫氧化鉀蝕刻溶液中以進行蝕刻。在蝕刻處理期間，可將蝕刻溶液加熱至溫度在約30℃與約100℃之間，諸如約40℃與約90℃之間，以加速蝕刻處理。例如，在蝕刻處理期間，將蝕刻溶液加熱至溫度在約70℃。在其他實施例中，在操作210的蝕刻處理是乾式蝕刻處理。乾式蝕刻處理的實例包括基於電漿的乾式蝕刻處理。
可藉由控制基板302暴露於拋光處理及/或在蝕刻處理期間使用的蝕刻劑（例如，蝕刻溶液）的時間，來調節基板302的厚度。例如，可利用對拋光處理及/或蝕刻劑的增加暴露，來減小基板302的最終厚度。替代地，利用對拋光處理及/或蝕刻劑的減少暴露，基板302可具有較大的最終厚度。
在操作220和230，現在已平坦化且基本上無缺陷的基板302具有一個或多個特徵，諸如在其中進行圖案化和平滑化的通孔303和腔305（為清楚起見，在圖3B中的基板302的下橫截面中描繪了兩個腔305和八個通孔303）。通孔303用於形成穿過基板302的直接接觸電性互連，並且腔305用於在其中接收和包圍（即，嵌入）一個或多個半導體晶粒或元件。
在基板302具有相對小的厚度（諸如小於200μm的厚度）的實施例中，可在圖案化之前，將基板302耦合到承載板（未示出）。例如，在基板302的厚度小於約100μm（諸如約50μm的厚度）的情況下，在操作220和230的基板結構化處理期間，將基板302放在承載板上以進行機械支撐和穩定化，從而防止基板302破裂。承載板由任何合適的化學和熱穩定的剛性材料形成，包括但不限於玻璃、陶瓷、金屬等，並且其厚度在約1mm與約10mm之間。在一些實施例中，承載板具有帶紋理的表面，以在結構化期間將基板302保持在適當的位置。在其他實施例中，承載板具有拋光或平滑的表面。
基板302可經由諸如蠟、膠或任何合適的臨時鍵合材料的黏合劑耦合到承載板，該黏合劑可藉由機械輥壓、按壓、層壓、旋塗或刮刀塗覆而施加至承載板。在一些實施例中，基板302經由水溶性或溶劑可溶性黏合劑耦合到承載板。在其他實施例中，黏合劑是熱釋放或UV釋放黏合劑。例如，可藉由暴露於具有溫度在約50℃與約300℃之間（諸如溫度在約100℃與約200℃之間，諸如溫度在約125℃與約175℃之間）的烘烤處理，將基板302從承載板釋放。
在一個實施例中，藉由雷射燒蝕，在基板302（諸如太陽能基板或甚至半導體晶圓）中形成期望圖案。用於對基板302中的特徵進行雷射鑽孔的雷射燒蝕系統可包括任何合適類型的雷射源。在一些實例中，雷射源是紅外光（IR）雷射。在一些實例中，雷射源是皮秒UV雷射。在其他實例中，雷射源是飛秒UV雷射。在又一其他實例中，雷射源是飛秒綠光雷射。雷射源產生連續的或脈衝的雷射束以對基板進行圖案化。例如，雷射源可產生脈衝雷射束，其頻率在5kHz與500kHz之間，諸如在10kHz與約200kHz之間。在一個實例中，雷射源經配置為以在約200nm與約1200nm之間的波長和在約10ns與約5000ns之間的脈衝持續時間，來傳送脈衝雷射束，其具有在約10Watt與約100Watt之間的輸出功率。雷射源經配置為在基板302中形成任何期望圖案和特徵，包括上文描述並在圖3B中描繪的腔305和通孔303。
與將基板302與塊狀材料分開的處理相似，對基板302進行雷射圖案化會在基板302的表面上引起不期望機械缺陷，諸如碎裂和破裂。因此，在藉由直接雷射圖案化來在基板302中形成期望特徵之後，在操作230，將基板302暴露於第二缺陷去除和清潔處理，其基本上類似於上述的第一缺陷去除處理。圖3B和圖3C示出了在操作230的執行第二損傷去除和清潔處理之前和之後的結構化基板302，導致在其中形成具有腔305和通孔303的平滑基板302。
在第二損傷去除處理期間，將基板302蝕刻、沖洗及乾燥。蝕刻處理進行預定的持續時間，以使基板302的表面（而且特別是暴露於雷射圖案化的表面）平滑。在另一態樣，利用蝕刻處理，來去除從雷射燒蝕處理殘留的任何不期望碎屑。蝕刻處理可以是各向同性的或各向異性的。在一些實施例中，蝕刻處理是利用水溶液中的任何合適的濕式蝕刻劑或濕式蝕刻劑之組合的濕式蝕刻處理。例如，可將基板302浸入水性氟化氫蝕刻溶液或水性氫氧化鉀蝕刻溶液中。在一些實施例中，將蝕刻溶液加熱，以進一步加速蝕刻處理。例如，在對基板302進行蝕刻期間，可以將蝕刻溶液加熱至約40℃與約80℃之間（諸如約50℃至約70℃之間）的溫度，諸如約60℃的溫度。在其他實施例中，在操作230的蝕刻處理是乾式蝕刻處理。乾式蝕刻處理的實例包括基於電漿的乾式蝕刻處理。
圖3C示出了在完成操作210-230之後的基板302的縱向橫截面。將基板302描繪成具有穿過基板302形成的兩個腔305，每個腔305在任一側面被兩個通孔303圍繞。此外，示出的兩個腔305具有不同的橫向尺寸D 1和D 2，因此致能在後續的封裝操作期間的每個腔中放置不同類型的半導體元件及/或晶粒。因此，可設置腔305的形狀和尺寸，以容納用於2D異質封裝整合的任何期望佈置中的任何期望元件及/或晶粒。儘管在圖3B-圖3E中僅描繪了兩個腔和八個通孔，但是當執行方法200時可在基板中形成任何數量和佈置的腔和通孔。稍後將參考圖4A和圖4B描述附加的示例性佈置的頂視圖。
在操作240，然後將基板302暴露於可選的氧化或金屬化處理，以在去除機械缺陷之後在基板302的期望表面上生長氧化物層314或金屬覆層315。例如，可在基板302的所有表面（例如，包括腔305和通孔303的側壁）上形成氧化物層314或金屬覆層315，使得層314或315圍繞基板302。
如圖3D所示，氧化物層314用作基板302上的鈍化層，並且提供保護性外部阻擋以免於腐蝕和其他形式的損傷。在一個實施例中，基板302暴露於熱氧化處理，以在其上生長氧化物層314。熱氧化處理是在約800℃與約1200℃之間（諸如在約850℃與約1150℃之間）的溫度下執行。例如，熱氧化處理是在約900℃與約1100℃之間的溫度（諸如在約950℃與約1050℃之間的溫度）下執行。在一個實施例中，熱氧化處理是利用水蒸氣作為氧化劑的濕式氧化處理。在一個實施例中，熱氧化處理是利用分子氧作為氧化劑的乾式處理。可預期的是，在操作240，可將基板302暴露於任何合適的氧化處理，以在其上形成氧化物層314。在一些實施例中，氧化物層314是二氧化矽膜。在操作240形成的氧化物層314通常具有厚度在約100nm與約3μm之間，諸如在約200nm與約2.5μm之間。例如，氧化物層314的厚度在約300nm與約2μm之間，諸如約1.5μm。
在基板302上形成金屬覆層315（在圖3E中描繪）的實施例中，金屬覆層315用作參考層（例如，接地層或電壓供應層）。將金屬覆層315設置在基板302上，以保護後續整合的半導體元件和連接以免於電磁干擾，並且將半導體信號與用於形成基板302的半導體材料（Si）屏蔽。在一個實施例中，金屬覆層315包括導電金屬層，該導電金屬層包括鎳、鋁、金、鈷、銀、鈀、錫等。在一個實施例中，金屬覆層315包括金屬層，該金屬層包括合金或純金屬，該合金或純金屬包括鎳、鋁、金、鈷、銀、鈀、錫等。金屬覆層315的厚度通常在約50nm與約10μm之間，諸如在約100nm與約5μm之間。
可藉由任何合適的沉積處理來形成金屬覆層315，包括化學沉積處理、電鍍處理、化學氣相沉積處理、蒸發沉積處理及/或原子層沉積處理。在某些實施例中，金屬覆層315的至少一部分包括藉由在基板302（例如，n-Si基板或p-Si基板）的表面上直接置換或置換電鍍而形成的沉積鎳（Ni）層。例如，在溫度為約60℃與約95℃之間和pH值為約11時，將基板302暴露於具有0.5M硫酸鎳和氨水的組成的鎳置換電鍍浴達約2分鐘與約4分鐘之間的時間。在沒有還原劑的情況下將矽基板302暴露於負載鎳離子的水性電解質，會在基板302的表面引起局部的氧化/還原反應，從而導致在其上電鍍金屬鎳。因此，鎳置換電鍍致能利用穩定溶液來在基板302的矽材料上選擇性形成薄而純的鎳層。此外，該處理是自限性的，且因此，一旦電鍍了基板302的所有表面（例如，沒有可在其上形成鎳的剩餘矽），反應就會停止。在某些實施例中，鎳金屬覆層315可用作種子層，以用於電鍍附加的金屬層，諸如用於藉由化學電鍍及/或電解電鍍方法來電鍍鎳或電鍍銅。在進一步實施例中，在鎳置換電鍍浴之前，將基板302暴露於SC-1預清潔溶液和氟化氫氧化物蝕刻溶液，以促進鎳金屬覆層315對其的黏附。
圖4A示出了根據一個實施例的可在基板302中形成的示例性圖案的示意性頂視圖，從而致能基板302在異質2D和3D封裝整合期間用作框架。如上文參考圖2和圖3A-圖3E所述，可在操作210-240期間結構化基板302。如所描繪，將基板302結構化成包括九個相同的和四邊形的區域412（由劃線410分開），其可被封裝和單切成九個個別的2D異質封裝或SiP。儘管在圖4A中示出了九個相同的區域412，但可預期的是，可利用上述處理將任何期望數量的區域和特徵的佈置結構化到基板302中。在一個實例中，區域412不相同，並且包括不同的特徵及/或在其中形成的特徵的佈置。
每個區域412包括五個四邊形腔305a-305e，將每個腔305a-305e沿其主要側面的兩列403a、403b通孔303圍繞。如所描繪，將腔305a-305c結構化成具有基本上相似的形態，且因此每個腔305a-305c可容納相同類型的半導體元件或晶粒的放置（例如，整合）。然而，除了腔305a-305c的形態之外，腔305d和305e具有彼此基本上不同的形態，且因此可容納兩種附加類型的半導體元件或晶粒的放置。因此，結構化基板302可用於形成重構基板，用於單切具有整合在其中的三種類型的半導體元件或晶粒的異質2D封裝或SiP。儘管描繪為具有三種類型的四邊形腔305，但是每個區域412可具有形態不同於四邊形的多於或少於三種類型的腔305。例如，每個區域412可具有形成在其中形成的一種類型的腔305，從而致能形成同質2D封裝。
在一個實施例中，腔305和通孔303的深度等於基板302的厚度，從而在基板302的相對表面上形成孔（例如，穿過基板302的厚度）。例如，取決於基板302的厚度，形成在基板302中的腔305和通孔303的深度可在約50μm與約1mm之間，諸如在約100μm與約200μm之間，諸如在約110μm與約190μm之間。在其他實施例中，腔305及/或通孔303的深度可等於或小於基板302的厚度，從而僅在基板302的一個表面（例如，側面）上形成孔。
在一個實施例中，取決於在封裝或重構基板製造期間要嵌入腔中的半導體元件或晶粒的尺寸和數量，每個腔305的橫向尺寸範圍在約0.5mm與約50mm之間，諸如在約3mm與約12mm之間，諸如在約8mm與約11mm之間。半導體晶粒通常包括在基板材料（諸如一塊半導體材料）上及/或基板材料之內形成的複數個積體電子電路。在一個實施例中，設置腔305的尺寸為具有與要嵌入（例如，整合）在其中的半導體元件或晶粒的橫向尺寸基本上相似的橫向尺寸。例如，形成的每個腔305的橫向尺寸（即，圖4A中的X方向或Y方向）超過半導體元件或晶粒的橫向尺寸小於約150μm，諸如小於約120μm，諸如小於100μm。減小腔305以及要嵌入其中的半導體元件或晶粒的尺寸的變化，可減少其後所需的間隙填充材料的數量。
儘管將每個腔305描繪為沿其主要側面被兩列403a、403b通孔303圍繞，但是每個區域412可具有不同的通孔303佈置。例如，由多於或少於兩列403通孔303來圍繞腔305，其中每列403中的通孔303與相鄰列403的通孔303交錯且不對齊。在一些實施例中，通孔303形成為穿過基板302的單一和隔離的通孔。
通常，通孔303的形狀基本上是圓柱形的。然而，也可預期通孔303的其他形態。例如，通孔303可具有錐形或圓錐形的形態，其中在其第一端（例如，在基板302的一個表面）的直徑大於在其第二端的直徑。可藉由相對於每個通孔303的中心軸以螺旋（例如，圓形、螺旋形）運動移動在結構化期間使用的雷射源的雷射束，來形成錐形或圓錐形形態。還可使用運動系統使雷射束成角度，以形成錐形通孔303。還可使用相同的方法，來形成直徑均勻的圓柱形通孔303。
在一個實施例中，每個通孔303的直徑範圍在約20μm與約200μm之間，諸如在約50μm與約150μm之間，諸如在約60μm與約130μm之間，諸如在約80μm與110μm之間。通孔303的中心之間的最小間距是在約70μm與約200μm之間，諸如在約85μm與約160μm之間，諸如在約100μm與140μm之間。儘管參考了圖4A來描述實施例，但是上文參考操作210-240以及圖2和圖3A-圖3E所述的基板結構化處理可用於在基板302中形成具有任何期望深度、橫向尺寸及形態的圖案化特徵。
圖4B示出了具有可在基板302中形成的另一示例性圖案的區域412的示意性頂視圖。在某些實施例中，可能期望在封裝期間，將兩個或兩個以上相同或不同類型的半導體晶粒放置在單一腔305中，其中每個半導體晶粒具有相同或不同的尺寸及/或形狀。因此，在一些實例中，腔305可具有不規則或不對稱的形狀，以容納具有不同尺寸及/或形狀的半導體晶粒。如圖4B所描繪，區域412包括四個四邊形和對稱的腔305a-d和單一不對稱的腔305f。對腔305f塑型以容納具有不同尺寸的兩個半導體晶粒326a和326b（以虛線示出）。儘管在圖4B中僅描繪一個不對稱的腔305f來容納兩個半導體晶粒326a和326b，但是可預期的是，每個區域412可包括多於或少於一個不對稱的腔305，以容納具有任何合適的尺寸和形狀的任何期望數量的並排的晶粒。
在結構化之後，基板302可用作框架以在隨後的封裝操作中形成重構基板。圖5和圖7分別示出了代表性方法500和700的流程圖，用於在完成（例如，最終）重構基板形成之前在基板302周圍製造中間晶粒組件602。圖6A-圖6K示意性示出在圖5中描繪的方法500的不同階段的基板302的截面圖，並且為清楚起見在本文中與圖5一起描述。類似地，圖8A-圖8G示意性地示出在圖7中描繪的方法700的不同階段的基板302的截面圖，並且在本文中與圖7一起描述。
通常，方法500在操作502和圖6A開始，其中將現在具有在其中形成的期望特徵的基板302的第一側面675（例如，第一主表面606）放置在第一絕緣膜616a上。在一個實施例中，第一絕緣膜616a包括一個或多個層618a，該一個或多個層618a由諸如絕緣堆積材料的可流動且基於聚合物的介電材料形成。在圖6A所描繪的實施例中，第一絕緣膜616a包括由環氧樹脂形成的可流動層618a。例如，可流動層618a可由含陶瓷填料的環氧樹脂形成，諸如填充有（例如，包含）基本上為球形的二氧化矽（SiO 2）顆粒的環氧樹脂。如本文所用，術語「球形」是指任何圓形、橢圓形或橢球形。例如，在一些實施例中，陶瓷填料可具有橢圓形狀，橢圓蛋形狀或其他類似的圓形狀。但是，還可預期其他形態。可用於形成可流動層618a和絕緣膜616a的其他層的陶瓷填料的其他實例包括氮化鋁（AlN）、氧化鋁（Al 2O 3）、碳化矽（SiC）、氮化矽（Si 3N 4）、Sr 2Ce 2Ti 5O 16陶瓷、矽酸鋯（ZrSiO 4）、矽灰石（CaSiO 3）、氧化鈹（BeO）、二氧化鈰（CeO 2）、氮化硼（BN）、鈣銅鈦氧化物（CaCu 3Ti 4O 12）、氧化鎂（MgO）、二氧化鈦（TiO 2）、氧化鋅（ZnO）等。
在一些實例中，用於形成可流動層618a的陶瓷填料具有尺寸範圍在約40nm與約1.5μm之間（諸如在約80nm與約1μm之間）的顆粒。例如，用於形成可流動層618a的陶瓷填料具有尺寸範圍在約200nm與約800nm之間（諸如在約300nm與約600nm之間）的顆粒。在一些實施例中，陶瓷填料包括尺寸小於形成在基板中的特徵（例如，通孔、腔或穿過組件的通孔）的寬度或直徑的約25％的顆粒，諸如小於期望特徵的寬度或直徑的約15％。
可流動層618a通常具有厚度小於約60μm的厚度，諸如在約5μm與約50μm之間。例如，可流動層618a的厚度在約10μm與約25μm之間。在一實施例中，絕緣膜616a可進一步包括一個或多個保護層。例如，絕緣膜616a包括聚對苯二甲酸乙二酯（PET）保護層622a。然而，絕緣膜616a可設想層和絕緣材料的任何合適組合。在一些實施例中，整個絕緣膜616a的厚度小於約120μm，諸如厚度小於約90μm。
在隨後的處理操作期間，可進一步將基板302可選地放置在用於機械支撐的載體624上，該基板302在其第一側面675上耦合到絕緣膜616a，且具體地耦合到絕緣膜616a的可流動層618a。載體624由任何合適的機械和熱穩定的材料形成。例如，載體624由聚四氟乙烯（PTFE）形成。在另一個實例中，載體624由PET形成。
在操作504和在圖6B中所描繪，將一個或多個半導體晶粒626放置在基板302中形成的腔305內，使得半導體晶粒626現在由一個側面上的絕緣膜616a來束縛（圖6B中描繪了兩個半導體晶粒626）。在一個實施例中，半導體晶粒626是具有在其主動表面628上形成的積體電路的多用途晶粒。在一個實施例中，半導體晶粒626是相同類型的半導體元件或晶粒。在另一實施例中，半導體晶粒626是不同類型的半導體元件或晶粒。將半導體晶粒626放置在腔305內（例如，圖4的腔350a-305e），並且定位在穿過腔305暴露的絕緣膜616a的表面上。在一個實施例中，將半導體晶粒626放置在絕緣膜616a上設置或形成的可選黏合層（未示出）上。
在將晶粒626放置在腔305內之後，在操作506和圖6C，將第一保護膜660放置在基板302的第二側面677（例如，表面608）上方。保護膜660耦合到基板302的第二側面677並且與第一絕緣膜616a相對，使得其接觸並覆蓋在腔305內設置的晶粒626的主動表面628。在一個實施例中，保護膜660由與保護層622a類似的材料形成。例如，保護膜660由諸如雙軸PET的PET形成。然而，保護膜660可由任何合適的保護材料形成。在一些實施例中，保護膜660的厚度在約50μm與約150μm之間。
在操作508，將現在固定到第一側面675上的絕緣膜616a和第二側面677上的保護膜660以及進一步具有晶粒626設置在其上的基板302暴露於第一層壓處理。在層壓處理期間，將基板302暴露於高溫下，導致絕緣膜616a的可流動層618a軟化並流入絕緣膜616a與保護膜660之間的開口空隙或體積中，諸如流入通孔303內的空隙650和腔305的內壁與晶粒626之間的間隙651中。因此，如圖6D所描繪，半導體晶粒626變成至少部分地嵌入絕緣膜616a和基板302的材料內。
在一個實施例中，層壓處理是可在高壓釜或其他合適的元件中執行的真空層壓處理。在一個實施例中，藉由使用熱壓處理來執行層壓處理。在一個實施例中，層壓處理在約80℃與約140℃之間的溫度下執行約5秒與約1.5分鐘之間的時間，諸如在約30秒與約1分鐘。在一些實施例中，層壓處理包括施加約1psig與約50psig之間的壓力，同時將約80℃與約140℃之間的溫度施加到基板302和絕緣膜616a執行約5秒與約1.5分鐘之間的時間。例如，層壓處理在約5psig與約40psig之間的壓力和約100℃與約120℃之間的溫度下執行約10秒與約1分鐘之間的時間。例如，層壓處理在約110℃的溫度下執行約20秒的時間。
在操作510，去除保護膜660，並且現在具有可流動層618a的層壓絕緣材料至少部分地圍繞基板302和一個或多個晶粒626的基板302耦合到第二保護膜662。如圖6E所描繪，第二保護膜662耦合到基板302的第一側面675，使得第二保護膜662設置抵靠著（例如，相鄰）絕緣膜616a的保護層622a。在一些實施例中，可將現在耦合到保護膜662的基板302可選地放置在用於第一側面675上的附加機械支撐的載體624上。在一些實施例中，在將保護膜662與現在層壓有絕緣膜616a的基板302耦合之前，將保護膜662放置在載體624上。通常，保護膜662在組成上與保護膜660基本上相似。例如，保護膜662可由PET（諸如雙軸PET）形成。然而，保護膜662可由任何合適的保護材料形成。在一些實施例中，保護膜662的厚度在約50μm與約150μm之間。
就在將基板302耦合到第二保護膜662之後，在操作512和圖6F，將與第一絕緣膜616a基本上相似的第二絕緣膜616b放置在基板302的第二側面677上，從而替換保護膜660。在一個實施例中，第二絕緣膜616b定位於基板302的第二側面677上，使得第二絕緣膜616b的可流動層618b接觸並覆蓋腔305內的晶粒626的主動表面628。在一個實施例中，第二絕緣膜616b在基板302上的放置可在絕緣膜616b與部分圍繞一個或多個晶粒626的可流動層618a的已經層壓的絕緣材料之間形成一個或多個空隙650和間隙651。第二絕緣膜616b可包括由基於聚合物的介電材料形成的一個或多個層。如圖6F所描繪，第二絕緣膜616b包括可流動層618b，其類似於上述可流動層618a。第二絕緣膜616b可進一步包括由與保護層622a類似的材料（諸如PET）形成的保護層622b。
在操作514，如圖6G所描繪，將第三保護膜664放置在第二絕緣膜616b上方。通常，保護膜664在組成上與保護膜660、662基本上相似。例如，保護膜664由PET（諸如雙軸PET）形成。然而，保護膜664可由任何合適的保護材料形成。在一些實施例中，保護膜664的厚度在約50μm與約150μm之間。
在操作516和圖6H，將現在固定到第二側面677上的絕緣膜616b和保護層664以及第一側面675上的保護膜662和可選的載體624的基板302暴露於第二層壓處理。與操作508的層壓處理相似，基板302暴露於高溫下，導致絕緣膜616b的可流動層618b軟化，並且流入絕緣膜616b與可流動層618a的已經層壓的絕緣材料之間的空隙650和間隙651中，從而使其自身與可流動層618a的絕緣材料整合。因此，腔305和通孔303被絕緣材料填充（例如，封裝、密封），並且先前放置在腔305內的半導體晶粒626變得完全嵌入可流動層618a、618b的絕緣材料內。
在一個實施例中，層壓處理是可在高壓釜或其他合適的元件中執行的真空層壓處理。在一個實施例中，藉由使用熱壓處理來執行層壓處理。在一個實施例中，層壓處理在約80℃與約140℃之間的溫度下執行約1分鐘與約30分鐘的時間。在一些實施例中，層壓處理包括施加約10psig與約150psig之間的壓力，同時將約80℃與約140℃之間的溫度施加到基板302和絕緣膜616b約1分鐘與約30分鐘之間的時間。例如，層壓處理在約20psig與約100psig之間的壓力和約100℃與約120℃之間的溫度下執行約2分鐘與10分鐘之間的時間。例如，層壓處理在約110℃的溫度下執行約5分鐘的時間。
在層壓之後，在操作518，將基板302與載體624分離，並且去除保護膜662、664，導致層壓的中間晶粒組件602。如圖6I所描繪，除了嵌入腔305內的晶粒626之外，中間晶粒組件602包括具有一個或多個腔305及/或通孔303的基板302，該腔305及/或通孔303在基板302中形成並填充有可流動層618a、618b的絕緣介電材料。可流動層618a、618b的絕緣介電材料包圍基板302，使得絕緣材料覆蓋基板302的至少兩個表面或側面（諸如主表面606、608），並且覆蓋嵌入式半導體晶粒626的所有側面。在一些實例中，在操作518，還從中間晶粒組件602去除保護層622a、622b。通常，藉由任何合適的機械處理（諸如從其剝離），來從中間晶粒組件602去除保護層622a和622b、載體624及保護膜662和664。
就在去除保護層622a、622b和保護膜662、664之後，中間晶粒組件602暴露於固化處理以完全固化（即，透過化學反應和交聯的硬化）可流動層618a、618b的絕緣介電材料，從而形成固化的絕緣層619。絕緣層619基本上圍繞基板302和嵌入其中的半導體晶粒626。例如，絕緣層619接觸或密封基板302的至少側面675、677（包括表面606、608）及每個半導體晶粒626的至少六個側面或表面，半導體晶粒626具有如圖6I所示的矩形棱柱形狀。
在一個實施例中，在高溫下執行固化處理，以完全固化絕緣層619。例如，在約140℃與約220℃之間的溫度下執行固化處理約15分鐘與約45分鐘之間的時間，諸如在約160℃與約200℃之間的溫度執行約25分鐘與約35分鐘之間的時間。例如，在約180℃的溫度下執行固化處理約30分鐘。在進一步實施例中，在操作518的固化處理是在環境壓力（例如，大氣壓力）或接近環境壓力的條件下執行。
在固化之後，在操作520，將一個或多個穿過組件的通孔603鑽過中間晶粒組件602，從而形成穿過中間晶粒組件602的整個厚度的通道以用於隨後的互連形成。在一些實施例中，可將中間晶粒組件602放置在用於在穿過組件的通孔603和隨後的接觸孔632的形成期間的機械支撐的載體（諸如載體624）上。穿過組件的通孔603鑽過形成在基板302中並且隨後填充有絕緣層619的通孔303。因此，穿過組件的通孔603可由在通孔303內填充的絕緣層619來圓周地圍繞。藉由使絕緣層619的基於聚合物的介電材料（例如含陶瓷填料的環氧樹脂材料）排列在通孔303的壁中，與利用習知通孔絕緣襯套或膜的其他習知互連結構相比，在完成的2D重構基板1000中，導電的基於矽的基板302與互連1044之間的電容耦合（參考圖9和圖10E-圖10K進行描述）和因此相鄰定位的通孔303及/或重新分配連接1244之間的電容耦合（參考圖11和圖12H-圖12N進行描述）將顯著降低。此外，環氧樹脂材料的可流動性質致能更一致和可靠的密封和絕緣，從而藉由最小化完成的重構基板1000的漏電流，來增強電性能。
在一個實施例中，穿過組件的通孔603的直徑小於約100μm，諸如小於約75μm。例如，穿過組件的通孔603的直徑小於約60μm，諸如小於約50μm。在一個實施例中，穿過組件的通孔603的直徑在約25μm與約50μm之間，諸如直徑在約35μm與約40μm之間。在一個實施例中，使用任何合適的機械處理，來形成穿過組件的通孔603。例如，使用機械鑽孔處理，來形成穿過組件的通孔603。在一個實施例中，藉由雷射燒蝕穿過中間晶粒組件602形成穿過組件的通孔603。例如，使用UV雷射形成穿過組件的通孔603。在一個實施例中，用於雷射燒蝕的雷射源具有在約5kHz與約500kHz之間的頻率。在一個實施例中，雷射源經配置為以約10ns與約100ns之間的脈衝持續時間和約50微焦耳（μJ）與約500μJ之間的脈衝能量來傳送脈衝雷射束。將具有小的陶瓷填料顆粒的環氧樹脂材料用於絕緣層619促進了小直徑通孔（諸如通孔603）的更準確與精確的雷射圖案化，因為其中的小陶瓷填料顆粒表現出減少的雷射光反射、散射、繞射及在雷射燒蝕處理期間將雷射光傳輸離開要在其中形成通孔的區域。
在操作522和圖6K，鑽過絕緣層619的一個或多個接觸孔632暴露於在每個嵌入式半導體晶粒626的主動表面628上形成的一個或多個接觸630。藉由雷射燒蝕，接觸孔632鑽過絕緣層619，使半導體晶粒626的所有外表面被絕緣層619覆蓋和圍繞，並且使接觸630暴露。因此，接觸630藉由形成接觸孔632而暴露。在一個實施例中，雷射源可產生脈衝雷射束，其頻率在約100kHz與約1000kHz之間。在一個實施例中，雷射源經配置為以約100nm與約2000nm之間的波長、約10E-4ns與約10E-2ns之間的脈衝持續時間及約10μJ與300μJ之間的脈衝能量，來傳送脈衝雷射束。在一個實施例中，使用CO 2、綠色或UV雷射，來鑽出接觸孔632。在一個實施例中，接觸孔632的直徑在約5μm與約60μm之間，諸如直徑在約20μm與約50μm之間。
在形成接觸孔632之後，在操作522，使中間晶粒組件602暴露於去污處理，以去除在形成穿過組件的通孔603和接觸孔632期間由雷射燒蝕引起的任何不期望的殘留物及/或碎屑。因此，去污處理清潔了穿過組件的通孔603和接觸孔632，並且完全暴露了嵌入式半導體晶粒626的主動表面628上的接觸630，用於後續的金屬化。在一個實施例中，去污處理是濕式去污處理。任何合適的水性蝕刻劑、溶劑及/或其組合可用於濕式去污處理。在一個實例中，過錳酸鉀（KMnO 4）溶液可用作蝕刻劑。取決於殘留物的厚度，可改變中間晶粒組件602在操作522對濕式去污處理的暴露。在另一實施例中，去污處理是乾式去污處理。例如，去污處理可以是使用O 2：CF 4混合氣體的電漿去污處理。電漿去污處理可包括藉由施加約700W的功率並且以約10：1（例如100：10sccm）的比率使O 2：CF 4流動約60秒與約120秒之間的時間段，來產生電漿。在進一步實施例中，去污處理是濕式和乾式處理的組合。
在操作522的去污處理之後，中間晶粒組件602準備好在其中形成互連路徑，下面將參考圖9和圖10A-圖10K進行描述。
如前所述，圖5和圖6A-圖6K示出了用於形成中間晶粒組件602的代表性方法500。圖7和圖8A-圖8G示出了與方法500基本上相似但具有較少操作的替代方法700。方法700通常包括七個操作710-770。然而，方法700的操作710、720、760及770分別與方法500的操作502、504、520及522基本上相似。因此，為清楚起見，在本文僅描述分別在圖8C、圖8D及圖8E中描繪的操作730、740及750。
因此，在將一個或多個半導體晶粒626放置在穿過腔305暴露的絕緣膜616a的表面上之後，在層壓之前，在操作730和圖8C，將第二絕緣膜616b定位在基板302的第二側面677（例如，主表面608）上方。在一些實施例中，將第二絕緣膜616b定位在基板302的第二側面677上，使得第二絕緣膜616b的可流動層618b接觸並覆蓋在腔305內的半導體晶粒626的主動表面628。在一些實施例中，第二載體825附接到第二絕緣膜616b的保護層622b，用於隨後的處理操作期間進行附加機械支撐。如圖8C所描繪，穿過通孔303和半導體晶粒626與腔305的內壁之間的間隙651並在絕緣膜616a與616b之間形成一個或多個空隙650。
在操作740和圖8D，將現在固定到絕緣膜616a和616b並且具有設置在其中的晶粒626的基板302暴露於單一層壓處理。在單一層壓處理期間，將基板302暴露於高溫下，導致兩個絕緣膜616a、616b的可流動層618a和618b軟化並流入絕緣膜616a、616b之間的開口空隙650或間隙651中。因此，半導體晶粒626變成嵌入在絕緣膜616a、616b的材料以及填充有該材料的通孔303內。
類似於參考圖5和圖6A-圖6K描述的層壓處理，在操作740的層壓處理可以是可在高壓釜或其他合適的元件中執行的真空層壓處理。在另一實施例中，藉由使用熱壓處理，來執行層壓處理。在一個實施例中，在約80℃至約140℃的溫度下執行層壓處理約1分鐘與約30分鐘之間的時間。在一些實施例中，層壓處理包括施加約1psig與約150psig之間的壓力，同時將約80℃與約140℃之間的溫度施加到基板302和絕緣膜616a、616b層執行約1分鐘與約30分鐘的時間。例如，在約10psig與約100psig之間的壓力和在約100℃與約120℃之間的溫度下執行層壓處理約2分鐘與10分鐘的時間。例如，層壓處理在約110℃的溫度下執行約5分鐘。
在操作750，從基板302去除絕緣膜616a和616b的一個或多個保護層，從而形成層壓的中間晶粒組件602。如圖8E所描繪，中間晶粒組件602包括基板302，該基板302具有形成在其中並填充有可流動層618a、618b的絕緣介電材料的一個或多個腔305及/或通孔303，以及在腔305內的嵌入式晶粒626。絕緣材料將基板302包裹起來，使得絕緣材料覆蓋基板302的至少兩個表面或側面，例如主表面606、608。在一個實例中，將保護層622a、622b從中間晶粒組件602去除，並且因此將中間晶粒組件602從載體624、825脫離。通常，藉由任何合適的機械處理（諸如從其剝離），來去除保護層622a、622b和載體624、825。
就在去除保護層622a、622b之後，中間晶粒組件602暴露於固化處理，以完全固化可流動層618a、618b的絕緣介電材料。絕緣材料的固化導致形成固化的絕緣層619。如圖8E所描繪並類似於與圖7I相對應的操作518，絕緣層619基本上圍繞基板302和嵌入其中的半導體晶粒626。
在一個實施例中，固化處理在高溫下執行，以完全固化中間晶粒組件602。例如，固化處理在約140℃與約220℃之間的溫度下執行約15分鐘與約45分鐘之間的時間，諸如溫度在約160℃與約200℃之間並且時間在約25分鐘與約35分鐘之間。例如，固化處理在約180℃的溫度下執行約30分鐘。在進一步實施例中，在操作750的固化處理是在環境（例如，大氣的）壓力條件下或附近執行。
在操作750的固化之後，方法700與方法500的操作520和522基本上相似。例如，中間晶粒組件602具有一個或多個穿過組件的通孔603和鑽過絕緣層619的一個或多個接觸孔632。如下所述，隨後，將中間晶粒組件602暴露於去污處理，之後中間晶粒組件602準備好在其中形成互連路徑。
圖9示出了形成透過中間晶粒組件602的電性互連的代表性方法900的流程圖。圖10A-圖10K示意性地示出了在圖9中描繪的方法900的處理的不同階段的中間晶粒組件602的截面圖。因此，為清楚起見，在本文一起描述圖9和圖10A-圖10K。
在一個實施例中，透過中間晶粒組件602形成的電性互連由銅形成。因此，方法900可以可選地在操作910和圖10A開始，其中在其中形成穿過組件通孔603和接觸孔632的中間晶粒組件602具有在其上形成的黏附層1040及/或種子層1042。作為參考，在圖10H中描繪了在中間晶粒組件602上形成的粘附層1040和種子層1042的局部放大圖。粘附層1040可形成在絕緣層619的期望表面上，諸如中間晶粒組件602的主表面1005、1007，以及每個半導體晶粒626上的接觸孔632內的主動表面628上和穿過組件通孔603的內壁上，以幫助促進黏附並阻止隨後形成的種子層1042和銅互連1044的擴散。因此，在一個實施例中，黏附層1040用作黏附層；在另一實施例中，黏附層1040用作阻擋層。然而，在這兩個實施例中，黏附層1040在下文中將被描述為「黏附層」。
在一個實施例中，可選的黏附層1040由鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鉬、氧化鈷、氮化鈷或任何其他合適的材料或其組合形成。在一個實施例中，黏附層1040的厚度在約10nm與約300nm之間，諸如在約50nm與約150nm之間。例如，黏附層1040的厚度在約75nm與約125nm之間，諸如約100nm。藉由任何合適的沉積處理，來形成黏附層1040，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、原子層沉積（ALD）等。
可選的種子層1042可形成在黏附層1040上或直接形成在絕緣層619上（例如，不形成黏附層1040）。種子層1042由諸如銅、鎢、鋁、銀、金的導電材料或任何其他合適的材料或其組合形成。在種子層1042和隨後電鍍的互連1044由相同的導電材料形成的情況下，種子層1042和互連1044可具有不同的晶粒尺寸。例如，種子層1042在化學沉積並由銅組成時典型地具有在20nm與100nm之間的晶粒尺寸。電沉積銅互連1044典型地具有約100nm-5um的量級的較大晶粒尺寸。當藉由濺射（PVD）沉積種子層1042時，晶粒尺寸也小於在其上形成的電鍍銅互連1044。在PVD（濺射）的情況下，種子層1042中的晶粒尺寸也是20nm至100nm的量級。
在一個實施例中，種子層1042的厚度在約50nm與約500nm之間，諸如在約100nm與約300nm之間。例如，種子層1042的厚度在約150nm與約250nm之間，諸如約200nm。在一個實施例中，種子層1042的厚度在約0.1μm與約1.5μm之間。類似於黏附層1040，種子層1042藉由任何合適的沉積處理來形成，諸如CVD、PVD、PECVD、ALD乾式處理、濕式化學電鍍處理等。在一個實施例中，鉬黏附層1040與由銅形成的種子層1042結合形成在中間晶粒組件上。Mo-Cu黏附和種子層的組合能夠改善與絕緣層619的表面的黏附，並且在操作970的後續種子層蝕刻處理期間減少導電互連線的底切。
在分別對應於圖10B和10C的操作920和930，將旋塗/噴塗或乾抗蝕劑膜1050（諸如光阻劑）施加在中間晶粒組件602的兩個主表面1005、1007上，並且隨後被圖案化。在一個實施例中，經由選擇性暴露於UV輻射來圖案化抗蝕劑膜1050。在一個實施例中，在形成抗蝕劑膜1050之前，將黏附促進劑（未示出）施加到中間晶粒組件602。黏附促進劑藉由產生用於抗蝕劑膜1050的界面鍵合層和藉由從中間晶粒組件602的表面去除任何水分，來改善抗蝕劑膜1050對中間晶粒組件602的黏附。在一些實施例中，黏附促進劑由雙（三甲基甲矽烷基）胺或六甲基二矽氮烷（HMDS）和丙二醇單甲醚醋酸酯（PGMEA）形成。
在操作940和圖10D，使中間晶粒組件602暴露於抗蝕劑膜顯影、灰化和除渣處理。在某些實施例中，除渣處理是氧電漿處理，用於去除任何殘留的有機抗蝕劑殘餘物。如圖10D所描繪，抗蝕劑膜1050的顯影導致穿過組件的通孔603和接觸孔632的暴露，從而現在在其上形成有黏附層1040和種子層1042。在一個實施例中，膜顯影處理是濕式處理，諸如包括將抗蝕劑暴露於溶劑的濕式處理。在一個實施例中，膜顯影處理是利用水蝕刻處理的濕式蝕刻處理。在其他實施例中，膜顯影處理是利用對所需材料有選擇性的緩沖蝕刻處理的濕式蝕刻處理。任何合適的濕式溶劑或濕式蝕刻劑的組合可用於抗蝕劑膜顯影處理。
在分別對應於圖10E和圖10F的操作950和960，在中間晶粒組件602的暴露表面上形成互連1044，諸如透過暴露的穿過組件的通孔603和接觸孔632，然後去除抗蝕劑膜1050。藉由包括電鍍和化學沉積的任何合適的方法，來形成互連1044。在一個實施例中，經由濕式處理去除抗蝕劑膜1050。如圖10E和圖10F所描繪，形成的互連1044完全填充穿過組件的通孔603和接觸孔632，或者僅覆蓋其內週壁，並且就在去除抗蝕劑膜1050後，從中間晶粒組件602的表面1005、1007突出。例如，互連1044可與穿過組件的通孔603的內週壁成一直線並且具有空心。在一個實施例中，互連1044由銅形成。在其他實施例中，互連1044可由任何合適的導電材料形成，包括但不限於鋁、金、鎳、銀、鈀、錫等。
在一些實施例中，互連1044包括用於互連1044與其他電性接觸或元件的電性連接的橫向跡線（例如，線或墊）區域，諸如以下描述的重新分配連接1244。橫向跡線區域可包括在操作950中形成的導電層的一部分，並且典型地將跨主表面1007或1005的一部分延伸。
在操作970和圖10G，將其中形成有互連1044的中間晶粒組件602暴露於黏附及/或種子層蝕刻處理，以去除黏附層1040和種子層1042，從而導致形成完整的重構基板1000。在一個實施例中，種子層蝕刻是包括對中間晶粒組件602進行沖洗和乾燥的濕式蝕刻處理。在一個實施例中，種子層蝕刻處理是對期望材料（諸如銅、鎢、鋁、銀或金）有選擇性的緩沖蝕刻處理。在其他實施例中，蝕刻處理是水性蝕刻處理。任何合適的濕式蝕刻劑或濕式蝕刻劑的組合可用於種子層蝕刻處理。
圖10I和圖10J描繪了根據某些實施例的用於重構基板1000的進一步示例性佈置。圖10I和圖10J中描繪的封裝方案對於記憶體晶粒堆疊特別有益，因為它們減少了堆疊期望數量的記憶體晶粒所需的操作量（例如，堆疊八個記憶體晶粒以形成一個「字節」，現在僅需要堆疊四個封裝或重構基板）。
如圖所示，重構基板1000包括在每個腔305內的晶粒堆疊1026中背對背堆疊的兩個半導體晶粒626，其中半導體晶粒626的背側藉由黏合劑層1048彼此耦合。因此，堆疊的半導體晶粒626的主動側面628面對重構基板1000的相對側面並且具有從其以相反方向延伸的互連1044。在某些實施例中，如圖10I所示，堆疊的半導體晶粒626具有相同的類型及/或具有基本上相同的橫向尺寸。在某些其他實施例中，如圖10J所示，堆疊的半導體晶粒626具有不同的類型及/或具有不同的橫向尺寸。在這樣的實施例中，可在具有較小橫向尺寸的半導體晶粒626的旁邊放置虛擬晶粒627，以確保晶粒堆疊1026的每一層的基本上相似的整體尺寸。用於耦合半導體晶粒626的背面的黏合劑層1048可以是任何合適類型的黏合劑，諸如層壓的黏合劑材料、晶粒附接膜、膠水等。
為了形成在圖10I和10J中描繪的佈置，可在將晶粒堆疊1026放置在基板302的腔305內之前，將半導體晶粒626彼此附接。在圖10K中示出了用於形成晶粒堆疊1026的示例性處理流程。如所描繪的，使用黏合劑層1048，將兩個晶粒基板1002（例如，DRAM基板）的背面彼此對準和鍵合。在某些實施例中，取決於晶粒堆疊1026的期望厚度，可以在鍵合之前或之後使晶粒基板1002變薄。然後，如參考方法500和700所述，將晶粒基板1002單切成個別的晶粒堆疊1026，可將其放置在基板302的腔305中並密封在絕緣層619內。此後，可根據本文所述的任何操作（例如，方法900和1200），形成互連及/或重新分配層，基本上類似於其中將單一半導體晶粒626或併排半導體晶粒626嵌入基板302的腔305內的實例。
在操作970的黏附及/或種子層蝕刻處理之後，可將重構基板1000單切為一個或多個電功能封裝或SiP（例如，每個單切的封裝或SiP可包括基板302的單一區域412和嵌入其中的半導體晶粒626，基板302現在具有絕緣層619和在其上形成的互連1044）。此後，每個封裝或SiP可與各種2.5D和3D佈置和架構中的其他半導體元件和封裝整合在一起。例如，封裝或SiP可與其他封裝或SiP及/或其他半導體元件和系統垂直堆疊，以形成同質或異質3D堆疊系統。替代地，在單切之前，可將重構基板1000與附加的半導體元件和系統整合。下文將參考圖13和圖14A-圖14D進一步描述2D重構基板1000的這種3D整合。
在又一實施例中，就在蝕刻黏附層及/或種子層時，重構基板1000可根據需要在其上形成一個或多個重新分配層1258、1260（如圖12K-圖12N所示），以使得互連1044的接觸點能夠重新路由及/或延伸到重構基板1000的表面上的期望位置。圖11示出了在重構基板1000上形成重新分配層1258的代表性方法1100的流程圖。圖12A-圖12N示意性地示出了在圖11中描繪的在方法1100的不同階段的重構基板1000的截面圖。因此，為清楚起見，在本文一起描述圖11和圖12A-圖12N。
方法1100基本上類似於上述方法500、700及900。通常，方法1100在操作1102和圖12A開始，其中將絕緣膜1216放置在已經在其上形成有絕緣層619的重構基板1000上，然後層壓。絕緣膜1216可基本上類似於絕緣膜616，並且可包括由基於聚合物的介電材料形成的一個或多個可流動層1218以及由PET形成的一個或多個保護層1222。
在一個實施例中，可流動層1218包括環氧樹脂材料。在一個實施例中，可流動層1218包括含陶瓷填料的環氧樹脂材料。在另一實施例中，可流動層1218包括可光界定的聚酰亞胺材料。可光界定的聚酰亞胺的材料性質使得能夠形成較小（例如，較窄）的通孔，該較小（例如，較窄）的通孔穿過由絕緣膜1216形成的結果互連重新分配層。然而，可流動層1218和絕緣材料的任何合適的組合被設想用於絕緣膜1216。例如，絕緣膜1216可包括一個或多個可流動層1218，其包括非光敏感聚酰亞胺材料、聚苯并噁唑（PBO）材料、二氧化矽材料及/或氮化矽材料。
在一些實例中，可流動層1218的材料與絕緣膜616的可流動層618不同。例如，可流動層618可包括含陶瓷填料的環氧樹脂材料，並且可流動層1218可包括可光界定的聚酰亞胺材料。在另一實例中，可流動層1218包括與可流動層618不同的無機介電材料。例如，可流動層618可包括含陶瓷填料的環氧樹脂材料，並且可流動層1218可包括二氧化矽材料。
絕緣膜1216的總厚度小於約120μm，諸如在約40μm與約100μm之間。例如，包括可流動層1218和保護層1222的絕緣膜1216的總厚度在約50μm與約90μm之間。在一個實施例中，可流動層1218的厚度小於約60μm，諸如厚度在約5μm與約50μm之間，諸如厚度為約20μm。將絕緣膜1216放置在具有暴露的互連1044的重構基板1000的表面上，該互連1044耦合到半導體晶粒626的主動表面628上的接觸630及/或耦合到金屬化的穿過組件的通孔603，諸如主表面1007。
在放置絕緣膜1216之後，將重構基板1000暴露於與參考操作508、516及740所述的層壓處理基本上相似的層壓處理。將重構基板1000暴露於高溫，以軟化可流動層1218，其隨後鍵合到已經形成在重構基板1000上的絕緣層619。因此，在一個實施例中，可流動層1218變成與絕緣層619整合並且形成其延伸。可流動層1218與絕緣層619的整合導致延伸且整合的絕緣層619，從而覆蓋先前暴露的互連1044。因此，本文將鍵合的可流動層1218和絕緣層619一起描述為絕緣層619。然而，在其他實施例中，可流動層1218的層壓和隨後的固化在絕緣層619上形成第二絕緣層（未示出）。在一些實例中，第二絕緣層由與絕緣層619不同的材料層形成。
在一個實施例中，層壓處理是可在高壓釜或其他合適的元件中執行的真空層壓處理。在一個實施例中，藉由使用熱壓處理，來執行層壓處理。在一個實施例中，層壓處理在約80℃與約140℃之間的溫度下執行約1分鐘與約30分鐘之間的時間。在一些實施例中，層壓處理包括施加約10psig與約100psig之間的壓力，同時將約80℃與約140℃之間的溫度施加到基板302和絕緣膜1216約1分鐘與約30分鐘之間的時間。例如，層壓處理在約30psig與約80psig之間的壓力和約100℃與約120℃之間的溫度下執行約2分鐘與約10分鐘之間的時間。例如，層壓處理在約110℃的溫度下執行約5分鐘的時間。在進一步實例中，層壓處理在約30psig與約70psig之間的壓力下執行，諸如約50psig。
在操作1104和圖12B，藉由機械處理，從重構基板1000去除保護層1222。在去除保護層1322和載體1324之後，將重構基板1000暴露於固化處理，以完全固化新延伸的絕緣層619。在一個實施例中，固化過程基本上類似於參考操作518和750描述的固化處理。例如，固化處理在約140℃與約220℃之間的溫度下執行約15分鐘與約45分鐘之間的時間，諸如在約160℃與約200℃之間的溫度下執行約25分鐘與35分鐘之間的時間。例如，固化處理在約180℃的溫度下執行約30分鐘的時間。在進一步實施例中，在操作1104的固化處理在環境壓力條件下或附近執行。
然後，在操作1106和圖12C，藉由雷射燒蝕，來選擇性地圖案化重構基板1000。在操作1106的雷射燒蝕形成穿過新延伸的絕緣層619的重新分配通孔1203，並且暴露出期望的互連1044，用於其接觸點的重新分配。在一個實施例中，重新分配通孔1203的直徑在約5μm與約60μm之間，諸如直徑在約10μm與約50μm之間，諸如在約20μm與約45μm之間。在一個實施例中，利用CO 2雷射，來執行在操作1106的雷射燒蝕處理。在一個實施例中，利用UV雷射，來執行在操作1106的雷射燒蝕處理。在一個實施例中，利用綠光雷射，來執行在操作1106的雷射燒蝕處理。例如，雷射源可產生具有頻率在約100kHz與約1000kHz之間的脈衝雷射束。在一個實例中，雷射源配置為以波長在約100nm至約2000nm之間、脈衝持續時間在約10E-4ns與約10E-2ns之間、及脈衝能量在約10μJ與300μJ之間，來傳送脈衝雷射束。
在圖案化重構基板1000之後，將重構基板1000暴露於與在操作522和770的去污處理基本上相似的去污處理。在操作1106的去污處理期間，將在形成重新分配通孔1203期間由雷射燒蝕形成的任何不想要的殘留物和碎屑從重新分配通孔1203去除，以清理（例如，清潔）其表面用於隨後的金屬化。在一個實施例中，去污處理是濕式處理。任何合適的水性蝕刻劑、溶劑及/或其組合可用於濕式去污處理。在一個實例中，KMnO 4溶液可用作蝕刻劑。在另一實施例中，去污處理是乾式去污處理。例如，去污處理可以是使用O 2/CF 4混合氣體的電漿去污處理。在進一步實施例中，去污處理是濕式和乾式處理的組合。
在操作1108和圖12D，在絕緣層619上形成可選的黏附層1240及/或種子層1242。在一個實施例中，黏附層1240由鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鉬、氧化鈷、氮化鈷或任何其他合適的材料或其組合形成。在一個實施例中，黏附層1240的厚度在約10nm與約300nm之間，諸如在約50nm與約150nm之間。例如，黏附層1240的厚度在約75nm與約125nm之間，諸如約100nm。藉由任何合適的沉積處理，來形成黏附層1240，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、原子層沉積（ALD）等。
可選的種子層1242由諸如銅、鎢、鋁、銀、金的導電材料或任何其他合適的材料或其組合形成。在一個實施例中，種子層1242的厚度在約50nm與約500nm之間，諸如在約100nm與約300nm之間。例如，種子層1242的厚度在約150nm與約250nm之間，諸如約200nm。在一個實施例中，種子層1242的厚度在約0.1μm與約1.5μm之間。類似於黏附層1240，種子層1242可藉由任何合適的沉積處理來形成，諸如CVD、PVD、PECVD、ALD乾式處理、濕式化學電鍍處理等。在一個實施例中，在重構基板1000上形成鉬黏附層1240和銅種子層1242，以在操作1120的後續種子層蝕刻處理期間減少導電互連線的底切。
在分別對應於圖12E、圖12F及圖12G的操作1110、1112及1114，將旋塗/噴塗或乾抗蝕劑膜1250（諸如光阻劑）施加在重構基板1000的黏附及/或種子表面上方，並且隨後被圖案化和顯影。在一個實施例中，在放置抗蝕劑膜1250之前，將黏附促進劑（未示出）施加到重構基板1000。抗蝕劑膜1250的暴露和顯影導致重新分配通孔1203的打開及絕緣層619、黏附層1240或銅種子層1242的暴露，用於在其上形成重新分配連接1244。因此，可藉由將抗蝕劑膜1250的部分選擇性地暴露於UV輻射，並且隨後藉由諸如濕式蝕刻處理的濕式處理來顯影抗蝕劑膜1250，來執行抗蝕劑膜1250的圖案化。 在一個實施例中，抗蝕劑膜顯影處理是利用對期望的材料有選擇性的緩衝蝕刻處理的濕式蝕刻處理。在其他實施例中，抗蝕劑膜顯影處理是利用水性蝕刻處理的濕式蝕刻處理。任何合適的濕式蝕刻劑或濕式蝕刻劑的組合可用於抗蝕劑膜顯影處理。
在分別對應於圖12H和圖12I的操作1116和1118，在重構基板1000的暴露表面上形成重新分配連接1244，諸如穿過暴露的重新分配通孔1203，然後去除抗蝕劑膜1250。藉由包括電鍍和化學沉積的任何合適的方法，來形成重新分配連接1244。在一個實施例中，經由濕式處理去除抗蝕劑膜1250。如圖12H和圖12I所描繪，重新分配連接1244填充重新分配通孔1203，並且就在去除抗蝕劑膜1250後，從重構基板1000的表面突出。在一個實施例中，重新分配連接1244由銅形成。在其他實施例中，重新分配連接1244可由任何合適的導電材料形成，包括但不限於鋁、金、鎳、銀、鈀、錫等。
如參考互連1044所述，重新分配連接1244還可以包括用於重新分配連接1244與其他電性接觸或元件電性連接的橫向跡線區域。橫向跡線區域可包括在操作1116中形成的導電層的一部分，並且典型地將跨重構基板1000的主表面的一部分延伸。
在操作1120和圖12J中，將其上形成有重新分配連接1244的重構基板1000暴露於與操作970基本上相似的黏附及/或種子層蝕刻處理。在一個實施例中，黏附及/或種子層蝕刻是包括對重構基板1000進行沖洗和乾燥的濕式蝕刻處理。在一個實施例中，黏附及/或種子層蝕刻處理是利用針對種子層1242的期望材料有選擇性的緩衝蝕刻處理的濕式蝕刻處理。在其他實施例中，蝕刻處理是利用水性蝕刻處理的濕式蝕刻處理。任何合適的濕式蝕刻劑或濕式蝕刻劑的組合可用於種子層蝕刻處理。
在操作1122並且在圖12K中所描繪，可從2D重構基板1000單切出一個或多個功能性2D封裝1200。（儘管被描述為封裝，但是封裝1200還可以指SiP和其他功能性封裝元件。）然而，在一些實施例中，可藉由利用上述序列和處理在封裝1200進行單切之前在重構基板1000上形成附加的重新分配層。例如，如圖12L所描繪，可在重構基板1000與第一重新分配層1258相對的側面或表面（諸如主表面1007）上形成一個或多個附加的重新分配層1260。替代地，可在第一重新分配層1258的相同側面或表面（諸如主表面1007）上形成一個或多個附加的重新分配層1260。然後，在形成所有期望的重新分配層之後，可從重構基板1000單切出封裝1200。此後，每個封裝1200可與期望的2.5D和3D佈置和架構中的其他半導體元件和封裝整合，其可以是異質的或同質的。例如，封裝1200可與其他半導體元件和系統垂直堆疊，以形成異質3D堆疊系統。然而，在又一實施例中，可將其上形成有一個或多個重新分配層1258、1260的重構基板1000在單切成個別的3D封裝或SiP之前與附加的半導體元件和系統進行3D整合，其可以是異質的或同質的。
圖12L-12N進一步描繪了封裝1200，其中重構基板1000包括氧化物層314或金屬覆層315。如圖12L所示，氧化物層314形成在基板302的所有表面（包括腔305和通孔303的側壁）上，表面現在具有設置在其中並且由絕緣層619圍繞的半導體晶粒626或互連1044。絕緣層619的可流動介電材料圍繞氧化物層314，而因此至少絕緣層619和氧化物層314將基板302的表面與任何半導體晶圓626及/或互連1044分開，並且防止它們之間的接觸。
類似地，在圖12M中，金屬覆層315形成在基板302的所有表面上。然而，與氧化物層314不同，金屬覆層315耦合到在封裝1200的至少一個側面上形成至少一個連接點的至少一個覆層連接1290，或者如圖12N-圖12M所示，耦合到在兩個側面677和675上形成至少一個連接點的覆層連接1290。覆層連接1290連接到由與封裝1200一起設置的一個或多個半導體晶粒使用的共同接地。替代地，覆層連接1290連接到參考電壓，諸如電源電壓。如所描繪，覆層連接1290形成在絕緣層619中，並且將金屬覆層315連接到覆層連接1290的連接端，該等連接端設置在封裝1200的表面上或表面（諸如主表面1007和1005）處，以便可將金屬覆層315連接到外部共同接地或參考電壓（在圖12N中示為接地的示例性連接）。覆層連接1290由任何合適的導電材料形成，包括但不限於鎳、銅、鋁、金、鈷、銀、鈀、錫等。覆層連接1290穿過覆層通孔633沉積或鍍覆，該覆層通孔633可在操作522形成，並且基本上類似於接觸孔632。因此，可直接在具有金屬覆層315形成在其上的基板302之上或之下，穿過絕緣層619對覆層通孔633進行雷射鑽孔。此外，類似於互連1044，覆層連接1290可完全填充覆層通孔633或排列其內週壁，從而具有空心核心。在一些實施例中，覆層通孔633的直徑約為5μm。
為了進一步闡明金屬覆層315和覆層連接1290的接地功能，圖12N示意性地描繪了同時堆疊有兩個電子系統1295、1296並且耦合到示例性接地1299的圖12M的封裝1200（然而，下文參考圖13A-圖20F更詳細地描述了重構基板1000及/或封裝1200的3D整合）。儘管描繪為連接到接地1299，但是金屬覆層315可替代地連接到例如如上所述的參考電壓。每個電子系統1295、1296包括2D或3D電路，該2D或3D電路包括跡線、互連線及典型地一個或多個電元件。在一些實施例中，電子系統1295、1296包括形成電系統的一部分的一個或多個電元件，諸如SIP、SIC或SOC，其可分別包括一個或多個半導體元件1297、1298。如圖所示，半導體元件1297電耦合到與封裝1200的主表面1007相鄰的互連1044，並且半導體元件1298電耦合到與主表面1005相鄰的互連1044。半導體元件1297、1298的元件連接1297A、1298A（其可包括互連和重新分配連接）可分別經由包括焊料凸塊或球1246的任何合適的結構和方法，來與互連1044或重新分配連接1244耦合。
同時，金屬覆層315可經由覆層連接1290和任何其他合適的耦合元件電耦合到外部接地1299。例如，覆層連接1290可經由封裝1200的相對側面上的焊料凸塊1246間接地耦合到外部接地1299。在一些實施例中，在耦合到外部接地1299之前，可首先將覆層連接1290路由透過分開的電子系統，諸如電子系統1295。金屬覆層315與外部接地1299之間的接地路徑的利用減少或消除互連1044及/或重新分配連接1244之間的干擾，並且防止了耦合到其的整合電路的短路，這可能損壞半導體晶粒626、封裝1200及與其整合的任何系統或元件。
圖13示出了形成具有兩個垂直堆疊的重構基板的示例性堆疊式3D結構1400的代表性方法1300的流程圖。圖14A-圖14D示意性地示出了在圖13中描繪的方法1300的不同階段的堆疊式3D結構1400的截面圖。因此，為了清楚起見，在本文中一起描述圖13和圖14A-圖14D。此外，在圖13和圖14A-圖14D中描繪並且在下文描述的方法涉及用於形成堆疊式3D結構1400的堆積技術。因此，這樣的方法可稱為「堆積堆疊」。
方法1300在操作1302和圖14A開始，其中將第一絕緣膜1416放置在重構基板1000a的期望表面上，以與諸如另一重構基板的另一元件整合，並且然後層壓。重構基板1000a可包括以上參考重構基板1000描述的所有特徵，包括從具有腔305a和在其中圖案化的通孔303a的基板302a形成的結構框架。
如圖14A所描繪，將絕緣膜1416放置在具有單個重新分配層1258a形成在其上的主表面1007上。通常，將絕緣膜1416放置在具有暴露互連的重構基板1000a的表面上，諸如重新分配連接1244a，其與半導體晶粒626a的主動表面628a上的接觸630a及/或互連1044a導電地耦合。儘管描繪為具有單個重新分配層1258a，但是重構基板1000a可具有在其任何期望表面上形成的多於或少於一個重新分配層。此外，方法1300可用於除了重構基板1000a以外的3D整合結構，諸如中間晶粒組件602。再者，在放置和層壓絕緣膜1416之前，可將重構基板1000a固定在諸如載體624的載體上，用於在方法1300的任何操作期間進行機械支撐。
絕緣膜1416與絕緣膜616和1216基本上相似，並且可包括由基於聚合物的介電材料形成的一個或多個可流動層1418和由例如PET形成的一個或多個保護層1422。在一個實施例中，可流動層1418包括環氧樹脂材料，諸如含陶瓷填料的環氧樹脂材料。在另一實施例中，可流動層1418包括聚酰亞胺材料，諸如光敏感或非光敏感聚酰亞胺材料。在其他實施例中，可流動層1418包括PBO材料、二氧化矽材料及/或氮化矽材料。
在一些實例中，可流動層1418的材料與可流動層618及/或可流動層1218的材料不同。在其他實例中，可流動層1418包括與可流動層618及/或可流動層1218相同的材料。
絕緣膜1416的總厚度小於約80μm，諸如在約10μm與約60μm之間。例如，包括可流動層1418和保護層1422的絕緣膜1416的總厚度小於約120μm，諸如在約20μm與約40μm之間。可流動層1418本身可具有約5與約50之間的厚度，諸如約10與約25之間的厚度。
就在放置絕緣膜1416後，將重構基板1000a暴露於與上文參考操作508、516、740及1102所述的層壓處理基本上相似的層壓處理。將重構基板1000a暴露於高溫，以軟化絕緣膜1416的可流動層1418，其隨後鍵合到重構基板1000a的主表面1007（例如，具有重新分配層1258a）。因此，可流動層1418變得與重構基板1000a的絕緣層619整合為一體，並且形成基層1410，用於將任何元件及/或結構直接堆疊在其上。基層1410覆蓋其所鍵合的表面上的任何暴露的互連，諸如主表面1007上的重新分配連接1244a，並且提供可在其上形成附加元件的基本上平面的結構。
在一個實施例中，在操作1302的層壓處理是可在高壓釜或其他合適的元件中執行的真空層壓處理。在一個實施例中，藉由使用熱壓處理來執行層壓處理。在一個實施例中，層壓處理在約80℃與約140℃之間的溫度下執行約1分鐘與約30分鐘之間的時間。在一些實施例中，層壓處理包括施加約10psig與約100psig之間的壓力，同時將約80℃與約140℃之間的溫度施加到基板302和絕緣膜1216進行約1分鐘與約30分鐘之間的時間。例如，層壓處理在約30psig與約80psig之間的壓力和約100℃與約120℃之間的溫度下執行約2分鐘與約10分鐘之間的時間。例如，層壓處理在約110℃的溫度下執行約5分鐘的時間。在進一步實例中，層壓處理在約30psig與約70psig之間的壓力下（諸如約50psig）執行。
在層壓之後，將保護層1422從基層1410機械地去除，並且重構基板1000a準備好在其上堆疊另一元件（例如，與其垂直地整合）。
在圖13和圖14A-圖14D中所描繪的示例性實施例中，藉由堆積堆疊，將重構基板1000a與第二重構基板1000b堆疊，其中第二重構基板1000b以基本上類似於參考方法500和900描述的操作的方式直接堆積在重構基板1000a上方。因此，為清楚起見，將僅進一步詳細描述操作1304和1306，因為上文參考方法500和900描述了方法1300的其餘操作。
在操作1304，將第二結構化基板302b放置在形成在重構基板1000a上的基層1410上。第二結構化基板302b可包括在其中圖案化的任何期望特徵，包括用於形成穿過其的互連的通孔303b和用於在其中放置半導體晶粒的腔305b。在一些實施例中，基板302b進一步包括氧化物層314，諸如形成在其期望表面上用於絕緣的氧化矽膜。在放置期間，基板302b與重構基板1000a對準，使得形成在基板302b中的通孔303b與重新分配連接1244a或互連1044a的接觸點對準。在一些實施例中，基板302b可放置在基層1410上方，使得通孔303b直接設置在互連1044a及/或重新分配連接1244a之上。
在操作1306，將一個或多個半導體晶粒626b放置在形成在基板302b中的腔305b內。如上所述，腔305b可具有任何期望橫向尺寸和幾何形狀，從而致能以任何期望佈置來放置不同類型的半導體元件及/或晶粒作為異質3D整合。因此，放置在腔305b中的一個或多個半導體晶粒626可以是彼此相同的類型或不同的類型，及/或可以是跟嵌入在重構基板1000a內的半導體晶粒626相同的類型或不同的類型。此外，每個重構基板1000a和1000b內的半導體晶粒626可以是相同或不同的類型，並且具有不同的形狀、尺寸及/或佈置。通常，即使每個重構基板1000a或1000b中的半導體晶粒626具有不同的類型及/或具有不同的形狀、尺寸及/或佈置，重構基板1000a、1000b（例如，基板302a、302b）的橫向尺寸仍然是基本上相同的，以致能堆積堆疊。然而，預期的是，可藉由本文所述的堆積堆疊方法，將具有不同橫向尺寸的重構基板堆疊在一起。
在將晶粒626b放置在腔305b內（即，圖14C）之後，在操作1308對基板302b執行方法500的操作512-522和方法900的操作910-970，以在重構基板1000a上方形成完整的重構基板1000b，從而形成3D堆疊結構1400。例如，藉由在基板302b上方放置、層壓及固化與膜616和1416基本上相似的絕緣膜，來在基板302b周圍形成絕緣層。絕緣膜的可流動層可流入通孔303b和腔305b中，並在層壓時與基層1410和絕緣層619整合，從而形成絕緣層619的延伸。因此，絕緣層619可被描述為延伸為基本上圍繞基板302a和基板302b兩者，以形成單個且整合的3D元件結構。
就在圍繞基板302b形成絕緣層時，基板302b具有在其中形成的一個或多個互連1044b。與上述處理相似，一個或多個穿過組件的通孔被雷射鑽孔穿過通孔303b，現在被延伸的絕緣層619填充。在基板302b中鑽孔穿過組件的通孔暴露出重新分配連接1244a和下面的重構基板1000a的互連1044a的接觸點（例如，頂表面），使得互連1044b能夠形成為與重新分配連接1244a和互連1044a直接接觸。因此，在藉由雷射鑽孔暴露出下面的導電特徵之後，可直接在重新分配連接1244a和互連1044a上方並且與重新分配連接1244a和互連1044a接觸，來形成互連1044b（例如，藉由生長或鍍覆導電材料），從而消除了對利用重構基板1000a與1000b之間的中間電性耦合結構（諸如焊料凸塊或接觸墊）的任何需求。
穿過重構基板1000b形成的互連1044b藉由包括電鍍和化學沉積的任何合適的方法來形成。在一些實施例中，互連1044b完全填充穿過組件的通孔和接觸孔（互連在其中形成）或者僅覆蓋其內週壁。例如，互連1044b可與其對應的穿過組件的通孔的內週壁成一直線並且具有空心。在一些實施例中，互連1044b由銅形成。在其他實施例中，互連1044b可由任何合適的導電材料形成，包括但不限於鋁、金、鎳、銀、鈀、錫等。此外，互連1044b可由與重構基板1000b的互連1044a及/或重新分配連接1244a相同或不同的導電材料形成。在一些實施例中，重構的互連1044b的材料具有與互連1044a及/或重新分配連接1244a的材料不同的晶粒尺寸。
在一些實施例中，在形成互連之後，可在重構基板1000b上形成具有重新分配連接1244b的一個或多個重新分配層1258b。因此，在圖14D中所描繪，重構基板1000b的形成導致了功能完整的堆疊式3D結構1400，其垂直整合了重構基板1000a、1000b。因此，在形成堆疊式3D結構1400之後，可藉由堆積堆疊或其他堆疊方法，將一個或多個附加的元件堆疊在3D結構1400上，或者可將3D結構1400單切成個別的3D封裝或SiP。
上述元件和方法提供了優於習知堆疊佈置的許多優點，並且可用於任何合適的先進2.5D或3D整合應用。在圖15A中描繪的一個示例性實施例中，方法1300用於以異質批次有效地形成3D堆疊的DRAM結構1500a-c，其中每個堆疊的DRAM結構1500a-c分別具有嵌入其中的不同等級的記憶體晶粒1526a-c。因此，在形成重構基板1000期間，將記憶體晶粒1526a-c的每個等級排序並放置在每個重構基板1000的基板框架（例如，基板302）中形成的相同的指定腔中。就在形成重構基板1000的堆疊之後，然後可從堆疊的重構基板1000單切出個別的堆疊DRAM結構1500a-c，以形成個別的堆疊。因此，方法1300可用於實現批次記憶體堆疊，其中每個記憶體堆疊可僅包括用於性能匹配的一種類型的記憶體晶粒。儘管在圖15A中未示出，但是在一些實施例中，單切的堆疊可在其腔305內包括兩個或更多個矽晶圓。
在另一示例性實施例中，將堆疊的DRAM結構1500a-c整合到在記憶體晶粒與中央處理單元（CPU）核或邏輯晶粒之間具有大的平行互連密度的高寬頻記憶體（HBM）模組中。傳統上，HBM模組包括藉由矽中介層和焊料凸塊而互連到邏輯晶粒的覆晶DRAM晶粒堆疊。因此，DRAM晶粒疊層與邏輯晶粒之間的頻寬受到焊料凸塊的尺寸和它們之間的間距之限制，該間距通常大於約20μm。然而，藉由利用堆疊的記憶體晶粒（諸如上述的堆疊DRAM結構1500a-c）並且如圖15b和15c所示，將它們與邏輯晶粒一起嵌入到較大的重構基板1000的腔305中，能夠實現HBM模組的記憶體晶粒互連之間的較小間距。
如圖15b所描繪，HBM結構1550可包括嵌入到重構基板1000的腔305內的任何堆疊DRAM結構1500a-c。替代地，圖15c示出了具有示例性HBM覆晶堆疊1570的HBM結構1560取代DRAM結構1500a-c的位置。HBM覆晶堆疊1570通常包括通訊地耦合到控制器晶粒1574的DRAM記憶體晶粒1572的堆疊，所有這些都藉由焊料凸塊1576來互連。為了考慮到記憶體晶粒堆疊的厚度，重構基板1000的基板302的厚度小於約900μm，諸如小於約800μm，諸如例如小於約775μm。穿過重構基板1000的互連1044的中心之間的間距P 1是在150μm與約250μm之間，諸如約200μm。
DRAM結構1500a-c或HBM覆晶堆疊1570與主動邏輯晶粒1528一起嵌入腔305內，並且藉由互連1044和重新分配連接1244與其互連。利用上述方法，諸如方法900和1100，使得耦合到記憶體堆疊的接觸1530的互連1044之間以及耦合到主動邏輯晶粒1528的互連1044之間的間距P M能夠小於約20μm。因此，增加了將DRAM結構1500a-c或HBM覆晶堆疊1570與主動邏輯晶粒1528耦合的互連1044的密度，從而改善了HBM結構1550和1560的性能。
在圖16中描繪了利用上述元件和方法的堆疊結構的另一示例性實施例，其中四個封裝1200藉由晶圓對晶圓的聚合物-銅混合鍵合來同質整合，以形成堆疊結構1600。如所描繪，每個封裝1200包括嵌入在基板302內並且由絕緣層619密封的記憶體晶粒1526（例如，每側的一部分與絕緣層619接觸）。穿過每個封裝1200的整個厚度形成一個或多個互連1044，其直接與一個或多個相鄰封裝1200鍵合。儘管描繪了記憶體晶粒1526，但是可利用任何類型的半導體元件或晶粒，諸如半導體晶粒626。
可藉由平坦化相鄰的重構基板1000（在單切之前）或封裝1200（在單切之後）的主表面1005、1007並且將主表面1005、1007彼此相對放置，來實現封裝1200的晶圓對晶圓鍵合，同時對封裝施加物理壓力、高溫或電場。就在鍵合時，每個重構基板1000或封裝1200的一個或多個互連1044及/或重新分配連接1244直接接觸相鄰的重構基板1000或封裝1200的一個或多個互連或重新分配連接，從而形成可跨越整個DRAM結構1600的厚度或高度的導電路徑。然後，可在互連1044及/或重新分配連接1244上方電鍍或沉積一個或多個焊料凸塊1246，用於與其他系統及/或元件進一步整合。
由於半導體晶粒626和基板302都由矽製成，因此封裝1200的晶圓對晶圓鍵合使得半導體晶粒626的堆疊在尺寸上能夠不同並且不使用焊料凸塊，從而提供了CTE匹配的堆疊。個別的封裝1200的緊密堆疊進一步提供了剛性結構，該剛性結構減少或消除了其翹曲及/或下垂。在沒有焊料凸塊的情況下，個別的封裝1200的銅互連1044還可彼此直接耦合，從而減少或消除了與由焊料凸塊引起的金屬間反應相關的可靠性問題。
圖17A-圖17B示出了類似於堆疊結構1600的附加示例性堆疊結構1700a和1700b。然而，與堆疊結構1600不同，一個或多個互連1044與設置在相鄰的（即，堆疊在上或在下的）封裝1200的主表面1005與1007之間的一個或多個焊料凸塊1246直接接觸。例如，如堆疊結構1700a中所描繪，四個或更多個焊料凸塊1246設置在相鄰的封裝1200之間，以橋接（例如，連接、耦合）每個封裝1200的互連1044與相鄰的封裝1200的互連1044。焊料凸塊1246的利用使得半導體晶粒、封裝及/或重構基板的堆疊能夠具有相同或不同的橫向尺寸。圖17A示出了具有基本上相同的橫向尺寸的四個堆疊的記憶體晶粒1526和封裝1200，同時圖17B示出了具有不同尺寸的記憶體晶粒1526的兩個堆疊封裝1200。
利用焊料凸塊1246來橋接相鄰封裝1200的互連1044進一步在其絕緣層619之間產生空間（例如，距離）。在一個實施例中，這些空間填充有密封材料1748，以增強焊料凸塊1246的可靠性。密封材料1748可以是任何合適類型的密封劑或底膠。在一個實例中，密封材料1748包括預組裝的底膠材料，諸如無流動底膠（NUF）材料、非導電膏（NCP）材料及非導電膜（NCF）材料。在一個實例中，密封材料1748包括組裝後的底膠材料，諸如毛細管底膠（CUF）材料和模製底膠（MUF）材料。在一個實施例中，密封材料1748包括含低膨脹填料的樹脂，諸如填充有（例如，包含）二氧化矽、氮化鋁、氧化鋁、碳化矽、氮化矽、鍶鈰鈦氧化物（Sr 2Ce 2Ti 5O 16）、矽酸鋯、矽灰石、氧化鈹、二氧化鈰、氮化硼、鈣銅鈦氧化物（CaCu 3Ti 4O 12）、氧化鎂、二​​氧化鈦、氧化鋅等的環氧樹脂。在一些實施例中，密封材料1748的厚度與焊料凸塊1246的直徑對應。
在一個實施例中，焊料凸塊1246由一種或多種金屬間化合物形成，諸如錫（Sn）和鉛（Pb）、銀（Ag）、銅（Cu）或其任何其他合適的金屬的組合。例如，焊料凸塊1246由諸如錫-鉛、錫-銀、錫-銅或任何其他合適的材料或其組合的焊料合金形成。在一個實施例中，焊料凸塊1246包括C4（可控熔塌晶粒連接）凸塊。在一個實施例中，焊料凸塊1246包括C2（晶粒連接，諸如具有焊料蓋的銅柱）。C2焊料凸塊的利用使得接觸墊之間能夠有較小的間距，並且改善堆疊結構1700的熱及/或電屬性。在一些實施例中，焊料凸塊1246的直徑在約10μm與約150μm之間，諸如直徑在約50μm與約100μm之間。焊料凸塊1246可進一步藉由任何合適的晶圓凸塊處理形成，包括但不限於電化學沉積（ECD）和電鍍。
圖18示意性地示出了類似於堆疊結構1700a的利用焊料凸塊1246而不是堆積堆疊方法來形成個別的堆疊記憶體（例如，DRAM）結構1800a-c的有效方法。如所描繪，將期望記憶體晶粒1526嵌入到重構基板1000內並且利用焊料凸塊1246堆疊，以提供每個重構基板1000的互連及/或重新分配連接之間的耦合。在圖18中所示的示例性實施例中，每個重構基板1000中的記憶體晶粒1526佈置在先前參考圖10I-圖10K和方法900描述的晶粒堆疊1026內。還預期的是，記憶體晶粒1526可個別放置或佈置成在重構基板1000的每個腔中具有附加記憶體晶粒1526的並排配置。在將期望數量的重構基板1000與焊料凸塊1246堆疊之後，可從其單切出個別的堆疊DRAM結構1800a-c，從而致能具有焊料凸塊1246的批次記憶體堆疊。
上述的堆疊結構和方法通常包括具有基本上相同的垂直定向的嵌入式半導體晶粒和元件，其中其主動表面面向堆疊結構的相同方向或側面。然而，進一步預期的是，半導體晶粒和其他元件可嵌入具有不同（例如，相反）定向的上述結構內。圖19示出了形成示例性堆疊式3D結構2000的代表性方法1900的流程圖，其中嵌入式半導體晶粒或其他元件在不同層（例如，水平）之間具有不同的垂直定向。圖20A-圖20F示意性地示出了在方法1900的不同階段的堆疊式3D結構2000的截面圖。因此，為清楚起見，本文將一起描述圖19和圖20A-圖20F。與方法1300一樣，參考圖19和圖20A-圖20F描述的方法也可描述為「堆積堆疊」。
通常，方法1900在操作1902和圖20A開始，其中在要與元件的另一層整合的重構基板1000a的期望表面上形成基層2010。重構基板1000a可包括上述所有特徵，包括由矽基板302a形成並具有在其中圖案化的腔305a和通孔303a的結構框架。基層2010基本上類似於基層1410，並且可由相同的材料和藉由以上參考圖13和圖14A-圖14D描述的相同方法來形成。
如圖20A所描繪，基層2010形成在主表面1007上方，該主表面1007具有在其上的單個重新分配層1258a。儘管描繪為具有單個重新分配層1258a，但是重構基板1000a可具有在其任何期望表面上形成的多於或少於一個的重新分配層。通常，基層2010形成在重構基板1000a的表面上，該表面對應於半導體晶粒626a的主動表面628a面向的側面（例如，朝向側面來定向）。在本實例中，主動表面628a朝向基板302a的側面677來定向。
在操作1904和圖20B，將結構化基板302b對準並放置在形成在重構基板1000a上的基層2010上。通常，結構化基板302b具有與重構基板1000a的基板302a基本上相同的尺寸。如參考方法1300所述，第二結構化基板302b可包括在其中圖案化的任何期望特徵，包括通孔303b和腔305b。在一些實施例中，基板302b進一步包括氧化物層314或金屬覆層315。在放置期間，基板302b與重構基板1000a對準，使得形成在基板302b中的通孔303b與重新分配連接1244a或互連1044a的接觸點對準。
在操作1906，將各自具有一個或多個半導體晶粒626b的一個或多個單切封裝1200放置在腔305b內，並且之後對其進行層壓。如圖20C所描繪，單切封裝1200放置在腔305b中，其中半導體晶粒626b的主動表面628b面向基層2010，因此處於與主動表面628a相對的定向。如前所述，腔305b可具有任何期望的橫向尺寸和幾何形狀，以致能在其中放置具有不同類型的半導體元件及/或晶粒的封裝1200。因此，半導體晶粒626b可以是彼此相同的類型或不同的類型，及/或可以是與嵌入重構基板1000a內的半導體晶粒626a相同的類型或不同的類型。進一步預期的是，在某些實施例中，可將中間晶粒組件602放置在腔305b內，取代單切封裝1200，或除此之外。
就在將封裝1200層壓在基板302b內時，在操作1908和圖20D，在封裝1200和基板302b上方形成絕緣層2019。絕緣層2019與絕緣層619基本上相似，並且可由上述相同材料和相同方法來形成。因此，在基板302上方形成絕緣層2019導致基板302b的任何未占用的腔305b和通孔303b被絕緣介電質材料填充，以及封裝1200嵌入基板302b內。
在操作1910-1912和圖20E-圖20F，一個或多個互連1044c穿過介電質填充的通孔303b形成，並且與重構基板1000a的互連1044a或重新分配連接1244a連接。此外，可在絕緣層2019中形成新的重新分配連接1244c，以重新路由封裝1200的互連1044b。類似於上述處理，在金屬化之前，一個或多個穿過組件的通孔603及/或重新分配通孔1203被雷射鑽孔穿過絕緣層2019、封裝1200及/或基層2010的介電質材料。穿過組件的通孔603及/或重新分配通孔1203的鑽孔暴露了互連1044a、重新分配連接1244a及/或互連1044b的接觸點（例如，頂表面），從而使得互連1044b及/或重新分配連接1244c能夠與其直接接觸形成。因此，在藉由雷射鑽孔來暴露下面的導電特徵之後，可直接在重新分配連接1244a和互連1044a上方並且與重新分配連接1244a和互連1044a接觸，來形成互連1044c（例如，如以上實施例中所述，藉由生長或鍍覆導電材料），從而消除了對利用重構基板1000a與上面整合的封裝1200之間的中間電性耦合結構（諸如焊料凸塊或接觸墊）的任何需要。就在操作1912完成時，可形成一個或多個附加的重新分配層，及/或在堆疊結構2000的期望表面上方堆疊元件。
堆疊結構1400、1500a-d、1600、1700a-b、1800a-c及1900提供了優於習知堆疊結構的多個優點。這樣的好處包括薄的外形因數和高的晶粒對封裝體積比，這使得I/O縮放能夠更大，以滿足人工智慧（AI）和高性能計算（HPC）的不斷增加的頻寬和功率效率要求。結構化矽框架的利用提供了最佳的材料剛度和導熱性，用以改善了電性能、熱管理及3D整合電路（3D IC）架構的可靠性。此外，與習知TSV技術相比，本文所述的穿過組件的通孔和通孔中通孔的結構的製造方法以相對較低的製造成本提供了用於3D整合的高性能和靈活性。
總而言之，本文所述的實施例有利地提供了用於製造先進的整合半導體元件的重構基板形成和晶圓對晶圓堆疊的改進方法。藉由利用上述方法，可在玻璃及/或矽基板上形成高的長寬比特徵，從而致能經濟地形成用於2D和3D整合的較薄和較窄的重構基板。本文所述的薄且小的外形因數的重構基板和重構基板堆疊不僅提供了高的I/O密度和改進的頻寬和功率的優勢，而且可藉由消除單晶粒覆晶附接、引線鍵合及包覆成型步驟（這在整合半導體元件的大量製造中易於受到特徵損害），提供了具有雙面金屬化和高生產良率的更經濟製造。
儘管前述內容針對本揭示的實施例，但是可在不脫離本揭示的基本範疇的情況下，設計本揭示的其他和進一步實施例，並且本揭示的範疇由後面的申請專利範圍來確定。
100:方法 110:操作 120:操作 130:操作 140:操作 140b:封裝SiP 140c:堆疊式3D結構 200:方法 210:操作 220:操作 230:操作 240:操作 302:基板 302a:基板 302b:基板 303:通孔 303a:通孔 303b:通孔 305:腔 305a:腔 305b:腔 305c:腔 305d:腔 305e:腔 305f:腔 314:氧化物層 315:金屬覆層 403:列 403a:列 403b:列 410:劃線 412:區域 500:方法 502:操作 504:操作 506:操作 508:操作 510:操作 512:操作 514:操作 516:操作 518:操作 520:操作 522:操作 602:組件 603:通孔 606:表面 608:表面 616:絕緣膜 616a:絕緣膜 616b:絕緣膜 618:可流動層 618a:可流動層 618b:可流動層 619:絕緣層 622a:保護層 622b:保護層 624:載體 626:半導體晶粒 626a:半導體晶粒 626b:半導體晶粒 627:虛擬晶粒 628:主動表面 628a:主動表面 628b:主動表面 630:接觸 630a:接觸 632:接觸孔 633:覆層通孔 650:空隙 651:間隙 660:保護膜 662:保護膜 664:保護膜 675:側面 677:側面 700:方法 710:操作 720:操作 730:操作 740:操作 750:操作 760:操作 825:載體 900:方法 910:操作 920:操作 940:操作 950:操作 970:操作 1000:重構基板 1000a:重構基板 1000b:重構基板 1002:基板 1005:表面 1007:表面 1026:堆疊 1040:黏附層 1042:種子層 1044:互連 1044a:互連 1044b:互連 1044c:互連 1048:黏合劑層 1050:抗蝕劑膜 1100:方法 1102:操作 1104:操作 1106:操作 1108:操作 1110:操作 1112:操作 1116:操作 1120:操作 1122:操作 1200:封裝 1203:重新分配通孔 1216:絕緣膜 1218:可流動層 1222:保護層 1240:黏附層 1242:種子層 1244:重新分配連接 1244a:重新分配連接 1244b:重新分配連接 1244c:重新分配連接 1246:焊料凸塊 1250:抗蝕劑膜 1258:重新分配層 1258a:重新分配層 1258b:重新分配層 1260:重新分配層 1290:覆層連接 1295:電子系統 1296:電子系統 1297:半導體元件 1297A:半導體元件 1298:半導體元件 1298A:半導體元件 1299:接地 1300:方法 1302:操作 1304:操作 1308:操作 1322:保護層 1324:載體 1400:結構 1410:基層 1416:絕緣膜 1418:可流動層 1422:保護層 1500a:DRAM結構 1500b:DRAM結構 1500c:DRAM結構 1526:記憶體晶粒 1528:主動邏輯晶粒 1530:接觸 1550:HBM結構 1570:覆晶堆疊 1572:記憶體晶粒 1574:控制器晶粒 1576:焊料凸塊 1600:結構 1700:堆疊結構 1700a:堆疊結構 1700b:堆疊結構 1748:密封材料 1800a:結構 1800b:結構 1800c:結構 1900:方法 1902:操作 1904:操作 1908:操作 1912:操作 2000:堆疊結構 2010:基層 2019:絕緣層
因此，可詳細理解本揭示的上述特徵的方式，可藉由參考實施例來對上文簡要概述的本揭示進行更詳細的描述，其中一些實施例在附圖中示出。然而，應注意的是，附圖僅示出示例性實施例，而因此不應被認為是對其範疇的限制，並且可允許其他等效實施例。
圖1示出了根據本文描述的實施例的用於形成重構基板的處理的流程圖。
圖2示出了根據本文描述的實施例的在形成重構基板期間的基板結構化處理的流程圖。
圖3A-圖3E示意性地示出了在圖2中描繪的基板結構化處理的不同階段的基板的截面圖。
圖4A-圖4B示出了根據本文描述的實施例的利用圖2和圖3A-圖3E中描繪的處理來結構化基板的示意性頂視圖。
圖5示出了根據本文描述的實施例的用於形成具有穿過組件的通孔和接觸孔的中間晶粒組件的處理的流程圖。
圖6A-圖6K示意性地示出了在圖5中描繪的處理的不同階段的中間晶粒組件的截面圖。
圖7示出了根據本文描述的實施例的用於形成具有穿過組件的通孔和接觸孔的中間晶粒組件的處理的流程圖。
圖8A-圖8G示意性地示出了在圖7中描繪的處理的不同階段的中間晶粒組件的截面圖。
圖9示出了根據本文描述的實施例的用於在中間晶粒組件中形成互連的處理的流程圖。
圖10A-圖10K示意性地示出了在圖9中描繪的互連形成處理的不同階段的中間晶粒組件的截面圖。
圖11示出了根據本文描述的實施例的用於在重構基板上形成重新分配層然後進行單切的處理的流程圖。
圖12A-圖12N示意性地示出了在如圖11中描繪的形成重新分配層然後進行單切的不同階段的重構基板的截面圖。
圖13示出了根據本文描述的實施例的用於藉由堆積堆疊來形成整合重構基板的堆疊式3D結構的處理的流程圖。
圖14A-圖14D示意性地示出了在如圖13中描繪的堆積堆疊的不同階段的堆疊式3D結構的截面圖。
圖15A-圖15C示意性地示出了根據本文描述的實施例的結合有藉由圖13中描繪的處理來形成的動態隨機存取記憶體（DRAM）堆疊的結構的截面圖。
圖16示意性地示出了根據本文描述的實施例的整合重構基板的堆疊式3D結構。
圖17A-圖17B示意性地示出了根據本文描述的實施例的整合重構基板的堆疊式3D結構。
圖18示意性地示出了根據某些實施例的藉由本文描述的處理來形成的動態隨機存取記憶體（DRAM）堆疊的截面圖。
圖19示出了根據本文描述的實施例的用於藉由堆積堆疊來形成整合重構基板的堆疊式3D結構的處理的流程圖。
圖20A-圖20F示意性地示出了在如圖19中描繪的堆積堆疊的不同階段的堆疊式3D結構的截面圖。
為了促進理解，已在可能的地方使用了相同的元件符號，來表示圖中共有的相同元件。可預期的是，一個實施例的元件和特徵可有益地併入其他實施例中，而無需進一步記載。
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302a:基板
302b:基板
619:絕緣層
626a:半導體晶粒
626b:半導體晶粒
630a:接觸
632:接觸孔
1000a:重構基板
1000b:重構基板
1044a:互連
1044b:互連
1244a:重新分配連接
1244b:重新分配連接
1308:操作
1400:結構

Claims (19)

  1. 一種封裝組件，包括： 一框架，該框架具有與一第二表面相對的一第一表面，該框架進一步包括： 一框架材料，該框架材料包括一第一材料，該第一材料包括矽； 至少一個腔，其中一半導體晶粒設置在該至少一個腔中； 一通孔，該通孔包括一通孔表面，該通孔表面界定一開口，該開口從該第一表面穿過該框架延伸到該第二表面；及 一金屬覆層，該金屬覆層形成在該框架上，該金屬覆層至少接觸該第一表面、該第二表面及該通孔表面； 一絕緣層，該絕緣層設置在該框架的該第一表面和該第二表面上方，該絕緣層接觸該半導體晶粒的每一側面的至少一部分；及 一電性互連，該電性互連設置在通孔內，其中該絕緣層設置在該通孔表面與該電性互連之間。
  2. 如請求項1所述之封裝組件，其中該第一材料包括碳化矽或氮化矽。
  3. 如請求項1所述之封裝組件，其中該至少一個腔從該第一表面延伸到該第二表面。
  4. 如請求項1所述之封裝組件，其中該絕緣層從該第一表面穿過該通孔和該至少一個腔延伸到該第二表面。
  5. 如請求項1所述之封裝組件，其中該絕緣層包括一環氧樹脂材料。
  6. 如請求項5所述之封裝組件，其中該環氧樹脂材料進一步包括尺寸範圍在約40nm與約1.5μm之間的陶瓷顆粒。
  7. 如請求項6所述之封裝組件，其中該陶瓷顆粒包括以下項目中的一者或多者：氮化鋁（AlN）、氧化鋁（Al 2O 3）、碳化矽（SiC）、氮化矽（Si 3N 4）、Sr 2Ce 2Ti 5O 16陶瓷、矽酸鋯（ZrSiO 4）、矽灰石（CaSiO 3）、氧化鈹（BeO）、二氧化鈰（CeO 2）、氮化硼（BN）、鈣銅鈦氧化物（CaCu 3Ti 4O 12）、氧化鎂（MgO）、二氧化鈦（TiO 2）及氧化鋅（ZnO）。
  8. 如請求項1所述之封裝組件，其中該金屬覆層進一步接觸該至少一個腔的一個或多個側壁。
  9. 如請求項1所述之封裝組件，其中該金屬覆層包括鎳、鋁、金、鈷、銀、鈀或錫的一純金屬層。
  10. 如請求項1所述之封裝組件，其中該金屬覆層包括鎳、鋁、金、鈷、銀、鈀或錫的一合金。
  11. 如請求項1所述之封裝組件，其中該金屬覆層直接耦合到穿過該絕緣層設置的一個或多個覆層連接。
  12. 如請求項11所述之封裝組件，其中該金屬覆層是一參考層，該參考層經配置為電耦合到一外部參考電壓或接地。
  13. 如請求項1所述之封裝組件，其中該金屬覆層包括一第一金屬層和一第二金屬層，該第一金屬層形成在該框架上，該第二金屬層形成在該第一金屬層上。
  14. 一種封裝組件，包括： 一嵌入式晶粒組件，該嵌入式晶粒組件包括： 一框架，該框架包括一第一材料，該第一材料包括矽； 一金屬覆層，該金屬覆層設置在該框架上方； 一個或多個半導體晶粒，該一個或多個半導體晶粒設置在該框架內，該一個或多個半導體晶粒具有形成在其上的一積體電路；及 一絕緣層，該絕緣層形成在該金屬覆層上，該絕緣層包括一環氧樹脂材料，該環氧樹脂材料具有設置在其中的陶瓷顆粒；及 一個或多個金屬互連，該一個或多個金屬互連設置在該嵌入式晶粒組件的一部分內。
  15. 如請求項14所述之封裝組件，其中該框架進一步包括： 一個或多個腔，該一個或多個腔從該框架的一第一表面延伸到該框架的一第二表面，該一個或多個腔具有嵌入其中的該一個或多個半導體晶粒；及 一個或多個通孔，該一個或多個通孔形成在該框架中，該一個或多個通孔中之每個通孔包括一通孔表面，該通孔表面界定一開口，該開口從該第一表面穿過該框架延伸到該第二表面，其中該一個或多個金屬互連穿過該一個或多個通孔設置。
  16. 如請求項15所述之封裝組件，其中該金屬覆層至少接觸該第一表面、該第二表面及每個通孔表面。
  17. 如請求項16所述之封裝組件，其中該金屬覆層進一步接觸該一個或多個腔的一個或多個側壁。
  18. 如請求項14所述之封裝組件，其中該金屬覆層包括鎳、鋁、金、鈷、銀、鈀或錫的一合金或一純金屬層。
  19. 一種封裝組件，包括： 一嵌入式晶粒組件，該嵌入式晶粒組件包括： 一框架，該框架包括一第一材料，該第一材料包括矽； 一鎳覆層，該鎳覆層形成在該框架上方； 一個或多個半導體晶粒，該一個或多個半導體晶粒設置在該框架內； 一第一絕緣層，該第一絕緣層形成在該框架上，該第一絕緣層包括一環氧樹脂材料，該環氧樹脂材料包括陶瓷顆粒； 一個或多個電性互連，該一個或多個電性互連穿過該框架或該第一絕緣層設置；及 一個或多個覆層連接，該一個或多個覆層連接耦合到該鎳覆層並且穿過該第一絕緣層設置；及 一重新分配層，該重新分配層形成在該嵌入式晶粒組件上，該重新分配層包括： 一第二絕緣層，該第二絕緣層形成在該第一絕緣層上；及 一個或多個電性重新分配連接，該一個或多個電性重新分配連接穿過該第二絕緣層設置。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020217394A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217401A1 (ja) 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
CN112086547A (zh) * 2019-06-13 2020-12-15 光宝光电(常州)有限公司 发光二极管封装结构
US20210272945A1 (en) * 2019-06-13 2021-09-02 Lite-On Opto Technology (Changzhou) Co., Ltd. Multiple pixel package structure with buried chip and electronic device using the same
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
CN111785645B (zh) * 2020-07-13 2021-12-03 珠海越亚半导体股份有限公司 封装基板及其制作方法
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11742282B2 (en) * 2020-08-07 2023-08-29 Micron Technology, Inc. Conductive interconnects
US11315890B2 (en) 2020-08-11 2022-04-26 Applied Materials, Inc. Methods of forming microvias with reduced diameter
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US11462488B2 (en) * 2020-09-03 2022-10-04 Intel Corporation Substrate cores for warpage control
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
EP4016618A1 (en) * 2020-12-21 2022-06-22 Hamilton Sundstrand Corporation Power device packaging
CN112820693B (zh) * 2020-12-31 2022-03-04 广东工业大学 一种基于纳米金属的嵌入式三维互连结构制备方法
CN112908943A (zh) * 2021-01-12 2021-06-04 华为技术有限公司 一种埋入式封装结构及其制备方法、终端设备
US20220238473A1 (en) * 2021-01-25 2022-07-28 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices and corresponding semiconductor device
US11715696B2 (en) * 2021-04-22 2023-08-01 Micron Technology, Inc. Semiconductor devices with recessed pads for die stack interconnections
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
KR20230012365A (ko) * 2021-07-15 2023-01-26 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20230044903A1 (en) * 2021-08-04 2023-02-09 Nxp Usa, Inc. Semiconductor device with rf interposer and method therefor
US20230129405A1 (en) * 2021-10-26 2023-04-27 Applied Materials, Inc. Semiconductor device packaging methods
CN118202460A (zh) * 2021-11-05 2024-06-14 美商艾德亚半导体接合科技有限公司 多沟道器件堆叠
US20230148220A1 (en) * 2021-11-11 2023-05-11 Applied Materials, Inc. Semiconductor device packages
KR20230086509A (ko) * 2021-12-08 2023-06-15 삼성전자주식회사 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법
US12094726B2 (en) * 2021-12-13 2024-09-17 Applied Materials, Inc. Adapting electrical, mechanical, and thermal properties of package substrates
US20230378047A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Semiconductor device packages with enhanced thermo-mechanical reliability
US12014484B2 (en) 2022-06-13 2024-06-18 National Technology & Engineering Solutions Of Sandia, Llc Thermographic phosphor digital image correlation
CN115172176B (zh) * 2022-09-06 2023-09-22 合肥圣达电子科技实业有限公司 陶瓷基板及其制备方法、微波器件及其封装外壳结构
EP4391741A1 (en) * 2022-12-22 2024-06-26 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Glass barrier layer product, and manufacture method
US20240234249A1 (en) * 2023-01-06 2024-07-11 Nanya Technology Corporation Semiconductor device with polymer liner and method for fabricating the same
US20240321763A1 (en) * 2023-03-24 2024-09-26 Qualcomm Incorporated Package substrate comprising at least two core layers
CN116666231A (zh) * 2023-08-01 2023-08-29 广东佛智芯微电子技术研究有限公司 嵌入式芯片扇出型封装结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200501853A (en) * 2003-06-30 2005-01-01 Siliconware Precision Industries Co Ltd Printed circuit boards and method for fabricating the same
US20050277282A1 (en) * 2004-06-14 2005-12-15 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate
US20060127567A1 (en) * 2004-09-28 2006-06-15 Seiko Epson Corporation Wiring pattern formation method, manufacturing method for multi layer wiring substrate, and electronic device
US20090084596A1 (en) * 2007-09-05 2009-04-02 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
TW201338650A (zh) * 2011-12-26 2013-09-16 Panasonic Corp 配線基板與其製造方法
US20170040250A1 (en) * 2014-04-24 2017-02-09 Sht Smart High Tech Ab Method of manufacturing a flexible substrate with carbon nanotube vias and corresponding flexible substrate
TW201903981A (zh) * 2017-06-02 2019-01-16 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
TW201907530A (zh) * 2013-09-26 2019-02-16 美商通用電機股份有限公司 具有功率覆蓋結構之嵌入式功率模組

Family Cites Families (381)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3069560A (en) 1959-03-09 1962-12-18 Burroughs Corp Pulse amplifier with means maintaining current drain constant in different conductive states
US4073610A (en) 1976-02-05 1978-02-14 Cox Bernard K Apparatus for producing a foldable plastic strip
US4751349A (en) * 1986-10-16 1988-06-14 International Business Machines Corporation Zirconium as an adhesion material in a multi-layer metallic structure
JPH0494592A (ja) 1990-08-10 1992-03-26 Cmk Corp プリント配線板におけるスルーホールに対する充填材の充填方法
US5126016A (en) 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers
US5519332A (en) 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5474834A (en) * 1992-03-09 1995-12-12 Kyocera Corporation Superconducting circuit sub-assembly having an oxygen shielding barrier layer
JP2819523B2 (ja) 1992-10-09 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 印刷配線板及びその製造方法
US5367143A (en) 1992-12-30 1994-11-22 International Business Machines Corporation Apparatus and method for multi-beam drilling
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US5783870A (en) 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5670262A (en) 1995-05-09 1997-09-23 The Dow Chemical Company Printing wiring board(s) having polyimidebenzoxazole dielectric layer(s) and the manufacture thereof
US5767480A (en) 1995-07-28 1998-06-16 National Semiconductor Corporation Hole generation and lead forming for integrated circuit lead frames using laser machining
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
WO1997046349A1 (en) 1996-06-05 1997-12-11 Burgess Larry W Blind via laser drilling system
US7062845B2 (en) 1996-06-05 2006-06-20 Laservia Corporation Conveyorized blind microvia laser drilling system
US6631558B2 (en) 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
US5841102A (en) 1996-11-08 1998-11-24 W. L. Gore & Associates, Inc. Multiple pulse space processing to enhance via entrance formation at 355 nm
EP0974817A4 (en) 1997-04-03 2006-09-13 Yamatake Corp CIRCUIT BOARD AND SENSOR, AND PROCESS FOR PRODUCING THE SAME
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6388202B1 (en) 1997-10-06 2002-05-14 Motorola, Inc. Multi layer printed circuit board
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
GB9811328D0 (en) 1998-05-27 1998-07-22 Exitech Ltd The use of mid-infrared lasers for drilling microvia holes in printed circuit (wiring) boards and other electrical circuit interconnection packages
MY144574A (en) 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
SE513341C2 (sv) 1998-10-06 2000-08-28 Ericsson Telefon Ab L M Arrangemang med tryckta kretskort samt metod för tillverkning därav
US6039889A (en) 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
US6117704A (en) 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
US6599836B1 (en) 1999-04-09 2003-07-29 Micron Technology, Inc. Planarizing solutions, planarizing machines and methods for mechanical or chemical-mechanical planarization of microelectronic-device substrate assemblies
US6212769B1 (en) 1999-06-29 2001-04-10 International Business Machines Corporation Process for manufacturing a printed wiring board
JP2003506216A (ja) 1999-08-03 2003-02-18 イクシィル・テクノロジー・リミテッド 回路シンギュレーションシステム及び方法
EP2081419B1 (en) 1999-09-02 2013-08-07 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
US6713719B1 (en) 1999-09-30 2004-03-30 Siemens Aktiengesellschaft Method and device for laser drilling laminates
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
US6927176B2 (en) 2000-06-26 2005-08-09 Applied Materials, Inc. Cleaning method and solution for cleaning a wafer in a single wafer process
US6593240B1 (en) 2000-06-28 2003-07-15 Infineon Technologies, North America Corp Two step chemical mechanical polishing process
US20020048715A1 (en) 2000-08-09 2002-04-25 Bret Walczynski Photoresist adhesive and method
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6459046B1 (en) 2000-08-28 2002-10-01 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method for producing the same
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
JP4108285B2 (ja) 2000-12-15 2008-06-25 イビデン株式会社 多層プリント配線板の製造方法
US6388207B1 (en) 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
JP5004378B2 (ja) 2001-01-10 2012-08-22 イビデン株式会社 多層プリント配線板
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2001244591A (ja) 2001-02-06 2001-09-07 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US6512182B2 (en) 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US7160432B2 (en) 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
JP4643889B2 (ja) 2001-03-22 2011-03-02 エレクトロ サイエンティフィック インダストリーズ インコーポレーテッド レーザ加工システム及び方法
US6465084B1 (en) 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
US6677552B1 (en) 2001-11-30 2004-01-13 Positive Light, Inc. System and method for laser micro-machining
JP2003188340A (ja) 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US20030162398A1 (en) 2002-02-11 2003-08-28 Small Robert J. Catalytic composition for chemical-mechanical polishing, method of using same, and substrate treated with same
US6506632B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
US7358157B2 (en) 2002-03-27 2008-04-15 Gsi Group Corporation Method and system for high-speed precise laser trimming, scan lens system for use therein and electrical device produced thereby
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP2003347741A (ja) * 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP3822549B2 (ja) * 2002-09-26 2006-09-20 富士通株式会社 配線基板
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7091589B2 (en) 2002-12-11 2006-08-15 Dai Nippon Printing Co., Ltd. Multilayer wiring board and manufacture method thereof
US7105931B2 (en) 2003-01-07 2006-09-12 Abbas Ismail Attarwala Electronic package and method
US8704359B2 (en) 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
JP2004311788A (ja) 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
JP2004335641A (ja) 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
EP1478021B1 (en) 2003-05-15 2008-07-16 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US20060283716A1 (en) 2003-07-08 2006-12-21 Hooman Hafezi Method of direct plating of copper on a ruthenium alloy
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
US7271012B2 (en) 2003-07-15 2007-09-18 Control Systemation, Inc. Failure analysis methods and systems
EP1515364B1 (en) 2003-09-15 2016-04-13 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7364985B2 (en) 2003-09-29 2008-04-29 Micron Technology, Inc. Method for creating electrical pathways for semiconductor device structures using laser machining processes
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP4081052B2 (ja) 2003-12-05 2008-04-23 三井金属鉱業株式会社 プリント配線基板の製造法
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US7309515B2 (en) 2004-02-04 2007-12-18 Industrial Technology Research Institute Method for fabricating an imprint mold structure
TWI256095B (en) 2004-03-11 2006-06-01 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer and process for fabricating the same
US20060000814A1 (en) 2004-06-30 2006-01-05 Bo Gu Laser-based method and system for processing targeted surface material and article produced thereby
JP4265997B2 (ja) * 2004-07-14 2009-05-20 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US8571541B2 (en) 2004-07-15 2013-10-29 Avaya Inc. Proximity-based authorization
DE102004038852B4 (de) 2004-08-10 2006-06-29 Webasto Ag Spritzgießmaschine
CN100566505C (zh) 2004-09-01 2009-12-02 住友金属矿山株式会社 2层挠性基板及其制造方法
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US20060073234A1 (en) 2004-10-06 2006-04-06 Williams Michael E Concrete stamp and method of manufacture
JP4564342B2 (ja) 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
TWI301660B (en) 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
TWI245388B (en) 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI260056B (en) 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP2006216712A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP2006216713A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
TWI283553B (en) 2005-04-21 2007-07-01 Ind Tech Res Inst Thermal enhanced low profile package structure and method for fabricating the same
US7919844B2 (en) 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
KR100714196B1 (ko) 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
US20070042563A1 (en) 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US20070077865A1 (en) 2005-10-04 2007-04-05 Cabot Microelectronics Corporation Method for controlling polysilicon removal
KR100772639B1 (ko) 2005-10-18 2007-11-02 한국기계연구원 다이아몬드상 카본 박막을 이용한 미세 임프린트리소그래피용 스탬프 및 그 제조방법
CN100463128C (zh) 2005-11-25 2009-02-18 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制作方法
CN100524717C (zh) 2005-11-25 2009-08-05 全懋精密科技股份有限公司 芯片内埋的模块化结构
KR100688701B1 (ko) 2005-12-14 2007-03-02 삼성전기주식회사 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
US7808799B2 (en) 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
KR101037229B1 (ko) 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
KR20090031349A (ko) 2006-04-28 2009-03-25 폴리셋 컴파니, 인코퍼레이티드 재분배층 적용을 위한 실록산 에폭시 중합체
EP2023382A4 (en) 2006-05-01 2010-03-31 Mitsubishi Chem Corp CHEMICAL ATTACK METHOD, ETCH MASK, AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE USING THE SAME
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100731112B1 (ko) 2006-07-24 2007-06-22 동부일렉트로닉스 주식회사 포토 레지스트를 제거하기 위한 ｃｍｐ 슬러리
JP5252792B2 (ja) 2006-08-25 2013-07-31 日本ミクロコーティング株式会社 酸化物超伝導体用テープ基材の研磨方法並びに酸化物超伝導体及び酸化物超伝導体用基材
JP4955349B2 (ja) 2006-09-07 2012-06-20 新光電気工業株式会社 半導体装置
JP2008073740A (ja) 2006-09-22 2008-04-03 Disco Abrasive Syst Ltd ビアホールの加工方法
KR20080037296A (ko) 2006-10-25 2008-04-30 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
US7427562B2 (en) 2006-11-08 2008-09-23 Motorla, Inc. Method for fabricating closed vias in a printed circuit board
US20080136002A1 (en) 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7915737B2 (en) 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
TWI330401B (en) 2006-12-25 2010-09-11 Unimicron Technology Corp Circuit board structure having embedded semiconductor component and fabrication method thereof
KR101030769B1 (ko) 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
CN100561696C (zh) 2007-03-01 2009-11-18 全懋精密科技股份有限公司 嵌埋半导体芯片的结构及其制法
US7757196B2 (en) 2007-04-04 2010-07-13 Cisco Technology, Inc. Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards
JP2008277339A (ja) 2007-04-25 2008-11-13 Tdk Corp 電子部品およびその製造方法
US7932175B2 (en) 2007-05-29 2011-04-26 Freescale Semiconductor, Inc. Method to form a via
US8710402B2 (en) 2007-06-01 2014-04-29 Electro Scientific Industries, Inc. Method of and apparatus for laser drilling holes with improved taper
FR2917234B1 (fr) 2007-06-07 2009-11-06 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice semi-conductrice.
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
JP4551468B2 (ja) * 2007-09-05 2010-09-29 太陽誘電株式会社 電子部品内蔵型多層基板
EP2201600B1 (en) 2007-10-15 2019-01-02 IMEC vzw Method for producing through-substrate vias
US8476769B2 (en) 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US7791174B2 (en) * 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US8129212B2 (en) * 2008-03-25 2012-03-06 Applied Materials, Inc. Surface cleaning and texturing process for crystalline solar cells
JP5280079B2 (ja) 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
US8017451B2 (en) * 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
TW200948888A (en) * 2008-04-16 2009-12-01 Henkel Corp Flow controllable B-stageable composition
KR20090116168A (ko) 2008-05-06 2009-11-11 삼성전자주식회사 금속 배선 기판, 박막 트랜지스터 기판, 및 금속 배선의형성 방법
US7842542B2 (en) 2008-07-14 2010-11-30 Stats Chippac, Ltd. Embedded semiconductor die package and method of making the same using metal frame carrier
SG158823A1 (en) 2008-07-18 2010-02-26 United Test & Assembly Ct Ltd Packaging structural member
TWI363411B (en) 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
EP2307519A4 (en) 2008-07-22 2014-02-05 Saint Gobain Abrasives Inc COATED ABRASIVE PRODUCTS CONTAINING AGGREGATES
US20100062287A1 (en) 2008-09-10 2010-03-11 Seagate Technology Llc Method of polishing amorphous/crystalline glass to achieve a low rq & wq
US9006028B2 (en) 2008-09-12 2015-04-14 Ananda H. Kumar Methods for forming ceramic substrates with via studs
US7749900B2 (en) 2008-09-30 2010-07-06 Intel Corporation Method and core materials for semiconductor packaging
US8633420B2 (en) 2008-10-10 2014-01-21 Ipg Microsystems Llc Laser machining systems and methods with debris extraction
JP5246103B2 (ja) * 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
US7982305B1 (en) 2008-10-20 2011-07-19 Maxim Integrated Products, Inc. Integrated circuit package including a three-dimensional fan-out / fan-in signal routing
JP5111342B2 (ja) 2008-12-01 2013-01-09 日本特殊陶業株式会社 配線基板
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8592992B2 (en) 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
KR20100067966A (ko) 2008-12-12 2010-06-22 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
EP2377375B1 (en) 2008-12-13 2016-01-27 M-Solv Limited Method and apparatus for laser machining relatively narrow and relatively wide structures
US7932608B2 (en) 2009-02-24 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via formed with a post passivation interconnect structure
KR101065744B1 (ko) 2009-02-27 2011-09-19 주식회사 티지솔라 요철구조가 형성된 기판을 이용한 태양전지의 제조방법
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP5413456B2 (ja) 2009-04-20 2014-02-12 日立化成株式会社 半導体基板用研磨液及び半導体基板の研磨方法
US7955942B2 (en) 2009-05-18 2011-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming a 3D inductor from prefabricated pillar frame
CN101898405A (zh) 2009-05-27 2010-12-01 鸿富锦精密工业（深圳）有限公司 模具流道组合
TWI523720B (zh) 2009-05-28 2016-03-01 伊雷克托科學工業股份有限公司 應用於雷射處理工件中的特徵的聲光偏轉器及相關雷射處理方法
US20100307798A1 (en) 2009-06-03 2010-12-09 Izadian Jamal S Unified scalable high speed interconnects technologies
US20120128891A1 (en) 2009-07-29 2012-05-24 Nissan Chemical Industries, Ltd. Composition for forming resist underlayer film for nanoimprint
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
TWI418272B (zh) 2009-08-25 2013-12-01 Samsung Electro Mech 處理核心基板之空腔的方法
TW201110285A (en) 2009-09-08 2011-03-16 Unimicron Technology Corp Package structure having embedded semiconductor element and method of forming the same
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8772087B2 (en) 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
WO2011048889A1 (ja) 2009-10-22 2011-04-28 日立化成工業株式会社 研磨剤、濃縮１液式研磨剤、２液式研磨剤及び基板の研磨方法
CN102230991B (zh) 2009-10-23 2013-01-09 鸿富锦精密工业（深圳）有限公司 光纤耦合连接器
JP5700241B2 (ja) 2009-11-09 2015-04-15 日立化成株式会社 多層配線基板及びその製造方法
KR20120102680A (ko) 2009-11-11 2012-09-18 암프리우스, 인코포레이티드 전극용 중간 층 제조하기
EP2339627A1 (en) 2009-12-24 2011-06-29 Imec Window interposed die packaging
JP5514559B2 (ja) * 2010-01-12 2014-06-04 新光電気工業株式会社 配線基板及びその製造方法並びに半導体パッケージ
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8470708B2 (en) 2010-02-25 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
WO2011109648A1 (en) 2010-03-03 2011-09-09 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
SG184460A1 (en) 2010-04-12 2012-11-29 Ikonics Corp Photoresist film and methods for abrasive etching and cutting
US8614266B2 (en) 2010-05-05 2013-12-24 Tyco Electronics Services Gmbh Potting for electronic components
US8970006B2 (en) 2010-06-15 2015-03-03 Stmicroelectronics S.R.L. Vertical conductive connections in semiconductor substrates
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
WO2012014724A1 (ja) 2010-07-26 2012-02-02 浜松ホトニクス株式会社 基板加工方法
WO2012016932A1 (en) 2010-08-02 2012-02-09 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
JP2012069926A (ja) 2010-08-21 2012-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US8617990B2 (en) 2010-12-20 2013-12-31 Intel Corporation Reduced PTH pad for enabling core routing and substrate layer count reduction
US8329575B2 (en) 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
JP5693977B2 (ja) 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
US8236584B1 (en) * 2011-02-11 2012-08-07 Tsmc Solid State Lighting Ltd. Method of forming a light emitting diode emitter substrate with highly reflective metal bonding
WO2012122388A2 (en) 2011-03-08 2012-09-13 Georgia Tech Research Corporation Chip-last embedded interconnect structures and methods of making the same
US20120229990A1 (en) * 2011-03-08 2012-09-13 Ibiden Co., Ltd. Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
JP2012195514A (ja) 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
WO2012142592A1 (en) 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
WO2013008415A1 (ja) 2011-07-08 2013-01-17 パナソニック株式会社 配線基板および立体配線基板の製造方法
TWI492680B (zh) 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
JP2013074178A (ja) 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
CN102437110B (zh) 2011-11-30 2015-07-29 北京大学 一种石墨烯垂直互连结构的制作方法
US9224674B2 (en) 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US8772058B2 (en) 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
JP5907081B2 (ja) 2012-02-02 2016-04-20 信越化学工業株式会社 合成石英ガラス基板の製造方法
WO2013126927A2 (en) 2012-02-26 2013-08-29 Solexel, Inc. Systems and methods for laser splitting and device layer transfer
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
JP2013207006A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法
JP2013222889A (ja) 2012-04-18 2013-10-28 Mitsubishi Chemicals Corp 三次元積層型半導体装置用の層間充填剤組成物およびその塗布液
US8698293B2 (en) 2012-05-25 2014-04-15 Infineon Technologies Ag Multi-chip package and method of manufacturing thereof
JP5981232B2 (ja) 2012-06-06 2016-08-31 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP6029342B2 (ja) 2012-06-15 2016-11-24 新光電気工業株式会社 配線基板及びその製造方法
DE102012210472A1 (de) 2012-06-21 2013-12-24 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
KR20150021959A (ko) 2012-06-25 2015-03-03 리서치 트라이앵글 인스티튜트, 인터내셔널 비패턴화된 접착제층을 이용하는 3차원 전자 패키지들
CN103635017B (zh) 2012-08-24 2016-12-28 碁鼎科技秦皇岛有限公司 电路板及其制作方法
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
SE538062C2 (sv) 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
WO2014052130A1 (en) 2012-09-28 2014-04-03 Saint-Gobain Ceramics & Plastics, Inc. Modified microgrinding process
CN102890591B (zh) 2012-09-28 2016-03-09 北京京东方光电科技有限公司 一种触摸屏、触控显示装置及触摸屏的制造方法
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
KR20140042604A (ko) * 2012-09-28 2014-04-07 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US20140103499A1 (en) 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
KR101301507B1 (ko) 2012-11-26 2013-09-04 (주)씨엠코리아 반도체 제조장치용 히터 제조방법 및 그에 따라 제조된 히터
KR102072846B1 (ko) 2012-12-18 2020-02-03 에스케이하이닉스 주식회사 임베디드 패키지 및 제조 방법
KR20140083657A (ko) 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
KR101441632B1 (ko) 2012-12-28 2014-09-23 (재)한국나노기술원 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
KR20150103653A (ko) * 2013-01-07 2015-09-11 가부시끼가이샤 아라이도 마테리아루 세라믹 배선 기판, 반도체 장치, 및 세라믹 배선 기판의 제조 방법
US9236305B2 (en) 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9704809B2 (en) 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US20160122696A1 (en) * 2013-05-17 2016-05-05 Advanced Technology Materials, Inc. Compositions and methods for removing ceria particles from a surface
KR101494413B1 (ko) 2013-05-29 2015-02-17 주식회사 네패스 지지프레임 및 이를 이용한 반도체패키지 제조방법
US20140353019A1 (en) 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
JP6214930B2 (ja) 2013-05-31 2017-10-18 スナップトラック・インコーポレーテッド 多層配線基板
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US8980691B2 (en) 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
DE112013007038B4 (de) 2013-06-29 2024-08-29 Tahoe Research, Ltd. Zwischenverbindungsstruktur umfassend Metall-Rückseiten-Umverteilungsleitungen mit sehr kleinem Teilungsabstand kombiniert mit Durchkontaktierungen
US8952544B2 (en) 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10446335B2 (en) 2013-08-08 2019-10-15 Zhuhai Access Semiconductor Co., Ltd. Polymer frame for a chip, such that the frame comprises at least one via in series with a capacitor
JP6286169B2 (ja) * 2013-09-26 2018-02-28 新光電気工業株式会社 配線基板及びその製造方法
US9530752B2 (en) 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
US20160270242A1 (en) 2013-11-14 2016-09-15 Amogreentech Co., Ltd. Flexible printed circuit board and method for manufacturing same
US9159678B2 (en) 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
WO2015083345A1 (ja) 2013-12-04 2015-06-11 日本特殊陶業株式会社 部品内蔵配線基板及びその製造方法
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10014292B2 (en) 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9355881B2 (en) 2014-02-18 2016-05-31 Infineon Technologies Ag Semiconductor device including a dielectric material
WO2015126438A1 (en) 2014-02-20 2015-08-27 Applied Materials, Inc. Laser ablation platform for solar cells
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9997444B2 (en) 2014-03-12 2018-06-12 Intel Corporation Microelectronic package having a passive microelectronic device disposed within a package body
US9499397B2 (en) 2014-03-31 2016-11-22 Freescale Semiconductor, Inc. Microelectronic packages having axially-partitioned hermetic cavities and methods for the fabrication thereof
US9326373B2 (en) 2014-04-09 2016-04-26 Finisar Corporation Aluminum nitride substrate
US10074631B2 (en) 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9589786B2 (en) 2014-04-28 2017-03-07 National Center For Advanced Packaging Co., Ltd Method for polishing a polymer surface
RU2654302C2 (ru) 2014-05-06 2018-05-17 Интел Корпорейшн Многослойная корпусная сборка со встроенной антенной
US8980727B1 (en) 2014-05-07 2015-03-17 Applied Materials, Inc. Substrate patterning using hybrid laser scribing and plasma etching processing schemes
US10256180B2 (en) 2014-06-24 2019-04-09 Ibis Innotech Inc. Package structure and manufacturing method of package structure
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
CN105336670B (zh) 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6394136B2 (ja) 2014-07-14 2018-09-26 凸版印刷株式会社 パッケージ基板およびその製造方法
JP6324876B2 (ja) * 2014-07-16 2018-05-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR20160013706A (ko) 2014-07-28 2016-02-05 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
CN105436718A (zh) 2014-08-26 2016-03-30 安捷利电子科技（苏州）有限公司 一种uv激光钻孔制备具有可控锥度盲孔的方法
US9991239B2 (en) 2014-09-18 2018-06-05 Intel Corporation Method of embedding WLCSP components in e-WLB and e-PLB
KR102268386B1 (ko) 2014-09-30 2021-06-23 삼성전기주식회사 회로기판
KR20160048277A (ko) 2014-10-23 2016-05-04 에스케이하이닉스 주식회사 칩 내장 패키지 및 그 제조방법
JP6428164B2 (ja) * 2014-10-31 2018-11-28 日立化成株式会社 半導体装置及びその製造方法
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
US9554469B2 (en) 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
US10269722B2 (en) 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
US9318376B1 (en) 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
BR112015029099A2 (pt) 2014-12-19 2017-07-25 Intel Ip Corp embalagem de dispositivo semicondutor em pilha, método de produção da mesma e dispositivo de computação
US9754849B2 (en) 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
KR102583709B1 (ko) 2015-03-10 2023-09-26 가부시끼가이샤 레조낙 연마제, 연마제용 저장액 및 연마 방법
JP2016171118A (ja) 2015-03-11 2016-09-23 イビデン株式会社 回路基板及びその製造方法
WO2016159167A1 (ja) 2015-03-31 2016-10-06 日揮触媒化成株式会社 シリカ系複合微粒子分散液、その製造方法及びシリカ系複合微粒子分散液を含む研磨用スラリー
MY181499A (en) 2015-05-04 2020-12-23 Adventive Tech Ltd Low-profile footed power package
US20160329299A1 (en) 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9978720B2 (en) 2015-07-06 2018-05-22 Infineon Technologies Ag Insulated die
US20190189561A1 (en) 2015-07-15 2019-06-20 Chip Solutions, LLC Semiconductor device and method with multiple redistribution layer and fine line capability
US10636753B2 (en) * 2015-07-29 2020-04-28 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package
CN105023900A (zh) 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9601461B2 (en) * 2015-08-12 2017-03-21 Semtech Corporation Semiconductor device and method of forming inverted pyramid cavity semiconductor package
JP6542616B2 (ja) 2015-08-27 2019-07-10 古河電気工業株式会社 部品内蔵配線基板の製造方法、部品内蔵配線基板および電子部品固定用テープ
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9761571B2 (en) 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
US10672701B2 (en) 2015-09-25 2020-06-02 Intel Corporation Thin electronic package elements using laser spallation
WO2017062141A1 (en) 2015-10-04 2017-04-13 Applied Materials, Inc. Substrate support and baffle apparatus
US9837352B2 (en) 2015-10-07 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
DE112015007068T5 (de) 2015-10-29 2018-09-13 Intel Corporation Alternative oberflächen für leitende kontaktinselschichten von siliziumbrücken für halbleitergehäuse
TW201717343A (zh) 2015-11-04 2017-05-16 華亞科技股份有限公司 封裝上封裝構件及其製作方法
US10570257B2 (en) 2015-11-16 2020-02-25 Applied Materials, Inc. Copolymerized high temperature bonding component
US9793204B2 (en) 2015-11-17 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor structure comprising plurality of through holes using metal hard mask
JP6626697B2 (ja) 2015-11-24 2019-12-25 京セラ株式会社 配線基板およびその製造方法
US10051742B2 (en) 2015-12-10 2018-08-14 Industrial Technology Research Institute Power module and manufacturing method thereof
US9660037B1 (en) 2015-12-15 2017-05-23 Infineon Technologies Austria Ag Semiconductor wafer and method
US10950550B2 (en) 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US10446439B2 (en) 2015-12-26 2019-10-15 Intel Corporation Low resistance interconnect
US9773757B2 (en) * 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
JP6700855B2 (ja) 2016-02-26 2020-05-27 株式会社フジミインコーポレーテッド 研磨方法
CN105575938B (zh) 2016-02-26 2018-10-26 中国科学院微电子研究所 一种硅基转接板及其制备方法
US10490483B2 (en) * 2016-03-07 2019-11-26 Micron Technology, Inc. Low capacitance through substrate via structures
CN109155246B (zh) 2016-04-22 2024-01-05 日挥触媒化成株式会社 二氧化硅系复合微粒分散液及其制造方法
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
JP6099067B1 (ja) 2016-04-26 2017-03-22 株式会社フジミインコーポレーテッド 研磨用組成物
US10553515B2 (en) 2016-04-28 2020-02-04 Intel Corporation Integrated circuit structures with extended conductive pathways
US9859258B2 (en) 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10615191B2 (en) 2016-05-20 2020-04-07 Ares Materials Inc. Polymer substrate for flexible electronics microfabrication and methods of use
US10032722B2 (en) * 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
JP2018004401A (ja) 2016-06-30 2018-01-11 株式会社トプコン レーザスキャナ及びレーザスキャナシステム及び点群データのレジストレーション方法
US10043740B2 (en) 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
US11156788B2 (en) 2016-07-14 2021-10-26 Intel Corporation Semiconductor package with embedded optical die
US9748167B1 (en) 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
JP6262836B1 (ja) 2016-07-28 2018-01-17 株式会社バイコウスキージャパン 研磨砥粒、その製造方法、それを含む研磨スラリー及びそれを用いる研磨方法
KR20180014362A (ko) * 2016-07-29 2018-02-08 삼성전자주식회사 회로 기판 및 반도체 패키지
US10333493B2 (en) 2016-08-25 2019-06-25 General Electric Company Embedded RF filter package structure and method of manufacturing thereof
US10037975B2 (en) 2016-08-31 2018-07-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US9887167B1 (en) 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
KR102012443B1 (ko) 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
JP2018073890A (ja) 2016-10-25 2018-05-10 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP6816486B2 (ja) * 2016-12-07 2021-01-20 凸版印刷株式会社 コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法
CN106531647B (zh) 2016-12-29 2019-08-09 华进半导体封装先导技术研发中心有限公司 一种扇出型芯片的封装结构及其封装方法
KR102596788B1 (ko) 2016-12-30 2023-10-31 인텔 코포레이션 팬 아웃 스케일링을 위한 필러 및 비아 접속부를 구비한 고밀도 상호접속 층을 가진 패키지 기판
KR102561987B1 (ko) 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10541464B2 (en) 2017-01-17 2020-01-21 Sony Corporation Microwave antenna coupling apparatus, microwave antenna apparatus and microwave antenna package
KR102019353B1 (ko) 2017-04-07 2019-09-09 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
JP6827663B2 (ja) 2017-04-24 2021-02-10 株式会社荏原製作所 基板の研磨装置
JP6909430B2 (ja) * 2017-05-12 2021-07-28 大日本印刷株式会社 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
US10304765B2 (en) 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10163803B1 (en) 2017-06-20 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages and methods of forming the same
US10211072B2 (en) 2017-06-23 2019-02-19 Applied Materials, Inc. Method of reconstituted substrate formation for advanced packaging applications
JP6885800B2 (ja) 2017-06-26 2021-06-16 京セラ株式会社 配線基板およびその製造方法
EP3658515A1 (en) 2017-07-24 2020-06-03 Corning Incorporated Precision structured glass articles, integrated circuit packages, optical devices, microfluidic devices, and methods for making the same
US10410971B2 (en) 2017-08-29 2019-09-10 Qualcomm Incorporated Thermal and electromagnetic interference shielding for die embedded in package substrate
US10515912B2 (en) 2017-09-24 2019-12-24 Intel Corporation Integrated circuit packages
US11024979B2 (en) 2017-09-29 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC antenna array with laminated high-k dielectric
US10269773B1 (en) 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
WO2019066988A1 (en) 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR101892869B1 (ko) 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101963292B1 (ko) 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10515827B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package with recessed interposer substrate
US10134687B1 (en) 2017-12-14 2018-11-20 Amkor Technology, Inc. Semiconductor device and method of manufacturing a semiconductor device
US10468339B2 (en) * 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
US10388631B1 (en) 2018-01-29 2019-08-20 Globalfoundries Inc. 3D IC package with RDL interposer and related method
TWI791769B (zh) 2018-02-27 2023-02-11 日商迪愛生股份有限公司 電子零件封裝及其製造方法
CN111868920A (zh) 2018-03-15 2020-10-30 应用材料公司 用于半导体器件封装制造工艺的平坦化
US10948818B2 (en) 2018-03-19 2021-03-16 Applied Materials, Inc. Methods and apparatus for creating a large area imprint without a seam
US10356903B1 (en) 2018-03-28 2019-07-16 Apple Inc. System-in-package including opposing circuit boards
US11178772B2 (en) * 2018-03-29 2021-11-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier connected with a separate tilted component carrier for short electric connection
JP6997670B2 (ja) 2018-04-23 2022-01-17 新光電気工業株式会社 配線基板及びその製造方法
US11355459B2 (en) 2018-05-17 2022-06-07 Intel Corpoation Embedding magnetic material, in a cored or coreless semiconductor package
US11063007B2 (en) 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10955606B2 (en) 2018-05-30 2021-03-23 Applied Materials, Inc. Method of imprinting tilt angle light gratings
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
KR102582422B1 (ko) * 2018-06-29 2023-09-25 삼성전자주식회사 재배선층을 갖는 반도체 패키지
US10705268B2 (en) 2018-06-29 2020-07-07 Applied Materials, Inc. Gap fill of imprinted structure with spin coated high refractive index material for optical components
US11424197B2 (en) 2018-07-27 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package, package structure with redistributing circuits and antenna elements and method of manufacturing the same
US10971461B2 (en) 2018-08-16 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN111199888A (zh) 2018-11-20 2020-05-26 奥特斯奥地利科技与系统技术有限公司 包括pid的部件承载件以及制造部件承载件的方法
US20220165650A1 (en) 2019-03-07 2022-05-26 Absolics Inc. Packaging substrate and semiconductor apparatus comprising same
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11764150B2 (en) 2019-07-03 2023-09-19 Intel Corporation Inductors for package substrates
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200501853A (en) * 2003-06-30 2005-01-01 Siliconware Precision Industries Co Ltd Printed circuit boards and method for fabricating the same
US20050277282A1 (en) * 2004-06-14 2005-12-15 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate
US20060127567A1 (en) * 2004-09-28 2006-06-15 Seiko Epson Corporation Wiring pattern formation method, manufacturing method for multi layer wiring substrate, and electronic device
US20090084596A1 (en) * 2007-09-05 2009-04-02 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
TW201338650A (zh) * 2011-12-26 2013-09-16 Panasonic Corp 配線基板與其製造方法
TW201907530A (zh) * 2013-09-26 2019-02-16 美商通用電機股份有限公司 具有功率覆蓋結構之嵌入式功率模組
US20170040250A1 (en) * 2014-04-24 2017-02-09 Sht Smart High Tech Ab Method of manufacturing a flexible substrate with carbon nanotube vias and corresponding flexible substrate
TW201903981A (zh) * 2017-06-02 2019-01-16 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法

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