JP2011054818A

JP2011054818A - 半導体装置の製造方法

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Publication number: JP2011054818A
Application number: JP2009203386A
Authority: JP
Inventors: Yuji Furuhata; 雄二降旗
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-09-03
Filing date: 2009-09-03
Publication date: 2011-03-17

Abstract

【課題】本発明は、収納容器に半導体ウエハを長期間保管しても、パッド部にフッ化物などの汚染物質が付着することを防止できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、スクライブライン及びスクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程（Ｓ１２）と、製品チップ領域上に位置する第１のパッド部及びスクライブライン上に形成された評価用素子に接続された第２のパッド部を絶縁膜上に形成する工程８（Ｓ１３）と、絶縁膜上、第１及び第２のパッド部の上にパッシベーション膜を形成する工程（Ｓ１４）と、半導体ウエハを、収納容器に保管する工程（Ｓ１５）と、収納容器から半導体ウエハを取り出し、パッシベーション膜をエッチングすることにより、パッシベーション膜に第１のパッド上に位置する開口部を形成する工程（Ｓ１７）とを具備することを特徴とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、特に、収納容器に半導体ウエハを長期間保管しても、パッド部にフッ化物などの汚染物質が付着することを防止できる半導体装置の製造方法に関する。

図６は、従来の半導体ウエハの製造方法を示したフローチャートである。
まず、半導体回路を形成する前の半導体ウエハを用意し、半導体装置の製造工程を開始する（Ｓ１）。次いで、半導体ウエハ上に絶縁膜を形成する工程（Ｓ２）を経て、絶縁膜上に配線を形成する（Ｓ３）。その後、配線上にパッシベーション膜をＣＶＤ（Chemical Vapor Deposition）法にて成膜する（Ｓ４）。

次いで、パッシベーション膜上にフォトリソグラフィー法にてレジストパターンを形成し（Ｓ５）、フッ素を含むエッチングガスを用いたドライエッチング法によりパッシベーション膜を加工することによって、パッシベーション膜にパッド開口部が形成される（Ｓ６）。なお、パッシベーション膜は、シリコン酸化膜とシリコン窒化膜の積層膜又はシリコン窒化膜の単層膜を用いてもよい。

次に、上記パッシベーション膜の加工工程まで終了した半導体ウエハを所定のウエハＢＯＸに収納する（Ｓ７）。その後、次工程への流動指示が掛かった半導体ウエハをウエハＢＯＸから取り出し、半導体ウエハにプローブ検査が行われる（Ｓ８）（例えば特許文献１参照）。

特開２００１−７１４８公報（図２）

上述したように従来の半導体ウエハの製造方法では、パッシベーション膜にパッド開口部を形成する工程（Ｓ６）を終了した半導体ウエハは、次工程への流動指示が掛かるまで、所定のウエハＢＯＸに収納して保管されている。ところが、次工程への流動指示が掛からず長期間保管されることになる半導体ウエハ（製造ロット：１ロット／２５枚の半導体ウエハ）がある。このように長期間保管されている間に、パッド開口部内のＡｌパッド部に付着していたエッチングガスのフッ素とウエハＢＯＸ内の大気が化学反応を起こすことがある。その結果、Ａｌパッド部においてフッ化物が生成され付着することがある。この場合、Ａｌパッド部からフッ化物を現像液等によって除去する工程が必要となるため、余分な材料が必要とされたり、作業工程数及び作業時間等が増加することになる。

また、上述したＡｌパッド部からフッ化物を現像液で除去した場合、Ａｌパッド部も一緒にエッチングされるため、後工程でのダイシング時の水分等により、Ａｌパッド部の成分と水との電池腐食によりＡｌパッド部の一部にボイドが発生することがあり、その後の工程でボンディングを行う際に品質が悪化することが懸念される。

本発明の一態様は、収納容器に半導体ウエハを長期間保管しても、パッド部にフッ化物などの汚染物質が付着することを防止することを課題とする。

本発明の一態様に係る半導体装置の製造方法は、半導体ウエハ上に絶縁膜を形成する工程と、前記絶縁膜上にパッド部を形成する工程と、前記パッド部及び前記絶縁膜の上にパッシベーション膜を形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記パッド部上に位置する開口部を形成する工程と、
を具備することを特徴とする。

上記半導体装置の製造方法によれば、パッシベーション膜にパッド部上に位置する開口部を形成する工程を施していない半導体ウエハを収納容器に収納して保管している。このため、収納容器に半導体ウエハを保管した後に、保管期間が長期間になった場合でも、パッド部が大気に曝されることがないため、パッド部が大気と化学反応を起こすことを防止でき、パッド部にフッ化物などの汚染物質が付着することを防止できる。

本発明の一態様に係る半導体装置の製造方法は、半導体ウエハ上に絶縁膜を形成する工程と、前記絶縁膜上にパッド部を形成する工程と、前記パッド部及び前記絶縁膜の上にパッシベーション膜を形成する工程と、前記パッシベーション膜上にレジストパターンを形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記レジストパターンをマスクとして前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記パッド上に位置する開口部を形成する工程と、
を具備することを特徴とする。

本発明の一態様に係る半導体装置の製造方法は、スクライブライン及び前記スクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程と、前記製品チップ領域上に位置する第１のパッド部及び前記スクライブライン上に形成された評価用素子に接続された第２のパッド部を前記絶縁膜上に形成する工程と、前記絶縁膜上、前記第１及び第２のパッド部の上にパッシベーション膜を形成する工程と、前記パッシベーション膜に前記第２のパッド部上に位置する開口部を形成する工程と、前記第２のパッド部を介して前記評価用素子の特性検査を行うことにより前記評価用素子の良否を判定する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記第１のパッド上に位置する開口部を形成する工程と、
を具備することを特徴とする。

本発明の一態様に係る半導体装置の製造方法は、スクライブライン及び前記スクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程と、前記製品チップ領域上に位置する第１のパッド部及び前記スクライブライン上に形成された評価用素子に接続された第２のパッド部を前記絶縁膜上に形成する工程と、前記絶縁膜上、前記第１及び第２のパッド部の上にパッシベーション膜を形成する工程と、前記パッシベーション膜に前記第２のパッド部上に位置する開口部を形成する工程と、前記第２のパッド部を介して前記評価用素子の特性検査を行うことにより前記評価用素子の良否を判定する工程と、前記パッシベーション膜上にレジストパターンを形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記レジストパターンをマスクとして前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記第１のパッド上に位置する開口部を形成する工程と、
を具備することを特徴とする。

また、本発明の一態様に係る半導体装置の製造方法において、前記半導体ウエハを収納容器に保管する期間は、一ヶ月以上の期間であることが好ましい。

また、本発明の一態様に係る半導体装置の製造方法において、前記パッド部はＡｌ又はＡｌ合金からなることが好ましい。

また、本発明の一態様に係る半導体装置の製造方法において、前記パッシベーション膜をエッチングする工程は、前記パッシベーション膜をフッ素を含むエッチングガスを用いてドライエッチングする工程であることが好ましい。

本発明の第１の実施形態に係る半導体ウエハの製造方法を示すフローチャート。図１に示すウエハ投入Ｓ１１からパッドデポＳ１４までの工程を説明する断面図。図１に示すパッドフォトＳ１６からパッドエッチＳ１７までの工程を説明する断面図。本発明の第２の実施形態に係る半導体ウエハの製造方法を示すフローチャート。図４に示すウエハ投入Ｓ１１からパッドフォトＳ１６までの工程を説明する断面図。従来の半導体ウエハの製造方法を示したフローチャート。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体ウエハの製造方法を示すフローチャートである。図２は、図１に示すウエハ投入Ｓ１１からパッドデポＳ１４までの工程を説明する断面図である。図３は、図１に示すパッドフォトＳ１６からパッドエッチＳ１７までの工程を説明する断面図である。

まず、半導体素子等を形成する前の半導体ウエハを用意し、半導体装置の製造工程を開始する（図１のＳ１１）。その後、半導体ウエハ上に半導体素子及び配線層等を形成するための工程が施される（図１のＳ１２−Ｓ１４）。詳細は、図２を参照して説明する。

図２に示すように、シリコン基板１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜２を形成する。次いで、シリコン基板１の表面上にゲート絶縁膜４となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜４及びＬＯＣＯＳ酸化膜２の上にＣＶＤ法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工する。これにより、ゲート絶縁膜４上にゲート電極５が形成される。

次いで、ゲート電極５及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、低濃度不純物層によるＬＤＤ領域２１が形成される。次いで、ゲート電極５及びＬＯＣＯＳ酸化膜２を含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバック法にてシリコン窒化膜をエッチングすることにより、ゲート電極５の側壁にサイドウォール６が形成される。次いで、ゲート電極５、サイドウォール６及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入し、熱処理を施す。これにより、ソース・ドレイン領域２０には、自己整合的に拡散層が形成される。

次いで、ゲート電極５、サイドウォール６及びＬＯＣＯＳ酸化膜２を含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜３を成膜する（図１のＳ１２）。その後、第１の層間絶縁膜３にホール形成する。次いで、このホール内及び第１の層間絶縁膜３上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により第１の層間絶縁膜３上の金属膜を除去する。これにより、第１の層間絶縁膜３には、ソース・ドレイン領域２０及びゲート電極５に電気的に接続された第１のプラグ７が形成される。その後、スパッタリング法により第１の層間絶縁膜３上及び第１のプラグ７上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第１の配線８が形成される（図１のＳ１３）。

その後、第１の層間絶縁膜３及び第１の配線８上にＣＶＤ法にて第２の層間絶縁膜１３を成膜する（図１のＳ１２）。その後、第２の層間絶縁膜１３にホール形成する。次いで、このホール内及び第２の層間絶縁膜１３上にスパッタリング法により金属膜を成膜し、その後ＣＭＰ法により第２の層間絶縁膜１３上の金属膜を除去する。これによって、第２の層間絶縁膜１３には第１の配線８に電気的に接続された第２のプラグ９が形成される。その後、スパッタリング法により第２の層間絶縁膜１３上及び第２のプラグ９上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第２の配線１０が形成される（図１のＳ１３）。

その後、第２の層間絶縁膜１３及び第２の配線１０上にＣＶＤ法にて第３の層間絶縁膜１４を成膜する（図１のＳ１２）。その後、第３の層間絶縁膜１４にホール形成する。次いで、このホール内及び第３の層間絶縁買う１４上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜１４上の金属膜を除去する。これによって、第３の層間絶縁膜１４には第２の配線１０に電気的に接続された第３のプラグ１１が形成される。その後、スパッタリング法により第３の層間絶縁膜１４上及び第３のプラグ上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第１のＡｌパッド部１２及び図示せぬ第２のＡｌパッド部が形成される（図１のＳ１３）。第１のＡｌパッド部１２は、半導体ウエハの製品チップ領域上に位置するパッド部である。第２のＡｌパッド部は、製造上の問題等を見つけ出すための評価用素子であるＴＥＧに電気的に接続されたパッド部であり、このＴＥＧは半導体ウエハのスクライブライン上に形成されている。前記製品チップ領域は、前記スクライブラインの内側に位置している。なお、第１及び第２のＡｌパッド部はＡｌ又はＡｌ合金からなるパッド部である。また、第１及び第２のＡｌパッド部それぞれの上にはＴｉＮ膜又はＴｉＮ膜とＴｉ膜の積層膜のような反射防止膜が形成されていても良い。

その後、第３の層間絶縁膜１４の上にパッシベーション膜１５を形成する（図１のＳ１４）。なお、パッシベーション膜１５は、シリコン酸化膜とシリコン窒化膜の積層膜又はシリコン窒化膜の単層膜を用いてもよい。

次に、パッシベーション膜１５を形成する工程まで終了した半導体ウエハを所定のウエハＢＯＸ（収納容器）に収納して保管する（図１のＳ１５）。この時、この半導体ウエハ（製造ロット：１ロット／２５枚の半導体ウエハ）は、次工程への流動指示が掛かっていないものである。このため、この製造ロットは、長期間保管される可能性がある。長期保管とは、半導体ウエハを納品する客先の都合による予測できない工程停止や、半導体装置の生産計画による工程停止によって１ヶ月以上の保管が必要である場合のことをいう。

上記の長期保管終了後、次工程への流動指示が掛かった半導体ウエハをウエハＢＯＸから取り出し、その半導体ウエハにパッドフォト及びパッドエッチの工程が施される（図１のＳ１６−Ｓ１７）。詳細は、図３を参照して説明する。

図３に示すように、パッシベーション膜１５上にフォトリソグラフィー法によりレジストパターン（図示せず）を形成する（図１のＳ１６）。その後、このレジストパターンをマスクにしてフッ素を含むエッチングガスを用いたドライエッチング法によりパッシベーション膜１５を加工することによって、パッシベーション膜１５に第１のＡｌパッド部１２上に位置する第１のパッド開口部１５ａ及び第２のＡｌパッド部上に位置する第２のパッド開口部（図示せず）が形成され、第１及び第２のパッド開口部１５ａによって第１及び第２のＡｌパッド部１２が露出される（図１のＳ１７）。次いで、前記レジストパターンを剥離する。なお、第１及び第２のＡｌパッド部それぞれの上に反射防止膜が形成されている場合は、第１及び第２のパッド開口部１５ａ内の反射防止膜もエッチング除去される。

次に、第２のＡｌパッド部に検査装置の端子を接続し、第２のＡｌパッド部を介してスクライブライン上のＴＥＧの特性検査（ｅ−ＴＥＳＴ）を検査装置によって行う。これにより、ＴＥＧの良否を判定し、製造ロットの歩留り等を確認する。次に、半導体ウエハにプローブ検査を行う（図１のＳ１８）。その後、スクライブラインに沿って半導体ウエハを切断するダイシング工程などの後工程が施される。

上記実施形態によれば、パッシベーション膜１５を形成した半導体ウエハをウエハＢＯＸに収納して保管している。つまり、パッシベーション膜１５に第１のパッド開口部１５ａをドライエッチングによって形成する工程を施していない半導体ウエハをウエハＢＯＸに収納して保管している。このため、ウエハＢＯＸに半導体ウエハを保管した後に、保管期間が長期間になった場合でも、第１のＡｌパッド部１２が大気に曝されることがないため、第１のＡｌパッド部１２が大気と化学反応を起こすことを防止でき、第１のＡｌパッド部１２にフッ化物などの汚染物質が付着することを防止できる。

また、本実施形態では、長期間保管された半導体ウエハをウエハＢＯＸから取り出し、パッシベーション膜１５上にレジストパターンを形成し、このレジストパターンをマスクにしてフッ素を含むエッチングガスを用いたドライエッチング法によりパッシベーション膜１５を加工することによって、パッシベーション膜１５に第１のＡｌパッド部１２上に位置する第１のパッド開口部１５ａを形成している。このため、従来技術に比べて第１のＡｌパッド部１２が大気に触れる期間を大幅に短縮することができ、第１のＡｌパッド部１２にフッ化物が生成されるのを抑制できる。その結果、ダイシング時の水分等によって第１のＡｌパッド部１２に電池腐食が発生することを抑制できる。これにより、品質が悪化する懸念が少ない半導体装置を製造することが可能となり、半導体装置の品質を向上させることができる。

また、本実施形態では、長期保管に起因する課題を解決することができるため、同一品種の製品を一緒に製造することでコストを低減するような製造計画の調整によって長期保管が必要となる場合、客先が製品の納期を急に延期した場合、客先が製品購入を急にキャンセルした場合などに柔軟に対応することができ、その結果、製造コストを低減できる。

また、本実施形態では、保管される半導体ウエハに付けられている価値を従来技術に比べて低くすることができるため、会計上の在庫金額を低く抑えることができるという点でもメリットがある。

（第１の実施形態の変形例）
第１の実施形態では、長期保管終了後に、スクライブライン上のＴＥＧの特性検査（ｅ−ＴＥＳＴ）を行っているが、本変形例では、長期保管の前に、製造ロットから２枚抜き取った半導体ウエハ又は製造ロットの全部の半導体ウエハのスクライブライン上のＴＥＧの特性検査（ｅ−ＴＥＳＴ）を行う。

詳細には、パッシベーション膜１５を形成した後に、パッシベーション膜１５に第２のＡｌパッド部上に位置する第２のパッド開口部を形成し、第２のＡｌパッド部を介してＴＥＧの特性検査を行うことによりＴＥＧの良否を判定し、製造ロットの歩留り等を確認した半導体ウエハをウエハＢＯＸに保管する。ただし、パッシベーション膜１５に第２のパッド開口部を形成する際に、第１のＡｌパッド部１２上に位置する第１のパッド開口部１５ａは形成しない。第１のパッド開口部１５ａは、第１の実施形態と同様に長期保管終了後に形成する。

上記第１の実施形態の変形例においても第１の実施形態と同様の効果を得ることができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体ウエハの製造方法を示すフローチャートであり、図５は、図４に示すウエハ投入Ｓ１１からパッドフォトＳ１６までの工程を説明する断面図であり、図１及び図２と同一部分については同一符号を付し、異なる部分についてのみ説明する。

本実施形態では、図４に示すように、パッドデポＳ１４とＢＯＸ内収納Ｓ１５との間にパッドフォトＳ１６を施し、ＢＯＸ内収納Ｓ１５の次にパッドエッチＳ１７を施している。詳細は、図５を参照して説明する。

図５に示すように、第３の層間絶縁膜１４の上にパッシベーション膜１５を形成した後に、このパッシベーション膜１５上にフォトリソグラフィー法によりレジストパターン１６を形成する（図４のＳ１６）。その後、半導体ウエハを所定のウエハＢＯＸ（収納容器）に収納して保管する（図４のＳ１５）。

上記の長期保管終了後、次工程への流動指示が掛かった半導体ウエハをウエハＢＯＸから取り出し、レジストパターン１６をマスクにしてフッ素を含むエッチングガスを用いたドライエッチング法によりパッシベーション膜１５を加工する（図４のＳ１７）。

上記第２の実施形態においても第１の実施形態と同様の効果を得ることができる。

（第２の実施形態の変形例）
第２の実施形態では、長期保管終了後に、スクライブライン上のＴＥＧの特性検査（ｅ−ＴＥＳＴ）を行っているが、本変形例では、長期保管の前に、製造ロットから２枚抜き取った半導体ウエハ又は製造ロットの全部の半導体ウエハのスクライブライン上のＴＥＧの特性検査（ｅ−ＴＥＳＴ）を行う。

詳細には、パッシベーション膜１５を形成した後に、パッシベーション膜１５に第２のＡｌパッド部上に位置する第２のパッド開口部を形成し、第２のＡｌパッド部を介してＴＥＧの特性検査を行うことによりＴＥＧの良否を判定し、製造ロットの歩留り等を確認する。ただし、パッシベーション膜１５に第２のパッド開口部を形成する際に、第１のＡｌパッド部１２上に位置する第１のパッド開口部１５ａは形成しない。第１のパッド開口部１５ａは、第１の実施形態と同様に長期保管終了後に形成する。

次に、パッシベーション膜１５上にフォトリソグラフィー法によりレジストパターン１６を形成し（図４のＳ１６）、半導体ウエハを所定のウエハＢＯＸ（収納容器）に収納して保管する（図４のＳ１５）。

上記第２の実施形態の変形例においても第２の実施形態と同様の効果を得ることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、３・・・第１の層間絶縁膜、４・・・ゲート絶縁膜、５・・・ゲート電極、６・・・サイドウォール、７・・・第１のプラグ、８・・・第１の配線、９・・・第２のプラグ、１０・・・第２の配線、１１・・・第３のプラグ、１２・・・第１のＡｌパッド部、１３・・・第２の層間絶縁膜、１４・・・第３の層間絶縁膜、１５・・・パッシベーション膜、１５ａ・・・第１のパッド開口部、１６・・・レジストパターン、２０・・・ソース・ドレイン領域、２１・・・ＬＤＤ領域

Claims

スクライブライン及び前記スクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程と、前記製品チップ領域上に位置する第１のパッド部及び前記スクライブライン上に形成された評価用素子に接続された第２のパッド部を前記絶縁膜上に形成する工程と、前記絶縁膜上、前記第１及び第２のパッド部の上にパッシベーション膜を形成する工程と、前記パッシベーション膜に前記第２のパッド部上に位置する開口部を形成する工程と、前記第２のパッド部を介して前記評価用素子の特性検査を行うことにより前記評価用素子の良否を判定する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記第１のパッド上に位置する開口部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
スクライブライン及び前記スクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程と、前記製品チップ領域上に位置する第１のパッド部及び前記スクライブライン上に形成された評価用素子に接続された第２のパッド部を前記絶縁膜上に形成する工程と、前記絶縁膜上、前記第１及び第２のパッド部の上にパッシベーション膜を形成する工程と、前記パッシベーション膜に前記第２のパッド部上に位置する開口部を形成する工程と、前記第２のパッド部を介して前記評価用素子の特性検査を行うことにより前記評価用素子の良否を判定する工程と、前記パッシベーション膜上にレジストパターンを形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記レジストパターンをマスクとして前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記第１のパッド上に位置する開口部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
半導体ウエハ上に絶縁膜を形成する工程と、前記絶縁膜上にパッド部を形成する工程と、前記パッド部及び前記絶縁膜の上にパッシベーション膜を形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記パッド部上に位置する開口部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
半導体ウエハ上に絶縁膜を形成する工程と、前記絶縁膜上にパッド部を形成する工程と、前記パッド部及び前記絶縁膜の上にパッシベーション膜を形成する工程と、前記パッシベーション膜上にレジストパターンを形成する工程を施した半導体ウエハを、収納容器に保管する工程と、
前記収納容器から前記半導体ウエハを取り出し、前記レジストパターンをマスクとして前記パッシベーション膜をエッチングすることにより、前記パッシベーション膜に前記パッド上に位置する開口部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
請求項１乃至４のいずれか一項において、前記半導体ウエハを収納容器に保管する期間は、一ヶ月以上の期間であることを特徴とする半導体装置の製造方法。
請求項１乃至５のいずれか一項において、前記パッド部はＡｌ又はＡｌ合金からなることを特徴とする半導体装置の製造方法。
請求項１乃至６のいずれか一項において、前記パッシベーション膜をエッチングする工程は、前記パッシベーション膜をフッ素を含むエッチングガスを用いてドライエッチングする工程であることを特徴とする半導体装置の製造方法。