JP6509300B1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6509300B1
JP6509300B1 JP2017205801A JP2017205801A JP6509300B1 JP 6509300 B1 JP6509300 B1 JP 6509300B1 JP 2017205801 A JP2017205801 A JP 2017205801A JP 2017205801 A JP2017205801 A JP 2017205801A JP 6509300 B1 JP6509300 B1 JP 6509300B1
Authority
JP
Japan
Prior art keywords
film
pad electrode
metal film
metal
sensor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017205801A
Other languages
English (en)
Other versions
JP2019079936A (ja
Inventor
優衣 中岡
優衣 中岡
洋文 松井
洋文 松井
眞一 細見
眞一 細見
川野　裕司
裕司 川野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2017205801A priority Critical patent/JP6509300B1/ja
Priority to US15/901,366 priority patent/US10211173B1/en
Priority to DE102018210725.4A priority patent/DE102018210725B4/de
Application granted granted Critical
Publication of JP6509300B1 publication Critical patent/JP6509300B1/ja
Publication of JP2019079936A publication Critical patent/JP2019079936A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03502—Pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】半導体装置においてパッド電極に導電膜を使用しているパッド電極であって、Ａｌ腐食防止とＡｕボンディングワイヤの耐久性向上を目的とする。【解決手段】この発明にかかる半導体装置は、信号処理回路およびパッド電極部が形成されるＡｌまたはＡｌを主成分とする導電膜と、この導電膜上に形成された金属膜と、この金属膜上に形成された保護膜とを備え、前記保護膜および前記金属膜の一部に形成された開口により露出された前記導電膜の表面に前記金属膜由来の原子が打ち込まれた金属膜領域を形成してパッド電極とした。【選択図】図３

Description

この発明は、半導体装置の製造方法に関し、特にパッド電極を有する半導体装置のＡｌ腐食防止及びボンディングワイヤの耐久性向上に関するものである。
従来の半導体装置においては、外部の機器から電源及び電子信号を入出力するため、半導体素子チップや信号処理回路基板にアルミニウム（以下、Ａｌと称す）またはＡｌ合金からなるボンディング用のパッド電極が設けられており、このパッド電極と信号処理回路の電極または他の半導体素子チップのパッド電極同士を細い金属（例えばＡｕ）ワイヤを押圧、加熱して、パッド電極の金属とワイヤの金属との合金を形成することにより、パッド表面にワイヤを接合して電気的に接続している。（特許文献１参照）
また、半導体装置の一つである温度センサデバイスは、金属の電気抵抗が温度変化に対して変化する性質を利用した「測温抵抗体」の１種で、温度特性が良好で経時変化が少ない白金（Ｐｔ）を測温素子に用いたセンサ素子チップと、信号を増幅して外部に読み出すための信号処理回路とを実装したものが知られており、これらには外部の機器から電源および電子信号を入出力するためのボンディング用のパッド電極が設けられている。（特許文献２参照）
このような従来の金属配線を有するセンサ素子チップにおけるボンディング用のパッド電極は、熱酸化膜（ＳｉＯ２）付き支持基板上にパッド電極となるＡｌ膜を堆積し、これを写真製版技術とエッチング技術を用いてパターニングしてパッド電極を形成し、その後、パッド電極を覆うように保護膜を堆積し、さらに、パッド電極の表面上にある保護膜を写真製版技術とエッチング技術を用いて除去して開口部を形成することによって、ボンディングパッドを形成している。（例えば、特許文献２、特許文献３参照）
特開２０１３−２６４６５号公報 特開平２−０５８８０１号公報 特許第３４２５９２７号公報
ところで、従来のセンサデバイスにおいては、配線材料として一般的にＡｌを主成分とした材料（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ等）が使用されており、このようなセンサデバイスにおいて配線の一部を開口し、パッド電極を作製する場合、四フッ化炭素（以下、ＣＦ４と称す）等のフッ素系のエッチングガスを使用し、エッチング処理を行っている。
しかしながら、Ａｌは、酸やアルカリにより腐食を受け易いため、従来の方法では、パッド電極の開口時に用いられるＣＦ４等のフッ素系のエッチングガスの残留物が大気中の水分と反応してフッ酸（ＨＦ）となり、Ａｌ腐食を引き起こすと考えられている。このようなＡｌ腐食が起こると、ボンディングの信頼性が低下することがあり、また、Ａｌ腐食によりパッド表面が荒れるため、パッドの外観が黒くなる。
このようなＡｌ腐食を防止するためには、アセンブリ完了までは温湿度の管理された雰囲気中で保管し、あるいはドライエアーで封止して保管する必要があり、搬送手段や保管設備等の施設、保管スペース等が必要とされていた。
また、Ａｌ膜表面の腐食を防止する方法として、例えば特許文献３記載の製造方法が知られている。この製造方法であれば、パッド電極を開口した後のワイヤボンディング工程の前に、水蒸気を含む雰囲気中で２００℃〜３８０℃の温度で３０分以上ベークを実施し、ボンディングパッドの表面に酸化アルミニウム層を形成している。
しかしながら、このような製造方法においては、２００℃以上での熱処理ができない膜を保有するセンサデバイスには適用できない場合がある。
また、特開２００６−３１０４８２号公報に示されるように水蒸気処理の際に酸化剤であるＨ２Ｏ２を添加する方法が知られている。
この場合、処理時間は、３０秒となり、熱によるデバイスの損傷が起こり難いが、反応性の高いＨ２Ｏ２を使用するため、残存したＨ２Ｏ２とセンサデバイスに使用する材料が反応することが想定される。したがって、センサデバイスに使用する材料が制限される恐れがある。
さらに、パッド電極は、センサデバイスの組み立て工程でワイヤボンディングを行い、センサ素子チップのパッド電極と信号処理回路の電極または別のセンサ素子チップのパッド電極同士を電気的に接続する。このワイヤボンディングには、金（以下、Ａｕと称する）ワイヤが主として使用される。このようなＡｕワイヤとＡｌパッド電極とを組み合わせて使用すると、Ａｕワイヤとの接合部で合金化が起こりＡｕ−Ａｌ接合となり、接合部が高温に曝されると、金属間化合物（ＩＭＣ）が成長して接合部が劣化する。
この接合部が劣化すると、ボンディングの耐久性が低下し、センサデバイスの信頼性を損なうことになる恐れがある。
このような劣化をもたらす原因は、次のとおりである。
１）Ａｕ−Ａｌ拡散の進行により、拡散層内に形成される複数の金属間化合物の内、Ａｕ５Ａｌ２とＡｕ４Ａｌとの層間で膨張率の不整合による接合強度の低下。
２）ＡｕとＡｌの拡散係数の差により接合部周囲にボイドが発生すること（カーケンダル効果）による接合強度の低下。
このような対策として特許第３２３３９９７号公報に示されるようにＡｌにＣｕ、Ｓｉといった不純物を添加し、粒界での空孔の減少または化合物析出によって粒界拡散を抑制する方法がある。しかしながら、不純物を添加する場合、添加した不純物がＡｌの粒界に析出するため、熱処理によるＡｌのグレインが成長し難くなる。したがって、グレインサイズが小さくなり、エレクトロマイグレーション特性が劣化する問題がある。さらに、特開平５−１２１４０７号公報に示されるように純粋なＡｌ膜の場合と比較して加工性が悪くなる、という問題がある。
この発明は、上述のような問題を解決するためなされたもので、Ａｌ腐食防止の効果を有し、加えてボンディングの耐久性を向上させることを目的としている。
この発明に係る半導体装置の製造方法は、支持基板上にパッド電極となるアルミニウムまたはアルミニウム合金からなる導電膜を形成する工程と、前記導電膜上に金属膜を形成する工程と、前記金属膜上に保護膜を形成する工程と、前記保護膜の一部をフッ素系のエッチングガスにより前記金属膜を残存させてエッチングし、開口を形成する工程と、この開口における前記金属膜をイオンミリングで除去するとともにオーバーエッチングし、前記導電膜の表面に前記金属膜由来の原子を打ち込んで前記パッド電極とする工程とを備えたことを特徴とするものである。
この発明に係る半導体装置の製造方法によれば、ワイヤボンディングパッドの開口工程の際にフッ素系のエッチングガスによるエッチング処理中も導電膜直上に金属膜が残存しており、金属膜が保護層として機能するため、フッ素を含むエッチングガスに導電膜が直接曝されず、パッド電極表面のＡｌ腐食を防止することができ、信頼性の高い半導体装置を得ることができる。
この発明が適用された半導体装置を示す鳥瞰図である。 この発明が適用された温度センサ素子チップを示す平面図である。 この発明に係る実施の形態１であるセンサデバイスの要部を示す断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第一工程を説明するための断面図である。 この発明に係る実施の形態１であるセセンサデバイスを製造する第二工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第三工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第四工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第五工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第六工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第七工程を説明するための断面図である。 この発明に係る実施の形態１であるセンサデバイスを製造する第八工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第一工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第二工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第三工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第四工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第五工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第六工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第七工程を説明するための断面図である。 この発明に係る実施の形態２であるセンサデバイスを製造する第八工程を説明するための断面図である。 比較例であるセンサデバイスを示す断面図である。 この発明によるセンサデバイスと比較例の特性を比較した図である。
実施の形態１．
図１は、この発明が適用された半導体装置を示す鳥瞰図である。
以下、半導体装置の一種であるセンサデバイスを例に説明する。
図において、センサデバイス１００は、センサ素子チップ１０１や信号処理回路基板１０２が設けられ、これらの回路に外部の機器から電源及び電子信号を入出力するためのボンディング用のパッド（パッド電極）１０３が設けられている。このパッド電極１０３と信号処理回路基板１０２の電極、または別のセンサ素子チップのパッド電極同士を電気的に接続するために細い金属（例えば金：以下、Ａｕと称す）ワイヤ１０４を押圧、加熱して、パッド電極１０３の金属とワイヤ１０４の金属との合金を形成することによってパッド電極１０３の表面にワイヤ１０４を接合する。
このパッド電極１０３には、アルミニウム（以下、Ａｌと称す）またはＡｌ合金からなる材料が一般的に使用されている。
また、図２は、この発明が適用されたセンサデバイス１００の一つである温度センサデバイス２００を示す平面図である。
図において、温度センサデバイス２００は、金属の電気抵抗が温度変化に対して変化する性質を利用した『測温抵抗体』の１種で、温度特性が良好で経時変化が少ない白金（以下、Ｐｔと称す）を測温素子に用いてなる温度センサ素子チップ２０１（センサ部２０２）と、信号を増幅して外部に読み出すための信号処理回路とが実装されている。これらの回路に外部の機器から電源及び電子信号を入出力するためのボンディング用のパッド電極１０３が設けられている。
以上のようなセンサデバイス１００における要部の断面を図３に示している。
図３において、センサ素子チップ１０１は、シリコン（以下、Ｓｉと称す）からなる支持基板３０１と、この支持基板３０１上に例えば５００ｎｍの膜厚まで酸化された酸化膜３０２と、酸化膜層３０２上に所定のパターンに形成されたＡｌ膜からなるパッド電極部３０３と、パッド電極部３０３上にチタンタングステン（以下、ＴｉＷと称す）膜を堆積して形成された金属膜４０１と、この金属膜４０１上に形成された窒化ケイ素（以下、ＳｉＮと称す）からなる保護膜３０４とを備え、保護膜３０４および金属膜４０１の一部に開口を設けて露出されたＡｌ膜の表面に金属膜４０１由来の原子が打ち込まれた金属膜領域４０２を形成してパッド電極１０３としている。
次に、このようなセンサデバイス１００の製造方法について図４Ａ〜図４Ｈを用いて説明する。
まず、図４Ａに示すように、ベアのＳｉ支持基板３０１上に例えば５００ｎｍの膜厚まで酸化された酸化膜３０２を形成する。（第一工程）
次に、図４Ｂに示すように、酸化膜３０２上に例えばＰＶＤ（Physical Vapor Deposition）装置を用い、センサ素子チップ１０１のパッド電極となる導電膜５０１および配線膜を堆積する。（第二工程）
ここで、導電膜５０１は、ＡｌまたはＡｌを主成分としているＡｌ合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）で形成されたものであれば、特段の制約を設けるものではない。また、導電膜５０１の膜厚は、ストレスが導電膜に加わった場合であっても、信頼性が担保される膜厚に設定すればよく、さらに、成膜装置としてＰＶＤ装置に制限されるものではない。
次に、例えば写真製版等の技術を用いて導電膜５０１を所望のパターンにエッチング除去し、図４Ｃに示すように、パッド電極部３０３を形成する。（第三工程）
ここで、エッチング除去方法としては、例えばウェットエッチング法を用いＡｌ混酸液を使用してパッド電極部３０３以外をエッチング除去する。また、Ａｌ膜のエッチング除去方法としては、パッド電極として機能するＡｌ膜であればよく、如何なるエッチング除去方法を使用しても良い。
次に、図４Ｄに示すように、酸化膜３０２およびパッド電極部３０３の上にＴｉＷからなる金属膜４０１を堆積する。（第四工程）
なお、この金属膜４０１については、特段の膜仕様を定めるものではなく、以下説明するＣＦ４等のフッ素系のエッチングガス処理時にＡｌ膜の保護層としても機能する膜であれば、如何なる構造や膜種及び、材料、膜厚であっても、問題ではない。また、如何なる成膜装置を使用しても良い。
次に、例えばイオンミリング装置を用い、金属膜４０１を写真製版等の技術によってエッチング除去し、図４Ｅに示すように所望のパターンを形成する。（第五工程）
次に、図４Ｆに示すように、センサデバイス表面を保護するための保護膜３０４を堆積する。（第六工程）
ここで、保護膜３０４としては、ＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)装置を用いて、例えばＳｉＮ膜を形成する。
なお、この保護膜３０４は、後工程で削られるため、この膜減り量を考慮して堆積するか、保護膜３０４上にレジスト等を形成して保護する必要がある。
また、保護膜３０４を形成するために用いられる材料としては、当該技術分野において保護膜として用いることが可能な材料であれば特に制限されることはない。さらに、如何なる成膜装置を使用しても良い。
次に、写真製版技術とＣＦ４等のフッ素系のエッチングガスを用いたＲＩＥ（Reactive Ion Etching）装置によるエッチング技術とを用いて保護膜３０４を所望のパターンにエッチング除去し、図４Ｇに示すように、保護膜３０４に開口部を形成する。（第七工程）
このとき、金属膜４０１をエッチング除去せず、パッド電極部３０３の直上に金属膜４０１を残存させる。
なお、エッチング方法としてＣＦ４等のフッ素系のエッチングガスでエッチングする方法であればよく、如何なるエッチング装置を使用しても良い。
次に、開口部の金属膜４０１をイオンミリング装置によるエッチング技術を用いて除去し、さらに、オーバーエッチングを行うと、図４Ｈに示すように導電膜５０１からなるパッド電極部３０３に金属膜由来の金属（Ｔｉ）が打ち込まれた金属膜領域４０２が形成される。（第八工程）
ここで、イオンミリングは、金属膜４０１を除去できる条件であればよいが、イオンミリングを行うとウェハ表面に電荷が帯電することがあり、これが配線を通して接続されている信号処理回路に流れると、回路を損傷や劣化させる恐れがある。このため、イオンミリング処理は、短時間の方が望ましい。
また、オーバーエッチングを行うと、金属膜由来の金属（Ｔｉ）が打ち込まれた導電膜５０１が除去される恐れがあるため、パッド電極部３０３直上の金属膜４０１を除去した後のオーバーエッチ量は少ない方が好ましい。
以上のような工程によって、図３に示すようなパッド電極１０３を有するセンサ素子チップ１０１が形成されることになる。
以上説明したセンサデバイス１００の製造方法によれば、パッド電極の開口工程の際にＣＦ４等のフッ素系のエッチングガスによるエッチング処理中もパッド電極部３０３の直上に金属膜４０１が残存しており、金属膜４０１が保護層として機能するため、フッ素を含むエッチングガスにＡｌ膜が直接曝されず、パッド電極部３０３のＡｌ腐食による変色を防止することができる。また、Ａｌ腐食が防止されることによってパッド電極部３０３の信頼性を高めることができる。
さらに、金属膜４０１がＡｌ膜直上にある状態で金属膜４０１をイオンミリングで除去することにより、金属膜由来の金属（Ｔｉ）が打ち込まれたＡｌ層がパッド電極部３０３の表面に形成される。このように金属を添加することにより、粒界での空孔が減少し、粒界拡散を抑制することが可能となる。したがって、高温下で進行するＡｕ−Ａｌ接合における金属間化合物の成長やボイドの発生を抑制することが可能となり、ボンディングの信頼性を向上させることができる。
実施の形態２.
次に、この発明に係る実施の形態２である温度センサデバイスを製造する場合について図５Ａ〜図５Ｈを用いて説明する。
まず、第一工程〜第三工程を示す図５Ａ〜図５Ｃは、実施の形態１における図４Ａ〜図４Ｃと同様に製造されるため、詳細な説明を省略する。
次に、図５Ｄに示すように、ＰＶＤ装置を用いて酸化膜３０２およびパッド電極部３０３上にＰｔからなる温度センサ膜６０１を堆積する。（第四工程）
この温度センサ膜６０１は、ＣＦ４等のフッ素系のエッチングガス処理時にパッド電極部３０３となるＡｌ膜上の保護層としても機能する。
次に、図５Ｅに示すように、温度センサ膜６０１を写真製版等の技術を用いて所望のパターンに選択的にエッチング除去する。（第五工程）
ここで、所望のパターンとは、温度センサの検出部となるセンサ素子、パッド電極及び温度センサ素子とパッド電極を繋ぐ配線を意味している。また、エッチング除去方法としては、例えばイオンミリング装置を用い、エッチング除去する。
次に、図５Ｆに示すように、ＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)装置を用いて、例えばＳｉＮ膜からなる保護膜３０４を堆積する。（第六工程）
なお、保護膜３０４の膜厚は、温度センサ素子チップを保護できる膜厚であれば特段制約を受けるものではないが、後工程のイオンミリングで同時に削られるため、この膜減り量を考慮して堆積する必要がある。または保護膜３０４上にレジスト等を形成し、保護してもよい。
また、保護膜３０４を形成するのに用いられる材料としては、当該技術分野において保護膜として用いることが可能な材料であれば特に制限されることはない。さらに、成膜方法に関しても保護膜として機能を有する膜であればよく、如何なる成膜装置を使用しても良い。
次に、実施の形態１と同様に、保護膜３０４を所望のパターンにエッチング除去し、図５Ｇに示すように、保護膜３０４に開口部を形成して温度センサ膜６０１を露出させる。（第七工程）
ここで、センサ素子６０２を構成する温度センサ膜６０１上の保護膜３０４は、エッチングせず残存させている。
次に、開口部における温度センサ膜６０１の金属をイオンミリング装置によりエッチング除去し、さらに、オーバーエッチングを行うと、図５Ｈに示すように金属膜由来の金属（Ｐｔ）が打ち込まれた金属膜領域４０２が形成されることになる。（第八工程）
以上のような工程によって、図２に示すようなパッド電極１０３を有する温度センサ素子チップ２０１が形成されることになる。
以上説明した実施の形態２における温度センサ素子チップ２０１においては、実施の形態１と同じ効果を奏することは言うまでもない。さらに、温度センサ膜６０１がセンサ素子６０２およびパッド電極１０３を兼ねていることを特徴とするため、新たに金属膜を形成する必要がなくなり、工程が省略可能である。したがって、低コストで生産性のよいセンサ素子チップを作製することができる。
さらに、Ａｌ腐食が起こりやすい低温硬化の感光性ポリイミドの用いた場合でもＡｌ腐食を防止することができる。
実施の形態３．
上述の実施の形態２においては、温度センサデバイスを製造する場合について説明したが、センサデバイスの一つであるＧＭＲ（Giant Magneto resistance）磁気抵抗センサデバイスにおいても同様に実施することができる。
ＧＭＲ磁気抵抗センサデバイスは、磁界に反応し、電気信号として読み出すＧＭＲ磁気抵抗センサ素子チップと、信号を増幅して外部に読み出すための信号処理回路が実装され、外部の機器から電源及び電子信号を入出力するためのボンディング用のパッド電極が設けられている。
このようなＧＭＲ磁気抵抗センサデバイスは、実施の形態２における温度センサ膜６０１に代えてＧＭＲ素子であるコバルト（以下、Ｃｏと称す）層からなる磁性層と銅（以下、Ｃｕと称す）層からなる非磁性層を交互に積層した人工格子膜をＰＶＤ装置によって形成し、その後同様の工程を経ることによって作製される。ここで、磁気抵抗膜の膜厚、積層数を制限するものではなく、また、ＧＭＲ素子としては、Ｆｅ／Ｃｒ、ＮｉＦｅ／Ｃｕ／Ｃｏ／Ｃｕ、Ｃｏ／Ｃｕを用いることができる。
このような本実施の形態３における磁気センサデバイスについても、実施の形態１または実施の形態２と同じ効果を奏することは言うまでもない。
次に、Ａｌ腐食の評価を行うため、顕微鏡による確認を行った結果について説明する。
試験サンプルは、実施の形態１の方法で形成したサンプルとした。
一方、比較例として、図６に示すように、シリコン基板上に酸化膜３０２と、Ａｌ膜からなるパッド電極部３０３と、保護膜３０４を順に形成した後に、保護膜３０４をＣＦ４等のフッ素系のエッチングガスでエッチング除去したウェハを比較例サンプルとした。
ここで、試験サンプル、比較例サンプルの各材料の膜厚は酸化膜３０２を５００ｎｍ、パッド電極部３０３を１．３μｍ、保護膜３０４を０．８μｍとして形成した。
このように作製した２種のサンプルを常温保管した後に顕微鏡にてＡｌ腐食しているか否かを確認した結果、比較例ではＡｌ膜が腐食し黒く変色していたが、本実施の形態における試験サンプルにおいては、金属膜が保護層として機能するため、Ａｌ腐食が起こらず、外観上の異常は認められなかった。
次に、金属膜由来の金属の打ち込み効果を確認するため、ＳＩＭＳ（二次イオン質量分析法）による分析を実施した。
試験サンプルは、実施の形態３の方法で形成したサンプルとし、金属膜４０１としては、ＧＭＲ膜（Ｃｏ、Ｃｕを含む）を使用した。また、試験サンプルの各材料の膜厚は、酸化膜３０２を５００ｎｍ、パッド電極部３０３を１．３μｍ、保護膜３０４を０．７５μｍとして形成した。
このように作製した試験サンプルをＳＩＭＳ分析にてＡｌ膜中に金属膜由来の金属が打ち込まれるか否か分析した結果、金属膜由来の金属であるＣｏ、Ｃｕを検出した。
次に、ボンディングワイヤの耐久性の評価を行うため、高温（２００℃）による試験を実施した。
試験サンプルは、実施の形態３の方法で形成したサンプルとし、イオンミリングの加速電圧を２００〜８００Ｖの範囲で１００Ｖごと変更した。
一方、比較例のサンプルは、シリコン基板上に酸化膜３０２と、パッド電極部３０３と、保護膜３０４を順に形成した後に、写真製版技術を用いて保護膜３０４をＣＦ４等のフッ素系のエッチングガスでエッチング除去し、パッド電極部を開口したウェハをサンプルとした。
ここで、試験サンプル、比較例サンプルの各材料の膜厚は、酸化膜３０２を５００ｎｍ、パッド電極部３０３を１．３μｍ、保護膜３０４を０．８μｍとして形成した。
このように作製したサンプルのＣｕ濃度をＥＤＸ（エネルギー分散型Ｘ線分析器）により調べたところ、試験サンプルにおける金属膜由来の金属（Ｃｏ、Ｃｕ）の合計含有量は、０．０３〜５％であった。
一方、添加物含有量を０％、０．０３％、０．０５％、２％、５％とした５種の比較例サンプルを２００度の高温試験に投入し、ボンディングワイヤ外れが発生した時間をプロットした。この際、比較例サンプルのボンディングワイヤ外れが発生した時間を１として試験サンプルにおけるボンディングワイヤ外れが発生した時間を相対比較した。
この結果、図７に示すように、０．０３％添加されたサンプルではボンディングワイヤ外れが発生した時間は、試験サンプル、比較例サンプルとも変わらなかったが、０．０５％以上添加した場合、ボンディングワイヤ外れが発生するまでにかかる時間は、比較例サンプルに対して試験サンプルが２倍以上長かった。すなわち、０．０５％以上の金属を添加した際にワイヤボンディングの耐及性を向上させることができる効果を確認した。
また、金属膜由来の金属が２％添加されたサンプルと５％添加されたサンプルではボンディングワイヤ外れが発生するまでにかかる時間の伸び率が鈍化しており、さらに、ＡｌにＣｕを添加すると多結晶構造になっているＡｌ金属の結晶粒内にＡｌ２Ｃｕが析出し、Ａｌに含まれるＣｕが多くなると結晶粒内の他に粒界にもＡｌ２Ｃｕが析出して水洗の際にこの粒界に析出したＡｌ２Ｃｕによって腐食が生じることになるため、これらの点から添加する含有量の上限を５％とした。
なお、図中、ａ．ｕ．は、任意単位（arbitrary unitの略）である。
以上の実施の形態においては、センサデバイスを例として説明したが、本発明が実施の形態に何ら限定されるものではなく、アルミニウムまたはアルミニウム合金からなる導電膜を有する半導体装置であれば、同様に適用することができる。
また、その発明の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
さらに、本発明の技術的思想の範囲内でプロセス装置やプロセス条件を適宜変更することが可能である。
１００：センサデバイス、 １０１：センサ素子チップ、 １０２：信号処理回路基板、
１０３：パッド電極、 ２００：温度センサデバイス、
２０１：温度センサ素子チップ、 ２０２：センサ部、 ３０１：支持基板、
３０２：酸化膜、３０３：パッド電極部、 ３０４：保護膜、 ４０１：金属膜、
４０２：金属膜領域、５０１：導電膜、 ６０１：温度センサ膜、 ６０２：センサ素子

Claims (1)

  1. 外部と接続するためのパッド電極を形成する半導体装置の製造方法であって、支持基板上にパッド電極となるアルミニウムまたはアルミニウム合金からなる導電膜を形成する工程と、前記導電膜上に金属膜を形成する工程と、前記金属膜上に保護膜を形成する工程と、前記保護膜の一部をフッ素系のエッチングガスにより前記金属膜を残存させてエッチングし、開口を形成する工程と、この開口における前記金属膜をイオンミリングで除去するとともにオーバーエッチングし、前記導電膜の表面に前記金属膜由来の原子を打ち込んで前記パッド電極とする工程とを備えたことを特徴とする半導体装置の製造方法。
JP2017205801A 2017-10-25 2017-10-25 半導体装置の製造方法 Active JP6509300B1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017205801A JP6509300B1 (ja) 2017-10-25 2017-10-25 半導体装置の製造方法
US15/901,366 US10211173B1 (en) 2017-10-25 2018-02-21 Semiconductor device and manufacturing method thereof
DE102018210725.4A DE102018210725B4 (de) 2017-10-25 2018-06-29 Halbleitervorrichtung und zugehöriges Herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017205801A JP6509300B1 (ja) 2017-10-25 2017-10-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6509300B1 true JP6509300B1 (ja) 2019-05-08
JP2019079936A JP2019079936A (ja) 2019-05-23

Family

ID=65322816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017205801A Active JP6509300B1 (ja) 2017-10-25 2017-10-25 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10211173B1 (ja)
JP (1) JP6509300B1 (ja)
DE (1) DE102018210725B4 (ja)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63249348A (ja) * 1987-04-03 1988-10-17 Nec Corp 半導体装置の製造方法
JPH0258801A (ja) 1988-08-24 1990-02-28 Matsushita Electric Ind Co Ltd 白金測温抵抗体及びその製造方法
JPH05121407A (ja) 1991-10-30 1993-05-18 Toshiba Corp 半導体装置の製造方法
JP3233997B2 (ja) 1992-08-18 2001-12-04 宮崎沖電気株式会社 半導体素子の配線形成方法
JPH06177200A (ja) * 1992-12-09 1994-06-24 Hitachi Ltd 半導体集積回路装置の形成方法
JP3655048B2 (ja) * 1997-04-24 2005-06-02 ローム株式会社 半導体装置およびその製造方法
JP2001308138A (ja) * 2000-04-26 2001-11-02 Seiko Epson Corp 半導体装置及びその製造方法
JP3425927B2 (ja) 2000-05-16 2003-07-14 九州日本電気株式会社 半導体装置の製造方法
JP2004281602A (ja) * 2003-03-14 2004-10-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US20050194584A1 (en) * 2003-11-12 2005-09-08 Slater David B.Jr. LED fabrication via ion implant isolation
CN100440444C (zh) * 2004-07-22 2008-12-03 株式会社瑞萨科技 半导体器件的制造方法
JP2006310482A (ja) 2005-04-27 2006-11-09 Aqua Science Kk アルミニウム表面腐食防止方法
JP2013026465A (ja) 2011-07-21 2013-02-04 Panasonic Corp 電子デバイス
US8836133B2 (en) * 2012-10-12 2014-09-16 Freescale Semiconductor, Inc. Chip-level humidity protection
JP6300533B2 (ja) * 2014-01-15 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9905522B1 (en) * 2016-09-01 2018-02-27 Semiconductor Components Industries, Llc Semiconductor copper metallization structure and related methods

Also Published As

Publication number Publication date
US10211173B1 (en) 2019-02-19
DE102018210725B4 (de) 2023-07-06
JP2019079936A (ja) 2019-05-23
DE102018210725A1 (de) 2019-04-25

Similar Documents

Publication Publication Date Title
US8207052B2 (en) Method to prevent corrosion of bond pad structure
US7078238B2 (en) Method for manufacturing magnetic sensor
KR100658547B1 (ko) 반도체 장치 및 그 제조 방법
JP2009054790A (ja) 半導体装置
US9105568B2 (en) Semiconductor device with integrated magnetic element provided with a barrier structure against metal contamination, and manufacturing
US7521801B2 (en) Semiconductor device
US6448171B1 (en) Microelectronic fabrication having formed therein terminal electrode structure providing enhanced passivation and enhanced bondability
US9196526B2 (en) Semiconductor device and manufacturing method having copper interconnects with metal film, barrier metal, and metal caps
KR101512490B1 (ko) 범프 하부 도전층 식각용 조성물 및 이를 이용한 도전성 범프 구조물의 형성 방법
JP6509300B1 (ja) 半導体装置の製造方法
KR100550380B1 (ko) 반도체 소자의 금속배선 형성 방법
US10153216B2 (en) Manufacturing method of semiconductor device
US9082649B2 (en) Passivation process to prevent TiW corrosion
US10249584B2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2000068269A (ja) 半導体装置および半導体装置の製造方法
JP5170915B2 (ja) 半導体装置の製造方法
JP2006261552A (ja) 半導体装置及びその製造方法
US20200300940A1 (en) Manufacturing of high performance magnetoresistive sensors
US20070085224A1 (en) Semiconductor device having strong adhesion between wiring and protective film, and manufacturing method therefor
JP3471723B2 (ja) ベアチップ実装対応多層配線とその作製方法
JP2005353663A (ja) 半導体装置の製造方法及び半導体装置
JP2007180293A (ja) はんだバンプ電極構造および電子部品
KR100790739B1 (ko) 반도체 소자의 패드 형성 방법
JP2917362B2 (ja) 半導体装置の製造方法
JPS5933253B2 (ja) 半導体装置の電極形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190402

R151 Written notification of patent or utility model registration

Ref document number: 6509300

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250