CN111564444A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，该半导体器件包括：堆叠结构，该堆叠结构包括交替堆叠的导电层和绝缘层，每个导电层包括具有倾斜外表面的金属图案，倾斜外表面面向每个绝缘层的上表面或下表面，其中，倾斜外表面相对于每个绝缘层的上表面或下表面是倾斜的。

Description

半导体器件
本申请是原案申请号为201610874451.7的发明专利申请(申请日：2016年9月30日，发明名称：半导体器件的制造方法)的分案申请。
技术领域
本公开的一个方面总体涉及电子器件，并且更具体地，涉及三维半导体器件及其制造方法。
背景技术
非易失性存储器件是即使在切断电源后也能保持所存储数据的存储器件。近来，随着在硅基板上方以单层形成存储单元的二维非易失性存储器件的集成度提高已经达到极限，已经提出了三维地布置存储单元的三维非易失性存储器件。三维(3-D)非易失性存储器件包括从基板伸出的竖直沟道层和沿着每个竖直沟道层堆叠的多个存储单元。
发明内容
实施方式提供了一种易于制造并且具有改进的负载特性的半导体器件及其制造方法。
根据本公开的一个方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：交替地形成第一牺牲层和绝缘层；形成穿透所述第一牺牲层和所述绝缘层的沟道图案；形成穿透所述第一牺牲层和所述绝缘层的狭缝；通过经由所述狭缝去除所述第一牺牲层形成开口；以及在所述开口中分别形成导电层，所述导电层包括具有倾斜内表面的第一阻挡图案和在所述第一阻挡图案中的金属图案。
附图说明
通过参照附图详细描述本发明的各实施方式，本发明的以上和其它特征及优点对本发明所属技术领域的技术人员将变得更明显，在附图中：
图1A是例示根据本发明的实施方式的半导体器件的结构的图；
图1B至图1F是例示根据本发明的实施方式的半导体器件的结构的截面图；
图2A至图2E是例示根据本发明的实施方式的半导体器件的制造方法的截面图；
图3A至图3C是例示根据本发明的实施方式的半导体器件的制造方法的截面图；
图4A至图4D是例示根据本发明的实施方式的半导体器件的制造方法的截面图；
图5A至图5D是例示根据本发明的实施方式的半导体器件的制造方法的截面图；
图6和图7是例示根据本发明的实施方式的存储系统的构造的简化框图；并且
图8和图9是根据本发明的实施方式的计算系统的框图。
具体实施方式
将参照附图描述本公开的示例实施方式。但是，本公开的示例实施方式可以以许多不同形式来实施，并且不应当解释为仅限于本文提出的实施方式。而是，提供所述实施方式使得本公开的公开内容将充分且完整，并且向本领域技术人员充分表达本公开的范围。
将理解的是，虽然本文可以使用术语“第一”、“第二”、“第三”等来描述各元件，但是这些元件不被这些术语限制。这些术语用来将一元件与另一元件区分开。因此，在不背离本发明的精神和范围的情况下，下文描述的第一元件可以被称为第二元件或第三元件。
附图不是必须按比例，并且在一些情况下，已经夸大了比例以更清楚地例示实施方式的各元件。例如，为了便于在附图中例示，与实际尺寸和间隔相比，可以夸大元件的尺寸以及元件间的间隔。
还将理解，当元件被称为“连接”或者“联接”到另一元件时，该元件可以直接连接或者联接到该另一元件，或者可以存在一个或更多个中间元件。另外，还将理解，当一个元件被称为在两个元件“之间”时，该元件可以是两个元件之间唯一的元件，或者也可以出现一个或更多个中间元件。
本文使用的术语的目的只是描述具体实施方式，而不意在限制本发明。如本文使用的，除非上下文明确地另有说明，否则单数形式意在包括复数形式。还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语表示出现所述元件并且不排除出现或增加一个或更多个其它元件。如本文所使用的，术语“和/或”包括相关列出项目的一个或更多个的任何和所有组合。
除非另有定义，否则本文使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域的普通技术人员所通常理解的相同含义。还将理解的是，诸如常用词典中定义的那些术语的术语应当被解释为具有与它们在本公开的上下文和相关技术中的含义一致的含义，并且不能从理想化或者过于形式化的意义上去解释，除非在这里明确地这样定义。
在以下描述中，阐述了许多具体细节以提供对本发明的彻底理解。不具有一些细节或所有这些具体细节也可以实现本发明。在其它情况下，没有详细描述公知过程结构和/或过程以免不必要地使本发明不清楚。
还应注意，在一些情况下，除非另有明确说明，否则如对本领域技术人员显而易见的是，与一个实施方式相关地描述的特征或元件可以单个使用或与其它实施方式的其它特征或元件相结合地使用。
在下文中，将参照附图详细描述本发明的各实施方式。
贯穿全文，相同的附图标记指的是相同的元件。
图1A是例示根据本发明的实施方式的半导体器件的结构的图。
图1B是例示根据本发明的实施方式的半导体器件的结构的侧视截面图。
参照图1A和图1B，半导体器件包括堆叠结构ST、穿透堆叠结构ST的沟道图案14和穿透堆叠结构ST的狭缝SL。
堆叠结构ST包括交替堆叠的导电层11和绝缘层12。导电层11例如可以是堆叠的选择晶体管和存储单元的栅极。导电层11例如可以由钨(W)、氮化钨(WNx)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、多晶硅、硅化物等中的至少一种制成或包括钨(W)、氮化钨(WNx)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、多晶硅、硅化物等中的至少一种。绝缘层12用于使堆叠的栅极彼此绝缘，并且例如可以由氧化物等制成或包括氧化物等。
导电层11中的每一个可以包括具有倾斜内表面的阻挡图案11A、形成在阻挡图案11A内的金属图案11B和牺牲图案11C。阻挡图案11A分别插置在堆叠的绝缘层12之间，并且每一个阻挡图案11A可以形成在上绝缘层12的下表面上、下绝缘层12的上表面上以及存储图案13的侧壁上。
阻挡图案11A具有倾斜的内表面I。另外，阻挡图案11A的内表面I与阻挡图案11A的外表面O不平行，并且可以相对于阻挡图案11A的外表面O成预定角度θ倾斜。例如，如图1B所示，阻挡图案11A可以包括相对于水平基板表面倾斜的内表面I和相对于基板表面平直地放置的外表面O。为了参考，“倾斜”和“平直”指的是阻挡图案的内表面和外表面的定向分别相对于基板表面(未示出)或堆叠结构ST的顶表面或任意绝缘层12的上表面或下表面的定向。
如果阻挡图案11A的内表面I和外表面O两者平行且都倾斜，则导电层11的厚度将随着金属图案11B的体积增大而增大。在这种情况下，堆叠结构ST的高度将增加，并且因此，在改进存储器件的集成度方面带来了限制。另一方面，根据本发明的实施方式，只有阻挡图案11A的内表面I倾斜，而阻挡图案11A的外表面O平直。例如，阻挡图案11A的外表面O具有抵靠绝缘层12的相邻表面平直放置的水平定向。因此，能够在保持导电层11的厚度的同时增加金属图案11B的体积。
阻挡图案11A可以只在部分区域中具有倾斜内表面I。阻挡图案11A可以包括具有倾斜内表面I的第一区域R1和具有不倾斜内表面的第二区域R2。在这种情况下，阻挡图案11A的第二区域R2具有均匀的厚度，并且阻挡图案11A的第一区域R1可以具有随着其逐渐靠近狭缝SL而逐渐减小的厚度。例如，阻挡图案11A的最小厚度(即，阻挡图案在其达到狭缝的点的厚度)可以从约
Figure BDA0002536571470000041
至约
Figure BDA0002536571470000042
在图1B中，用虚线边界线L标记第一区域R1与第二区域R2之间的边界。因此，金属图案11B和牺牲图案11C彼此接触的位置可以是边界线L。基于边界线L，第一区域R1与狭缝SL相邻，而第二区域R2与狭缝SL相对地间隔开。另外，金属图案11B形成在相对地与狭缝SL相邻的第一区域R1中，并且牺牲图案11C形成在相对地与狭缝SL间隔开的第二区域R2中。
在图1B中，例示了边界线L位于最靠近狭缝SL的沟道图案14与狭缝SL之间。边界线L可以位于沟道图案14与狭缝SL中间或更靠近狭缝SL或沟道图案14。另外，边界线L可以与沟道图案14交叠，或可以位于沟道图案14之间。
边界线L的位置与阻挡图案11A的厚度确定了包括在导电层11中的金属图案的体积，并由此确定导电层11的电阻值。因此，通过考虑导电层11的电阻值以及负载特征来确定边界线L的位置。例如，阻挡图案11A的厚度和边界线L的位置可以满足下面的式1。
式1
Figure BDA0002536571470000051
在式1中，a是从狭缝SL至边界线L的距离，b是阻挡图案11A的第二区域R2的厚度，并且c是第一区域R1中的阻挡图案11A的最小厚度。
金属图案11B可以位于阻挡图案11A的第一区域R1中，并且牺牲图案11C可以位于阻挡图案11A的第二区域R2中。金属图案11B可以具有其厚度随着其更靠近狭缝SL而增大的锥形形状。牺牲图案11C可以延伸至堆叠结构ST内以填充相邻的沟道图案14之间的空间。另外，牺牲图案11C可以包括位于相邻的沟道图案14之间的空隙17。
阻挡图案11A用来增加层之间的粘合，例如，绝缘层与金属层11B之间的粘合。阻挡层11A例如可以由氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等中的至少一种制成或包括氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等中的至少一种。金属图案11B可以由具有比阻挡图案11A更小的电阻的材料制成或包括比阻挡图案11A更小的电阻的材料。金属图案11B可以例如由钨(W)、氮化钨(WNx)、硅化物等中的至少一种制成或包括钨(W)、氮化钨(WNx)、硅化物等中的至少一种。牺牲图案11C可以包括介电材料，例如氧化物、氮化物、硅(Si)等中的至少一种。
参照图1A，沿第一方向I-I'和与第一方向I-I'交叉的第二方向II-II'布置沟道图案14。例如，沟道图案14可以布置为使得在第一方向I-I'上的相邻的沟道图案14的中心偏移，并且在第二方向II-II'上的相邻的沟道图案14的中心彼此相对应。沟道层14被配置为使得它们沿II-II'方向以第一常规间隔分开并且沿对角方向以第二常规间隔在II-II'方向和I-I'方向之间分开。如图1A所示，第一常规间隔和第二常规间隔可以相同，但是本发明不限于这种方式。沟道图案14还沿与由II-II'和I-I'方向限定的平面垂直的方向延伸并且穿透堆叠结构ST。沟道图案14可以形成在穿透堆叠结构ST的各开口OP中。如图1A所示，开口OP可以具有圆形的截面。但是，本发明不限于这种方式。例如，开口OP可以具有椭圆形、四边形(诸如正方形)、多边形(诸如六边形)等的截面。如图1B所示，开口OP可以具有锥形截面，且最大的截面面积在最高表面处，最小的截面面积在最低表面处。在另一实施方式(未示出)中，开口OP可以沿着其整个长度具有不变的截面。沟道图案14可以具有符合开口OP的形状。
沟道图案14例如可以是堆叠的选择晶体管、存储单元等的沟道层。沟道图案14例如可以由诸如硅(Si)和锗(Ge)的至少一种半导体材料制成或包括诸如硅(Si)和锗(Ge)的至少一种半导体材料。存储图案13可以形成在各沟道图案14的侧壁上。存储图案13可以是选择晶体管的栅绝缘层，或可以是存储单元的数据储存库。例如，每个存储图案13可以包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个。这些层在现有技术中是公知的，并且因此没有在这里示出以避免用公知的细节使图示不清楚。例如，数据存储层可以包括含(由)多晶硅(制成)的浮置栅极、含(由)氮化物(制成)的电荷捕获层、可相变材料、纳米点等。沟道图案14可以具有其中心区域开口的形状。可以在开口的中心区域中填充绝缘图案15。在图1B示出的实施方式中，形成在一个开口OP中的绝缘图案15、沟道图案14和存储图案13具有同心圆柱的形状。
当从顶部观看时(参见图1A)，狭缝SL可以具有细长的、沿第二方向II-II'延伸的线状。当从侧部观看时(参见图1B)，狭缝SL可以与由I-I'和II-II'方向限定的平面垂直地延伸以穿透堆叠结构ST。可以用狭缝绝缘层16填充狭缝SL。狭缝绝缘层16可以包括空隙(未示出)。
根据上述结构，可以减小包括在一个导电层11中的金属图案11B的体积，从而能够在不增加导电层11的厚度的同时减小电阻。因此，能够提高半导体器件的负载特征。
图1C至图1F是例示根据本发明的实施方式的半导体器件的各结构的截面图。在下文中，将省略与上述内容重复的内容。
参照图1C，每个导电层11可以包括阻挡图案11A和在阻挡图案11A中的金属图案11B。与图1A和图1B的实施方式不同，在图1C的实施方式中，只有金属图案11B，而没有牺牲图案11C。更具体地，在图1C的实施方式中，不是牺牲图案11C在第二区域R2中，而是金属图案延伸到第二区域R2中。因此，金属图案11B在第二区域R2中具有均匀的厚度。金属图案11B在第一区域R1中具有不均匀的厚度，且金属图案11B的厚度随着其更靠近第一区域R1中的狭缝SL而增大。另外，金属图案11B可以填充相邻的沟道图案14之间的空间。
参照图1D，每个导电层11可以包括阻挡图案11A和阻挡图案11A中的金属图案11B。与参照图1C描述的实施方式相比，在本实施方式中，边界线L更靠近沟道图案14。因此，每个阻挡图案11A具有其厚度随着其从狭缝SL更靠近沟道图案14而增加的形状。另外，每个金属图案11B例如具有其厚度随着其从狭缝SL靠近沟道图案14而减小的锥形形状的形状。为了参考，在该附图中例示了在相邻的沟道图案14之间填充金属图案11B的情况，但是如参照图1B所述可以填充牺牲图案。
参照图1E，每个导电层11可以包括具有倾斜内表面的第一阻挡图案、金属图案11B、牺牲图案11C和第二阻挡图案11D。如图1E的实施方式所示，第二阻挡图案11D形成为包围金属图案11B。第二阻挡图案11D的第一部分插置在金属图案11B的倾斜表面的交界面与第一阻挡图案11A之间。第二阻挡图案11D的第二部分插置在金属图案11B的竖直(即，垂直于II-II'和I-I'的平面)交界面与牺牲图案11C之间。例如，第二阻挡图案11D可以形成为接触第一阻挡图案11A的倾斜内表面和牺牲图案11C。第二阻挡图案11D可以具有比第一阻挡图案11A更薄的厚度。在图1E的实施方式的变型例中，每个导电层11可以形成为不具有牺牲图案11C。在图1E的实施方式的这种变型例中，第二阻挡层的竖直表面可以与存储层13相邻。
参照图1F，每个导电层11可以包括具有倾斜内表面的第一阻挡图案11A'、金属图案11B、牺牲图案11C和第二阻挡图案11D。这里，与图1E的实施方式不同，第一阻挡图案11A'的倾斜内表面可以是曲面。例如，如图1F所示，第一阻挡图案11A'的曲面可以是具有随着其朝向狭缝延伸而减小的曲率的抛物线曲面。
在第一区域R1中的第一阻挡图案11A’可以与狭缝SL分隔开。在这种情况下，在与狭缝SL相邻的区域中不存在第一阻挡图案11A'，并且第二阻挡图案11D和绝缘层12彼此直接接触。
图2A至图2E是例示根据本发明的实施方式的半导体器件的制造方法的截面图。
参照图2A，第一牺牲层21和绝缘层22交替地堆叠，由此形成堆叠结构ST。这里，第一牺牲层21例如形成堆叠的存储单元、选择晶体管等的栅极，并且绝缘层22使堆叠的栅极彼此绝缘。第一牺牲层21由相对于绝缘层22具有高刻蚀选择比的材料形成。例如，第一牺牲层22可以包括氮化物或由氮化物制成，并且绝缘层22可以包括氧化物或由氧化物制成。
然后，形成穿透堆叠结构ST的第一开口OP1。第一开口OP1可以具有圆形截面、椭圆形截面、四边形截面、多边形截面等。每一个第一开口OP1从其最上端至其最下端可以具有均匀尺寸的截面。每一个第一开口OP1沿着其整个长度可以具有可变尺寸的截面。例如，如图2A所示，每个第一开口OP1可以是锥形的，该锥形在其最上端具有最大截面并且在其最下端具有最小截面。
然后，在每个第一开口OP1中依次形成存储图案23和沟道图案24。沟道图案24可以形成为具有完全填充每个第一开口OP1的厚度，或可以形成为具有其中心区域开口的厚度。如图2A所示，当沟道图案24的中心区域开口时，可以在开口中心区域中形成绝缘图案25。
参照图2B，形成穿透堆叠结构ST的狭缝SL，并且然后经由狭缝SL去除第一牺牲层21，由此形成第二开口OP2。然后，经由狭缝SL在第二开口OP2中形成阻挡层26。例如，阻挡层26可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等制成或包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等。
阻挡层26可以形成为与狭缝SL和第二开口OP2的内表面一致。阻挡层26还可以形成在暴露在第二开口OP2中的存储图案23上。阻挡层26可以形成为具有均匀的厚度b，其中该阻挡层没有完全填充在第二开口OP2中。
然后，经由狭缝SL在第二开口OP2中形成第二牺牲层27。第二牺牲层27可以形成为与阻挡层26一致并且填充第二开口OP2。第二牺牲层27也可以形成在狭缝SL中。第二牺牲层27可以由相对于阻挡层26具有高刻蚀选择比的材料形成。例如，第二牺牲层27可以由诸如氧化物或氮化物、硅(Si)或它们的组合的介电材料制成或包括诸如氧化物或氮化物、硅(Si)或它们的组合的介电材料。
参照图2C，部分地去除第二牺牲层27，由此形成第二牺牲图案27A并且部分地暴露阻挡层26。例如，使用干法刻蚀工艺部分地刻蚀第二牺牲层27以暴露在阻挡层26中与狭缝SL相邻的区域。此时，从狭缝SL朝向沟道图案24去除第二牺牲层27，并且根据去除的第二牺牲层27的量确定边界线L的位置。这里，阻挡层26的暴露的区域成为第一区域R1，并且第二牺牲图案27A残留的部分(即，阻挡层26的未暴露的区域)成为第二区域R2。第二牺牲图案27A可以填充相邻的沟道图案24之间的空间。
可以在部分刻蚀第二牺牲层27的工艺中形成阻挡层26的倾斜的内表面。如上所述，从靠近狭缝SL的区域刻蚀第二牺牲层27，并且因此还从靠近狭缝SL的区域暴露阻挡层26。另外，随着阻挡层26的区域靠近狭缝SL，在刻蚀工艺中长时间暴露该区域，由此增加刻蚀阻挡层26的量。因此，阻挡层26的靠近狭缝SL的区域比阻挡层262的远离狭缝的区域具有更薄的厚度。由此，形成具有倾斜内表面I的阻挡层26A。
当刻蚀第二牺牲层27时，可以通过调节阻挡层26与第二牺牲层27之间的刻蚀选择比来调节阻挡层26的刻蚀程度和内表面的坡度。在第二牺牲层27的刻蚀比高于阻挡层26的刻蚀比的情况下，刻蚀第二牺牲层27。阻挡层26和第二牺牲层27的刻蚀选择比可以被改变，并且例如可以是从约1:5至约1:50或从约1:5至约1:20。例如，基于第二开口OP2的区段，在第二开口OP2中刻蚀第二牺牲层27的量以及在第二开口OP2中刻蚀阻挡层26的量b-c可以满足以下关系：1:5≤b-c:a≤1:50。
参照图2D，在阻挡层26A的第一区域R1中形成金属层28。例如，金属层28可以形成为填充第二开口OP2。还可以在狭缝SL中形成金属层28。此时，阻挡层26A的第一区域R1具有倾斜内表面I，并且由此可以防止在金属层28被完全填充到第二开口OP2中之前第二开口OP2的入口关闭。因此，能够防止在金属层28的第一区域R1中形成空隙。金属层28可以包括具有比阻挡层26A更小的电阻的金属。例如，金属层28可以包括钨(W)、氮化钨(WNx)、硅化物等。
参照图2E，去除形成在狭缝SL中的阻挡物层26A和金属层28，由此形成分别位于第二开口中的阻挡物图案26B和金属图案28A。因此，形成了包括阻挡物图案26B、金属图案28A和第二牺牲图案27A的导电层C。然后，在狭缝SL中形成狭缝绝缘层29。
这里，每个阻挡图案26B具有倾斜的内表面。例如，阻挡图案26B在与第二牺牲图案27A接触的区域中具有均匀的厚度，并且可以在与金属图案28A接触的区域中具有倾斜的内表面。另外，阻挡图案26B可以具有其厚度随着其接近狭缝绝缘层29而逐渐减小的形状。金属图案28A接触第二牺牲图案27A，并且可以具有锥形形状，该锥形形状具有随着其更靠近狭缝绝缘层29而逐渐增加的厚度。
根据上述制造方法，使用形成第二牺牲图案27A的工艺，从而能够在保持阻挡层26A的外表面基本水平(即，平直)的同时容易地形成倾斜内表面I。另外，能够形成不包括空隙的导电层C。
还可以使用上述制造方法来形成在图1C至图1E中示出的实施方式。作为一个示例，可以在形成金属层28之前去除第二牺牲图案27A。在这种情况下，可以形成金属图案28A填充在沟道图案24之间的图1C的结构。作为另一个示例，当形成第二牺牲图案27A时，刻蚀第二牺牲层27的量增加，使得边界线L进一步与狭缝SL分隔开。在这种情况下，阻挡图案26B的第一区域R1的面积增大，并且可以形成图1D的结构。作为另一个示例，在金属层28之前形成第二阻挡层。在这种情况下，在阻挡图案26B与金属图案28A之间以及在金属图案28A与第二牺牲图案27A之间形成第二阻挡图案，并且可以形成图1E的结构。
图3A至图3C是例示根据本发明的实施方式的半导体器件的制造方法的截面图。在下文中，将省略与上述内容重复的内容。
首先，如参照图2A至图2C所述，通过部分地去除第二牺牲层27来形成具有倾斜内表面和第二牺牲图案27A的阻挡层26A。然后，参照图3A，经由狭缝SL选择性地去除第二牺牲图案27A。因此，不仅在狭缝SL与沟道图案24之间的区域中形成牺牲图案27A，也在被去除的相邻沟道图案24之间的区域中形成牺牲图案27A。
参照图3B，经由狭缝SL在阻挡层26A中形成金属层28。因此，金属层28填充第二开口OP2并且部分填充狭缝SL。例如，金属层28形成在狭缝SL与沟道图案24之间的区域中以及相邻的沟道图案24之间的区域中。
参照图3C，去除形成在狭缝SL中的金属层28和阻挡层26A，由此形成金属图案28A和阻挡图案26B。因此，形成了导电层C，每个导电层C包括具有倾斜内表面的阻挡图案26A和金属图案28A。
图4A至图4D是例示根据本发明的实施方式的半导体器件的制造方法的截面图。在下文中，将省略与上述内容重复的内容。
首先，如参照图2A和图2B所述，在第二开口OP2中形成阻挡层26和第二牺牲层27。参照图4A，第二牺牲层27可以包括位于第二开口OP2中的空隙V。
参照图4B，经由狭缝SL部分地去除第二牺牲层27，由此形成第二牺牲图案27A。此时，可以在部分地刻蚀第二牺牲层27的工艺中暴露空隙。另外，可以在部分地刻蚀第二牺牲层27的工艺中部分地刻蚀阻挡层26，由此形成倾斜内表面I1。
然后，在阻挡层26A中形成第三牺牲层31。可以形成第三牺牲层31以填充第二牺牲图案27A的空隙V。第三牺牲层31可以形成为具有在第二开口OP2中没有完全填充的厚度。这里，第三牺牲层31可以包括诸如氧化物、氮化物、硅(Si)或它们的组合的介电材料。另外，第三牺牲层31可以由与第二牺牲层27相同的材料或与第二牺牲层27不同的材料形成。
参照图4C，部分地去除第二牺牲图案27A和第三牺牲层31，由此形成第二牺牲图案27B和第三牺牲图案31A。此时，在部分地刻蚀第二牺牲图案27A和第三牺牲层31的工艺中可以部分地刻蚀暴露的阻挡层26A，由此形成阻挡层26B的倾斜表面I2。
当第二牺牲层27包括空隙V时，第二牺牲层27可以不被刻蚀为具有均匀的厚度。例如，可以比其它区域更快地刻蚀存在空隙V的区域。因此，在利用第三牺牲层31填充空隙V之后刻蚀第二牺牲图案27A和第三牺牲层31，从而能够均匀地调节刻蚀第二牺牲图案27A和第三牺牲层31的量。另外，能够均匀地调节暴露阻挡层26B的区域和阻挡层26B的倾斜内表面I2的角度。作为参考，形成第三牺牲层31以及刻蚀第二牺牲图案27A和第三牺牲层31的工艺可以重复执行两次或更多次。
然后，金属层28可以形成为填充第二开口OP2。金属层28可以与第二牺牲图案27B和第三牺牲图案31A接触。
参照图4D，去除形成在狭缝SL中的阻挡层26B和金属层28，由此形成阻挡图案26C和金属图案28A。因此，形成导电层C，每个导电层包括阻挡图案26C、第二牺牲图案27B、第三牺牲图案31A和金属图案28A。
如参照图3A至图3C所述，可以在形成金属层28之前去除第二牺牲图案27B和第三牺牲图案31A。
图5A至图5D是例示根据本发明的实施方式的半导体器件的制造方法的截面图。在下文中，将省略与上述内容重复的内容。
首先，如参照图2A至图2C所述，在第二开口OP2中形成第一阻挡层26A和第二牺牲层27A。参照图5A，在用于形成第二牺牲图案27A的刻蚀工艺中一起刻蚀第一阻挡图案26A，由此形成具有以预定角度倾斜的内表面的第一阻挡层26A。
参照图5B，选择性地刻蚀第一阻挡层26A，由此将以预定角度倾斜的内表面图案化成曲面R。因此，形成了具有修圆的内表面的第一阻挡图案26B。这里，具有曲面的区域成为第一区域R1，不弯曲的区域成为第二区域R2。例如，可以使用湿法刻蚀工艺来刻蚀第一阻挡层26A，由此刻蚀在阻挡层26A中通过第二牺牲图案27A暴露的区域。此时，经由狭缝SL执行刻蚀工艺，并且因此刻蚀第一阻挡层26A的区域的量随着区域更靠近狭缝SL而变大。因此，曲面可以形成为其曲率随着其更靠近狭缝SL而变小并且随着其远离狭缝SL而变大的抛物线形状。另外，随着在第二开口OP2中在靠近狭缝SL的区域中完全去除第一阻挡层26A，可以暴露绝缘层22。另外，此时，第二牺牲图案27A可以伸出到第一阻挡图案26B的第一区域R1中。
参照图5C，选择性地刻蚀第二牺牲图案27A，由此去除在第一阻挡图案26B中伸出到第一区域R1中的区域。由此，形成第二牺牲图案27B。然后，第二阻挡层30形成在形成有第一阻挡图案26B的第二开口OP2中。然后，金属层28形成为填充第二开口OP2。
这里，第二阻挡层30可以形成为接触第一阻挡图案26B和第二牺牲图案27B。第二阻挡层30可以由与第一阻挡图案26B相同的材料形成。另外，第二阻挡层30可以具有比第一阻挡图案26B更薄的厚度。第二阻挡层30可以形成为具有均匀的厚度。作为参考，可以省略选择性地刻蚀第二牺牲图案27A的工艺。
参照图5D，刻蚀在狭缝SL中的金属层28和第二阻挡层30，由此形成第二阻挡图案30A和金属图案28A。因此，形成了导电层C，每个导电层包括具有修圆的内表面的第一阻挡图案26B。然后，在狭缝SL中形成狭缝绝缘层29。
图6是例示根据本发明的实施方式的存储系统的构造的框图。
参照图6,根据本发明的实施方式的存储系统1000包括存储器件1200和控制器1100。
存储器件1200用于存储具有各种数据格式(诸如，文本、图形和软件代码)的数据信息。存储器件1200可以是非易失性存储器，并且可以包括参照图1A至图5D描述的结构。存储器件1200被构造成包括：堆叠结构，所述堆叠结构包括交替堆叠的导电层和绝缘层；沟道图案，所述沟道图案穿透所述堆叠结构；和狭缝，所述狭缝穿透所述堆叠结构，其中所述导电层中的每一个包括具有倾斜内表面的阻挡图案和在所述阻挡图案中的金属图案。存储器件1200的结构和制造方法可以与上述的相同，因此，将省略它们的具体描述。
控制器1100连接至主机和存储器件1200并且被构造成响应于来自主机的请求访问存储器件1200。例如，控制器1100被构造成控制存储器件1200的读、写、擦除和后台操作中的至少一种。
控制器1100包括经由内部总线联接的随机访问存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、误差校正代码(ECC)电路1140、存储接口1150等。
这里，RAM 1110可以用作CPU 1120的操作存储器、存储器件1200和主机之间的高速缓冲存储器和存储器件1200和主机之间的缓冲存储器中的至少一种。例如，可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来替换RAM1110。
CPU 1120被配置为控制控制器1100的操作。例如，CPU 1120可以被配置为操作诸如存储在RAM 1110中的闪存转换层(FTL)的固件。
主机接口1130被配置为与主机交互。例如，控制器1100使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外部设备互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小型硬盘接口(ESDI)协议、电子集成驱动器(IDE)协议和私有协议的各种接口协议中的至少一种与主机通信。
ECC电路1140被配置为使用误差校正代码(ECC)检测和校正包括在从存储器件1200读取的数据中的误差。
存储接口1150可以被配置为与存储器件1200交互。例如，存储接口1150可以包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括缓冲存储器(未示出)以临时地存储数据。这里，缓冲存储器可以用来临时存储经由主机接口1130向外传输的数据或经由存储接口1150从存储器件1200传输的数据。控制器1100还可以包括存储代码数据的ROM以与主机交互。
如上所述，根据本发明的实施方式的存储系统1000包括具有均匀特性的晶体管和具有改进的集成度的存储器件1200。因此，能够改进存储系统1000的特性和存储系统1000的集成度。
图7是例示根据本发明的实施方式的存储系统的构造的框图。在下文中，将省略与上述内容重复的内容。
参照图7，根据本发明的实施方式的存储系统1000'包括存储器件1200'和控制器1100。控制器1100可以全部经由内部总线链接的包括RAM 1110、CPU 1120、主机接口1130、ECC电力1140、存储接口1150。
存储器件1200'可以是非易失性存储器，并且可以包括参照图1A至图5D描述的结构。存储器件1200'被构造成包括：堆叠结构，所述堆叠结构包括交替堆叠的导电层和绝缘层；沟道图案，所述沟道图案穿透所述堆叠结构；和狭缝，所述狭缝穿透所述堆叠结构，其中所述导电层中的每一个包括具有倾斜内表面的阻挡图案和在所述阻挡图案中的金属图案。存储器件1200'的结构和制造方法与上述的相同，因此，将省略它们的具体描述。
存储器件1200'可以是包括多个存储芯片的多芯片封装。多个存储芯片被分成多个组，多个组被配置为在第一至第k信道(CH1至CHk)上与控制器1100通信。另外，包括在一个组中的存储芯片可以被配置为在公共信道上与控制器1100通信。作为参考，可以修改存储系统1000'使得一个存储芯片连接至一个沟道。
如上所述，根据本发明的实施方式的存储系统1000'包括具有均匀特性的晶体管和具有改进的集成度的存储器件1200'。因此，能够改进存储系统1000'的特性和存储系统1000'的集成度。具体地，存储器件1200'被构造成多芯片封装，从而能够增加存储系统1000'的数据存储容量并且提高存储系统1000'的操作速度。
图8是例示根据本发明的实施方式的计算系统的构造的框图。在下文中，将省略与上述内容重复的内容。
如图8所示，根据本发明的实施方式的计算系统2000包括存储器件2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器件2100存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器件2100经由系统总线2600电连接至CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器件2100可以经由控制器(未示出)或直接地连接至系统总线2600。当存储器件2100直接连接至系统总线2600时，可以由CPU 2200、RAM 2300等执行控制器的功能。
这里，存储器件2100可以是非易失性存储器，并且可以包括参照图1A至图5D描述的结构。另外，存储器件2100被构造成包括：堆叠结构，所述堆叠结构包括交替堆叠的导电层和绝缘层；沟道图案，所述沟道图案穿透所述堆叠结构；和狭缝，所述狭缝穿透所述堆叠结构，其中所述导电层中的每一个包括具有倾斜内表面的阻挡图案和在所述阻挡图案中的金属图案。存储器件2100的结构和制造方法与上述的相同，因此，将省略它们的具体描述。
如参照图7所述，存储器件2100可以是包括多个存储芯片的多芯片封装。
如上所述地构造的计算系统2000可以是计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制器、导航设备、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中传输信息的设备、构成家庭网络的各种电子设备中的一个电子设备、构成计算机网络的各种电子设备中的一个电子设备、构成远程信息处理网络的各种电子设备中的一个电子设备、RFID设备等。
如上所述，根据本发明的实施方式的存储系统2000包括具有均匀特性的晶体管和具有改进的集成度的存储器件2100。因此，能够改进计算系统2000的特性和计算系统2000的集成度。
图9是例示根据本发明的实施方式的计算系统3000的框图。
参照图9，计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300和转换层3400。另外，计算系统3000包括存储器件3500的硬件层。
操作系统3200可以管理计算系统3000的软件资源和硬件资源，并且控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序中的一个，并且可以是由操作系统3200执行的实用程序。
文件系统3300可以是用于管理计算系统3000中的数据、文件等并且根据规则组织在存储器件3500中存储的数据或文件的逻辑结构。可以根据在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是微软的Windows操作系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)。
在附图中，将操作系统3200、应用3100、文件系统3300示出为单独的块。但是，可以在操作系统3200中包括应用3100和文件系统3300。
响应于来自文件系统3300的请求，转换层3400可以将地址转换成适合于存储器件3500的形式。例如，转换层3400可以将由文件系统300生成的逻辑地址转换成存储器件3500的物理地址。这里，逻辑地址和物理地址之间的映射信息可以被存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储器件3500可以是非易失性存储器，并且可以包括参照图1A至图5D描述的结构。另外，存储器件3500被构造成包括：堆叠结构，所述堆叠结构包括交替堆叠的导电层和绝缘层；沟道图案，所述沟道图案穿透所述堆叠结构；和狭缝，所述狭缝穿透所述堆叠结构，其中所述导电层中的每一个包括具有倾斜内表面的阻挡图案和在所述阻挡图案中的金属图案。存储器件3500的结构和制造方法与上述的相同，因此，将省略它们的具体描述。
如上构造的计算系统3000可以被划分成在高级别区域中执行的操作系统层和在低级别区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300被包括在操作系统层中，并且可以通过计算系统3000的操作存储器驱动。另外，转换层3400可以被包括在操作系统层中或控制器层中。
如上所述，根据本发明的实施方式的存储系统3000包括具有均匀特性的晶体管和具有改进的集成度的存储器件3500。因此，能够改进计算系统3000的特性和计算系统3000的数据存储容量。
根据本发明的实施方式，堆叠的导电层中的每一个导电层包括具有倾斜内表面的阻挡图案和在阻挡图案中的金属图案。另外，阻挡图案具有其厚度随着其靠近狭缝而减小的形状，并且金属图案具有其厚度随着其靠近狭缝而增大的形状。因此，能够增加包括在导电层中的金属图案的体积。因此，能够提高半导体器件的负载特征。另外，使用包括刻蚀牺牲层的工艺能够容易地且可靠地形成具有倾斜内表面的阻挡图案。
本文已经公开了示例实施方式，并且虽然采用了特定术语，但是这些术语仅以一般性和描述性的方式被使用和解释，并不出于限制的目的。在一些情况下，自提交本发明起，除非另有明确说明，否则对本领域技术人员将显而易见的是，关于具体实施方式描述的特征、特性和/或元件可以单独地使用或与关于其它实施方式描述的特征、特性和/或元件组合地使用。本领域技术人员将理解，在不脱离如以下权利要求阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种修改。
相关申请的交叉引用
本申请要求于2016年3月29日提交的韩国专利申请第10-2016-0037710号的优先权，其全部内容通过引用合并于此。

Claims (15)

1.一种半导体器件，该半导体器件包括：
堆叠结构，该堆叠结构包括交替堆叠的导电层和绝缘层，每个所述导电层包括具有倾斜外表面的金属图案，所述倾斜外表面面向每个所述绝缘层的上表面或下表面，
其中，所述倾斜外表面相对于每个所述绝缘层的所述上表面或所述下表面是倾斜的。
2.根据权利要求1所述的半导体器件，其中，所述金属图案包括具有所述倾斜外表面的第一区域以及具有不倾斜外表面的第二区域。
3.根据权利要求2所述的半导体器件，其中，所述第二区域具有均匀的厚度。
4.根据权利要求2所述的半导体器件，其中，所述不倾斜外表面与每个所述绝缘层的所述上表面或所述下表面平行。
5.根据权利要求2所述的半导体器件，其中，所述第一区域以预定的角度倾斜。
6.根据权利要求2所述的半导体器件，其中，所述第一区域的所述倾斜外表面是曲面。
7.根据权利要求1所述的半导体器件，该半导体器件还包括：
沟道图案，所述沟道图案穿透所述堆叠结构；以及
狭缝，所述狭缝与所述沟道图案间隔开并且穿透所述堆叠结构。
8.根据权利要求7所述的半导体器件，其中，所述金属图案包括具有所述倾斜外表面的第一区域以及具有不倾斜外表面的第二区域，并且
其中，所述第一区域比所述第二区域更靠近所述狭缝。
9.根据权利要求7所述的半导体器件，其中，所述金属图案包括具有所述倾斜外表面的第一区域以及具有不倾斜外表面的第二区域，并且
其中，所述第一区域的厚度随着所述第一区域靠近所述狭缝而增大。
10.根据权利要求7所述的半导体器件，其中，所述金属图案包括具有所述倾斜外表面的第一区域以及具有不倾斜外表面的第二区域，并且
其中，所述第一区域的所述倾斜外表面是具有随着所述第一区域靠近所述狭缝而减小的曲率的曲面。
11.根据权利要求7所述的半导体器件，其中，所述金属图案具有厚度随着所述金属图案靠近所述狭缝而增大的锥形形状。
12.根据权利要求7所述的半导体器件，其中，每个所述导电层包括位于所述金属图案和所述沟道图案之间的牺牲图案。
13.根据权利要求12所述的半导体器件，其中，所述牺牲图案被填充在相邻的沟道图案之间的空间中。
14.根据权利要求12所述的半导体器件，其中，所述牺牲图案包括介电材料。
15.根据权利要求12所述的半导体器件，其中，所述牺牲图案包括硅。
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