CN110349965B - 一种三维存储器与形成三维存储器的方法 - Google Patents

Abstract

本发明提供一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的堆叠层以及穿过所述堆叠层的沟道结构；形成垂直穿过所述堆叠层而到达所述衬底的栅线隙、覆盖所述栅线隙的粘连层，所述栅线隙包括多个通过介质层隔开的栅线槽；在所述栅线槽中形成隔离所述栅线隙与所述沟道结构的阻挡层；去除暴露出来的粘连层和至少部分介质层，从而形成高速通道区；形成填充所述高速通道区的字线高速通道和电性连接各字线高速通道的通道连接结构。

Description

一种三维存储器与形成三维存储器的方法

技术领域

本发明主要涉及三维存储器制造领域，尤其涉及一种三维存储器与形成三维存储器的方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

3D NAND存储器通常包括存储器单元阵列，其中包括多个存储器单元，各个存储单元中可以存储一个或多个比特的数据。存储器单元阵列可以经过多条字线(Word Line，WL)连接至地址解码器，并经过多条位线(BL，Bit Line)连接至读/写电路。地址解码器根据接收到的行地址，从字线中选择对应的字线；读/写电路根据解码的列地址选择位线；从而可以确定需要进行读/写的存储单元。其中，字线中的电流传导主要由存储单元中靠外的沟道结构与栅线隙(Gate Line Slit，GLS)之间的高速通道决定。高速通道的电阻对整体的字线的电阻影响很大。

发明内容

本发明要解决的技术问题是提供一种三维存储器与形成三维存储器的方法，以降低字线高速通道的电阻，提升三维存储器的地址解码速度。

为解决上述技术问题，本发明提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的堆叠层以及穿过所述堆叠层的沟道结构；形成垂直穿过所述堆叠层而到达所述衬底的栅线隙、覆盖所述栅线隙的粘连层，所述栅线隙包括多个通过介质层隔开的栅线槽；在所述栅线槽中形成隔离所述栅线隙与所述沟道结构的阻挡层；去除暴露出来的粘连层和至少部分介质层，从而形成高速通道区；形成填充所述高速通道区的字线高速通道和电性连接各字线高速通道的通道连接结构。

在本发明的一实施例中，填充所述高速通道区的所述字线高速通道的第一端具有第一高度，在与所述第一端相对的第二端具有第二高度，所述第一高度小于所述第二高度，其中所述第一端相对于所述第二端靠近所述沟道结构。

在本发明的一实施例中，填充所述高速通道区的所述字线高速通道的高度沿所述第一端向所述第二端连续增加。

在本发明的一实施例中，相邻所述字线高速通道相接触。

在本发明的一实施例中，所述字线高速通道占所述栅线槽深度的1/2-2/3。

在本发明的一实施例中，所述字线高速通道占所述栅线槽深度的1/2。

在本发明的一实施例中，还包括：在所述衬底中形成接触区，所述字线高速通道与所述接触区电性连接。

本发明还提供一种三维存储器，包括：衬底、位于所述衬底上的堆叠层以及穿过所述堆叠层的沟道结构；垂直穿过所述堆叠层而到达所述衬底的栅线隙，所述栅线隙包括多个通过介质层隔开的栅线槽；位于所述栅线槽中的阻挡层和字线高速通道，所述阻挡层将所述字线高速通道与所述沟道结构隔开；其中，所述阻挡层与所述介质层之间还包括粘连层，所述字线高速通道与所述介质层接触；通道连接结构，电性连接各所述字线高速通道。

在本发明的一实施例中，所述字线高速通道的第一端具有第一高度，在与所述第一端相对的第二端具有第二高度，所述第一高度小于所述第二高度，其中所述第一端相对于所述第二端靠近所述沟道结构。

在本发明的一实施例中，所述字线高速通道的高度沿所述第一端向所述第二端连续增加。

在本发明的一实施例中，相邻所述字线高速通道相接触。

在本发明的一实施例中，所述字线高速通道占所述栅线槽深度的1/2-2/3。

在本发明的一实施例中，所述字线高速通道占所述栅线槽深度的1/2。

在本发明的一实施例中，还包括位于所述衬底中的接触区，所述字线高速通道与所述接触区电性连接。

与现有技术相比，本发明提供了一种三维存储器以及形成三维存储器的方法，在形成栅线隙的过程中，通过去除暴露出来的粘连层和至少部分介质层，为字线高速通道预留了更多的空间，从而在保持晶圆尺寸不变的前提下，降低了字线高速通道的电阻，提升三维存储器的地址解码速度，有利于缩小晶圆的尺寸，提高存储器的集成度，降低生产成本。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是本发明一实施例的形成三维存储器的方法的示例性流程图；

图2A-2C是本发明一实施例的形成三维存储器的方法的过程示意图；

图2D是图2C中的区域P1的局部放大示意图；

图3A是本发明一实施例的形成三维存储器的方法中形成高速通道区的过程示意图；

图3B是图3A中的区域P2的局部放大示意图；

图4A是本发明一实施例的形成三维存储器的方法中形成字线高速通道和通道连接结构的过程示意图；

图4B是图4A中的区域P3的局部放大示意图；

图5A是本发明一实施例的三维存储器的结构示意图；

图5B是图5A中的区域P4的局部放大示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1是本发明一实施例的形成三维存储器的方法的示例性流程图。图2A-4B是本发明一实施例的形成三维存储器的方法的过程示意图。下面结合图1和图2A-4B来描述本实施例的形成三维存储器的方法。

步骤110，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep，SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。

图2A是本发明一实施例的形成三维存储器的方法的过程示意图。参考图2A所示，在本步骤中所提供的半导体结构包括衬底201、位于衬底201上的堆叠层210以及穿过堆叠层210的沟道结构220。从图2A所示的角度未示出半导体结构中的阶梯结构，并不表示该半导体结构不具备阶梯结构。

该衬底201可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底201还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底201可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图2A中所示的衬底201可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底201可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

堆叠层210可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层可为栅极层或伪栅极层，第二材料层为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨，钴，镍等。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明实施例的三维存储器的半导体结构中可以包括多个垂直贯穿堆叠层210的沟道孔220。沟道结构形成于每个沟道孔220中。参考图2A所示，沟道结构可以包括沟道层221和导电部222，二者相互电连接。在此实施例中，导电部222可为位于沟道孔220内的多晶硅插塞(poly plug)。

沟道结构还可包括存储器层223。整体来看，沿沟道孔220的径向从外向内依次设置的是存储器层223和沟道层221。存储器层223可以包括沿沟道孔220的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层221内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层221的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

步骤120，形成垂直穿过堆叠层而到达衬底的栅线隙、覆盖栅线隙的粘连层。

在此步骤中，可以在半导体结构中形成在垂直于衬底201的方向上贯穿堆叠层210的多个栅线隙(Gate Line Slit，GLS)230。这些栅线隙230可以将半导体结构中的核心区划分为多个块存储区和/或指存储区。形成栅线隙230的方法包括对堆叠层210的刻蚀。在刻蚀之前，可先对堆叠层210顶部的介质层加厚以保护沟道结构。如图2A所示，位于堆叠层210顶部的介质层的层厚高于位于堆叠层210中间部位的介质层的层厚。

参考图2B所示，栅线隙230贯穿堆叠层210，在垂直方向上到达衬底201。该栅线隙230包括多个通过介质层隔开的栅线槽231。

可以采用湿法刻蚀的工艺来形成栅线隙230，在此过程中，位于堆叠层210中的作为伪栅极层的第一材料层也同时受到一定程度的刻蚀，从而形成了如图2B所示的梳状结构。在该梳状结构中，梳齿部分为堆叠层210中作为介质层的第二材料层；在梳齿两两之间的凹陷部分，即栅线槽231，是由于一部分的第一材料层被去除之后所形成的。栅线槽231的深度与所采用的刻蚀方法有关。

参考图2B所示，在本步骤还形成了覆盖栅线隙230的粘连层232。粘连层232覆盖栅线隙230的表面，包括栅线隙230的两个侧壁上的梳状结构，以及半导体结构中的堆叠层210顶部的介质层的上表面。

该粘连层232可以包括例如Ti/TiN/TaN等材料层，但不限于此。粘连层232可以通过原子层沉积(Atomic layer deposition，ALD)工艺、热生长工艺或任何适当的工艺形成。

步骤130，在栅线槽中形成隔离栅线隙与沟道结构的阻挡层。

参考图2C所示，在形成了覆盖栅线隙230的粘连层232之后，在栅线槽231中沉积阻挡层233。该阻挡层233可以隔离栅线隙230和沟道孔220中的沟道结构。阻挡层233可以包括高k材料，例如Al₂O₃、HfO₂或Ta₂O₅等，但不限于此。形成阻挡层233的工艺可以包括ALD工艺、热生长工艺或任何适当的工艺。

图2D是图2C中的区域P1的局部放大示意图。参考图2D所示，该区域P1包括部分的栅线隙230、形成于栅线隙230在堆叠层210中的侧壁上的栅线槽231、覆盖在栅线隙230和栅线槽231上的粘连层232以及形成于栅线槽231中的阻挡层233。如图2D所示，形成于栅线槽231中的阻挡层233并未填满整个栅线槽231，而是填充了栅线槽231的一部分。因此，形成了阻挡层233之后的栅线隙230在其垂直于衬底201的两个侧壁上仍然保留梳状结构。在栅线隙230中，该保留的梳状结构的梳齿部分仍为堆叠层210中作为介质层的第二材料层。

参考图2D所示，由于所选取进行放大的区域P1位于栅线隙230中靠近衬底201的位置，因此，在区域P1中处于最底层的第二材料层的厚度大于其余的第二材料层的厚度。

步骤140，去除暴露出来的粘连层和至少部分介质层，从而形成高速通道区。

参考图2D所示，在栅线隙230的梳状结构中，突出的梳齿部分以及覆盖在其上的粘连层232暴露在栅线隙230的空间中。

图3A是本发明一实施例的形成三维存储器的方法中形成高速通道区的过程示意图。参考图3A所示，在本步骤中通过刻蚀的方法可以去除暴露在栅线隙230空间中的粘连层232和至少部分介质层。经过本步骤之后，覆盖在突出的梳齿部分上的粘连层232被去掉。同时，原本由该部分粘连层232所覆盖的介质层也有至少部分被去掉。剩余的介质层310暴露在栅线隙230的空间中，在剩余的介质层310之间形成了高速通道区320。

图3B是图3A中的区域P2的局部放大示意图。参考图3B所示，经过本步骤之后，在剩余的介质层310之间的空间即形成了本发明的高速通道区320，该高速通道区320用于在后续的制程中被导电材料填充从而形成字线高速通道。

在图3B所示的实施例中，作为堆叠层210中的第二材料层的介质层310原本应具有相互平行的上表面和下表面。然而，经过本发明的形成三维存储器的前述步骤之后，介质层310的上表面和下表面由于经过了各种刻蚀工艺，可能发生了变形，不再具有相互平行的结构。因此，形成于相邻两个介质层310之间的高速通道区320呈相应的近似梯形结构。在一些实施例中，由于采用湿法刻蚀工艺，造成靠近栅线隙230中心部分的高速通道区320具有较宽的开口，靠近堆叠层210的沟道结构处的高速通道区320具有较窄的开口。

本发明实施例中所形成的高速通道区320相较于传统的高速通道区来说，具有更大的空间。具体地，由于对粘连层232和部分介质层310进行了刻蚀，使得高速通道区320在平行于衬底201的方向上的长度和垂直于衬底201的方向上的高度都有所增加。这样，在后续的制程中，在高速通道区320中填充导电材料填充之后所形成的字线高速通道的电阻会相应的下降。相当于降低了单位宽度的字线高速通道电阻，从而有利于缩小晶圆的尺寸，提高存储器的集成度，降低生产成本。字线高速通道电阻降低，也有利于3D NAND技术中对字线电流传导的控制。

参考图3A所示，在一些实施例中，形成于栅线槽231中的阻挡层233可能受到一定的程度的刻蚀，使该阻挡层233的长度与图2B所示的过程中的阻挡层233的长度相比会有所减小。

参考图3A所示，由于所选取进行放大的区域P2位于栅线隙230中靠近衬底201的位置，因此，在区域P2中处于最底层的介质层310的厚度大于其余介质层310的厚度。

步骤150，形成填充高速通道区的字线高速通道和电性连接各字线高速通道的通道连接结构。

图4A是本发明一实施例的形成三维存储器的方法中形成字线高速通道和通道连接结构的过程示意图。参考图4A所示，在本步骤中，经过在高速通道区320中填充导电材料，可以形成字线高速通道410；经过在栅线隙230以及半导体结构的堆叠层210的顶层沉积导电层，可以形成电性连接各字线高速通道320的通道连接结构420。其中，导电材料或导电层可以包括掺杂或未掺杂的多晶硅、金属等适当的材料。在优选的实施例中，导电材料或导电层采用金属钨。

在本步骤中，形成字线高速通道410的步骤和形成通道连接结构420的步骤可以是同一个步骤，即一次形成，也可以是分别形成的。

参考图4A所示，经过本步骤所形成的字线高速通道410完全填满了介质层310之间的高速通道区320。通道连接结构420为薄层结构。在形成通道连接结构420之后，栅线隙230垂直于衬底201的两侧壁不再具有齿状结构，而是平面结构。

图4B是图4A中的区域P3的局部放大示意图。参考图4B所示，填充在高速通道区320中的字线高速通道410的形状与高速通道区320的形状相适应。如图4B所示，字线高速通道410的截面大致为四边形。为了便于说明，将字线高速通道410靠近半导体结构中的沟道结构处的边称为字线高速通道的第一端411，将字线高速通道410靠近栅线隙230中心的边称为字线高速通道的第二端412。第一端411具有第一高度h1，该第一高度h1指字线高速通道410沿垂直于衬底201的方向上的厚度；第二端412具有第二高度h2，该第二高度h2指字线高速通道410沿垂直于衬底201的方向上的厚度。在图4B所示的实施例中，第一高度h1小于第二高度h2。

在一些实施例中，字线高速通道410的高度沿第一端411向第二端412连续增加。这里，字线高速通道410的高度指字线高速通道410沿垂直于衬底201的方向上的厚度。

参考图4B所示，介质层310的截面为梯形，介质层310靠近栅线隙230中心的端为一端面312。该端面312可以将填充在相邻的高速通道区320中的字线高速通道410隔开。因此，在图4B所示的实施例中，相邻的字线高速通道410是没有接触的，只通过形成于栅线隙230中的通道连接结构420来电性连接。

在另一些图未示的实施例中，相邻字线高速通道410相接触。与图4B所示的实施例不同的是，在这些实施例中，介质层310靠近栅线隙230中心的端为一端线，若从介质层310的截面来看，该介质层310的截面为三角形，其中在靠近栅线隙230中心的端为该三角形的一个顶点。因此，可以使填充在相邻的高速通道区320中的字线高速通道410在该顶点处相互接触。

另外一种情况，可能由于刻蚀工艺造成相邻的介质层310沿平行于衬底201的方向上的长度不一致，从而导致在填充了高速通道区320之后，相邻的字线高速通道410相互接触。

参考图4B所示，字线高速通道410可以填满整个高速通道区320。

在一些图未示的实施例中，字线高速通道410占栅线槽231深度的1/2-2/3。结合图2A和2B所示，栅线槽231的深度指在填充阻挡层233之前，栅线槽231沿平行于衬底201的方向上的长度。参考图4A所示，在这些实施例中，填充好的字线高速通道410沿平行于衬底201的方向上的长度占栅线槽231整体深度的1/2-2/3。在优选地的实施例中，字线高速通道410占栅线槽231深度的1/2。

参考图4A所示，在一些实施例中，在本发明的形成三维存储器的方法中，还包括在衬底201中形成接触区430，字线高速通道410与该接触区430电性连接。相应地，通道连接结构420也该与该接触区430电性连接。该接触区430可以包括导电材料。

本发明的该实施例提供了一种形成三维存储器的方法，在形成栅线隙的过程中，通过去除暴露出来的粘连层和至少部分介质层，为字线高速通道预留了更多的空间，从而在保持晶圆尺寸不变的前提下，降低了字线高速通道的电阻，提升三维存储器的地址解码速度，有利于缩小晶圆的尺寸，提高存储器的集成度，降低生产成本。

图5A是本发明一实施例的三维存储器的结构示意图。参考图5A所示，该三维存储器500包括衬底501、位于衬底501上的堆叠层510以及穿过堆叠层501的沟道结构。

本发明的三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。

该衬底501可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底201还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底501可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图5A中所示的衬底501可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

堆叠层510可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层可为栅极层或伪栅极层，第二材料层为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨，钴，镍等。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明实施例的三维存储器的半导体结构中可以包括多个垂直贯穿堆叠层510的沟道孔520。沟道结构形成于每个沟道孔520中。参考图5A所示，沟道结构可以包括沟道层521和导电部522，二者相互电连接。在此实施例中，导电部522可为位于沟道孔520内的多晶硅插塞(poly plug)。

沟道结构还可包括存储器层523。整体来看，沿沟道孔520的径向从外向内依次设置的是存储器层523和沟道层521。存储器层523可以包括沿沟道孔520的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层521内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层521的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

参考图5A所示，本实施例的三维存储器还包括垂直穿过堆叠层510而到达衬底501的栅线隙530，该栅线隙530包括多个通过介质层512隔开的栅线槽531。

参考图5A所示，本实施例的三维存储器还包括位于栅线槽531中的阻挡层533和字线高速通道540。由于阻挡层533充满了栅线槽531，因此，在图5A中，栅线槽531和阻挡层533指向同一个标识区域。可以理解的是，当阻挡层533未形成与栅线槽531中之前，栅线槽531为槽状的空间。阻挡层533位于栅线槽531中靠近沟道结构的一端，换句话来说，阻挡层533填充在栅线槽531中靠近沟道结构的一端，并具有一定的长度。阻挡层533在平行于衬底501的方向上的长度小于栅线槽531的深度。栅线槽531的深度指在填充阻挡层533之前，栅线槽531沿平行于衬底501的方向上的长度。如图5A所示，阻挡层533的长度大约是栅线槽531的深度的1/3-1/2。

参考图5A所示，栅线隙530包括多个栅线槽531。每个栅线槽531在平行于衬底501的方向上呈槽状。该多个栅线槽531沿垂直于衬底501的方向上平行分布。将多个栅线槽531隔开的多个介质层512是本发明的三维存储器中的堆叠层510中的第二材料层。该多个介质层512与多个栅线槽531交替平行分布。

字线高速通道540位于栅线槽531中靠近栅线隙530中心的一端。阻挡层533将字线高速通道540与沟道结构隔开。阻挡层533与介质层512之间还包括粘连层532，字线高速通道540与介质层512接触。

阻挡层233可以包括高k材料，例如Al₂O₃、HfO₂或Ta₂O₅等，但不限于此。粘连层232可以包括例如Ti/TiN/TaN等材料层，但不限于此。字线高速通道540可以包括导电材料。

在一些实施例中，字线高速通道410沿平行于衬底201的方向上的长度占栅线槽231整体深度的1/2-2/3。在优选地的实施例中，字线高速通道410的长度占栅线槽231深度的1/2。

参考图5A所示，本实施例的三维存储器还包括通道连接结构550，电性连接各字线高速通道540。通道连接结构550通道连接结构420为薄层结构，覆盖在堆叠层510的顶层以及栅线隙530垂直于衬底501的两个侧壁上。位于不同位置的通道连接结构550可以是一体成型的。理想情况下，在形成通道连接结构420之后，栅线隙230垂直于衬底201的两侧壁为相互平行且垂直于衬底501的平面结构。

图5B是图5A中的区域P4的局部放大示意图。参考图5B所示，字线高速通道540的截面大致为四边形。为了便于说明，将字线高速通道540靠近半导体结构中的沟道结构处的边称为字线高速通道的第一端541，将字线高速通道540靠近栅线隙530中心的边称为字线高速通道的第二端542。第一端541具有第一高度h1，该第一高度h1指字线高速通道540沿垂直于衬底501的方向上的厚度；第二端542具有第二高度h2，该第二高度h2指字线高速通道540沿垂直于衬底501的方向上的厚度。在图5B所示的实施例中，第一高度h1小于第二高度h2。

在一些实施例中，字线高速通道540的高度沿第一端541向第二端542连续增加。这里，字线高速通道540的高度指字线高速通道540沿垂直于衬底501的方向上的厚度。

参考图5B所示，介质层511的截面为梯形，介质层512靠近栅线隙530中心的端为一端面512。该端面512可以将相邻的字线高速通道540隔开。因此，在图5B所示的实施例中，相邻的字线高速通道540是没有接触的，只通过形成于栅线隙530中的通道连接结构550来电性连接。

在另一些图未示的实施例中，相邻字线高速通道540相接触。与图5B所示的实施例不同的是，在这些实施例中，介质层512靠近栅线隙530中心的端为一端线，若从介质层512的截面来看，该介质层512的截面为三角形，其中在靠近栅线隙530中心的端为该三角形的一个顶点。因此，可以使相邻的字线高速通道540在该顶点处相互接触。

另外一种情况，可能由于刻蚀工艺造成相邻的介质层512沿平行于衬底501的方向上的长度不一致，从而可能导致相邻的字线高速通道540相互接触。

参考图5A所示，在一些实施例中，本发明的三维存储器还包括位于衬底501中的接触区560，字线高速通道540与该接触区560电性连接。相应地，通道连接结构550也该与该接触区560电性连接。接触区560可以包括导电材料。

三维存储器件的其他细节，例如字线连接区、周边互连等，形成三维存储器件的过程中的一些步骤，例如平坦化处理等，并非本发明的重点，在此不再展开描述。本领域技术人员可以根据需要在本发明的三维存储器件及其形成方法中增加或减少其中的部件和步骤。

在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。

本发明的该实施例提供了一种三维存储器，栅线隙为字线高速通道预留了更多的空间，从而在保持晶圆尺寸不变的前提下，降低了字线高速通道的电阻，提升三维存储器的地址解码速度，有利于缩小晶圆的尺寸，提高存储器的集成度，降低生产成本。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (14)

1.一种形成三维存储器的方法，包括：

提供半导体结构，所述半导体结构包括衬底、位于所述衬底上的堆叠层以及穿过所述堆叠层的沟道结构；

形成垂直穿过所述堆叠层而到达所述衬底的栅线隙、覆盖所述栅线隙的粘连层，所述栅线隙包括多个通过介质层隔开的栅线槽；

在所述栅线槽中形成隔离所述栅线隙与所述沟道结构的阻挡层，所述阻挡层覆盖部分所述栅线槽；

去除暴露出来的粘连层和至少部分被所述粘连层覆盖的介质层，从而形成高速通道区；

形成填充所述高速通道区的字线高速通道和电性连接各字线高速通道的通道连接结构。

2.如权利要求1所述的形成三维存储器的方法，其特征在于，填充所述高速通道区的所述字线高速通道的第一端具有第一高度，在与所述第一端相对的第二端具有第二高度，所述第一高度小于所述第二高度，其中所述第一端相对于所述第二端靠近所述沟道结构。

3.如权利要求2所述的形成三维存储器的方法，其特征在于，填充所述高速通道区的所述字线高速通道的高度沿所述第一端向所述第二端连续增加。

4.如权利要求2或3所述的形成三维存储器的方法，其特征在于，相邻所述字线高速通道相接触。

5.如权利要求1所述的形成三维存储器的方法，其特征在于，所述字线高速通道占所述栅线槽深度的1/2-2/3。

6.如权利要求5所述的形成三维存储器的方法，其特征在于，所述字线高速通道占所述栅线槽深度的1/2。

7.如权利要求1所述的形成三维存储器的方法，其特征在于，还包括：在所述衬底中形成接触区，所述字线高速通道与所述接触区电性连接。

8.一种三维存储器，包括：

衬底、位于所述衬底上的堆叠层以及穿过所述堆叠层的沟道结构；

垂直穿过所述堆叠层而到达所述衬底的栅线隙，所述栅线隙包括多个通过介质层隔开的栅线槽；

位于所述栅线槽中的阻挡层和字线高速通道，所述阻挡层将所述字线高速通道与所述沟道结构隔开；其中，所述阻挡层位于所述栅线槽中靠近所述沟道结构的一端，并且所述阻挡层在平行于所述衬底的方向上的长度小于所述栅线槽的深度；所述阻挡层与靠近所述沟道结构的部分所述介质层之间还包括粘连层，所述字线高速通道与所述介质层接触，所述介质层包括位于所述阻挡层下方的第一部分和位于所述字线高速通道下方的第二部分，所述第一部分的厚度大于第二部分的厚度；

通道连接结构，电性连接各所述字线高速通道。

9.如权利要求8所述的三维存储器，其特征在于，所述字线高速通道的第一端具有第一高度，在与所述第一端相对的第二端具有第二高度，所述第一高度小于所述第二高度，其中所述第一端相对于所述第二端靠近所述沟道结构。

10.如权利要求9所述的三维存储器，其特征在于，所述字线高速通道的高度沿所述第一端向所述第二端连续增加。

11.如权利要求8或9所述的三维存储器，其特征在于，相邻所述字线高速通道相接触。

12.如权利要求8所述的三维存储器，其特征在于，所述字线高速通道占所述栅线槽深度的1/2-2/3。

13.如权利要求12所述的三维存储器，其特征在于，所述字线高速通道占所述栅线槽深度的1/2。

14.如权利要求8所述的三维存储器，其特征在于，还包括位于所述衬底中的接触区，所述字线高速通道与所述接触区电性连接。

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