CN109148458A - 一种3d nand存储器件及其金属栅极制备方法 - Google Patents

一种3d nand存储器件及其金属栅极制备方法 Download PDF

Info

Publication number
CN109148458A
CN109148458A CN201810990420.7A CN201810990420A CN109148458A CN 109148458 A CN109148458 A CN 109148458A CN 201810990420 A CN201810990420 A CN 201810990420A CN 109148458 A CN109148458 A CN 109148458A
Authority
CN
China
Prior art keywords
grid line
insulating layer
layer
thickness
line gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810990420.7A
Other languages
English (en)
Other versions
CN109148458B (zh
Inventor
徐融
孙文斌
苏界
顾立勋
杨永刚
蒋阳波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810990420.7A priority Critical patent/CN109148458B/zh
Publication of CN109148458A publication Critical patent/CN109148458A/zh
Application granted granted Critical
Publication of CN109148458B publication Critical patent/CN109148458B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种3D NAND存储器件的金属栅极的制备方法，包括提供衬底，衬底上形成有绝缘层和牺牲层交替层叠结构以及贯穿层叠结构的栅线缝隙，通过栅线缝隙去除牺牲层的部分，使其向远离栅线缝隙方向缩进，使得绝缘层的对应部分露出，然后处理绝缘层的露出部分，使得绝缘层在靠近栅线缝隙的部分的厚度小于远离栅线缝隙的部分，然后去除剩余的牺牲层形成镂空区域，向所述镂空区域填充金属介质，形成金属栅极。通过该方法能够控制开口形貌，使得开口区域较大，进而使得金属介质得以充分填充，降低金属栅极产生缝隙的概率，避免残留在缝隙中的含氟气体侵蚀器件，提高了器件性能。本申请还公开了一种3D NAND存储器件。

Description

一种3D NAND存储器件及其金属栅极制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种3D NAND存储器件及其金属栅极制备方法。
背景技术
现有的3D NAND存储器件的垂直存储结构由多层介质薄膜堆叠形成，其制备过程中，需要将绝缘层和牺牲层交替层叠结构中的牺牲层去除，从中填充金属介质，从而形成金属栅极。
目前去除绝缘层和牺牲层交替层叠结构中的牺牲层一般通过湿法刻蚀工艺完成。具体地，以绝缘层为氧化硅层，牺牲层为氮化硅层为例，利用磷酸溶液从栅线缝隙(GateLine Slit，GLS)内逐步扩散到层叠结构内部，从而逐渐去除层叠结构中的氮化硅。
然而，在通过湿法刻蚀工艺去除牺牲层时，开口处的形貌往往难以控制。现有的刻蚀工艺在刻蚀时常常会出现开口大头(big head)或开口平头(flat head)的现象，其中，big head是指绝缘层的端部为球形，其直径大于氧化硅层的厚度，具体可以参见图1A，如此可以导致开口变小，flat head是指绝缘层的端部较平滑，与整个绝缘层平齐，具体可以参见图1B。这两种形貌可以导致金属介质填充过程中产生缝隙，残留在缝隙中的含氟气体可以侵蚀器件，影响器件性能。
发明内容
有鉴于此，本申请提供了一种3D NAND存储器件的金属栅极的制备方法，使得能够控制开口处的形貌，降低金属栅极产生缝隙的风险，避免残留在缝隙中的含氟气体损坏氧化层，提高了器件性能。对应地，本申请还提供了一种3D NAND存储器件。
本申请第一方面提供了一种3D NAND存储器件的金属栅极的制备方法，所述方法包括：
提供衬底，所述衬底上形成有绝缘层和牺牲层交替层叠结构以及贯穿所述层叠结构的栅线缝隙；
通过所述栅线缝隙去除所述牺牲层的部分，使所述牺牲层相对所述绝缘层在沿所述栅线缝隙侧壁到所述栅线缝隙外的方向上缩进一段距离，并使所述绝缘层的对应部分露出；
通过所述栅线缝隙处理所述绝缘层的露出部分，使得露出的绝缘层在靠近所述栅线缝隙的部分具有第一厚度，在远离所述栅线缝隙的部分具有第二厚度，且所述第一厚度小于所述第二厚度；
通过所述栅线缝隙去除剩余的牺牲层，在剩余的绝缘层间形成镂空区域；
向所述镂空区域填充金属介质，形成金属栅极。
可选的，通过所述栅线缝隙处理所述绝缘层的露出部分，使得露出的绝缘层的厚度随着与所述栅线缝隙的距离的减小而减小。可选的，所述绝缘层为氧化硅，所述牺牲层为氮化硅。
可选的，采用第一刻蚀溶液去除所述牺牲层的部分，所述第一刻蚀溶液为磷酸溶液；采用第二刻蚀溶液处理所述绝缘层的露出部分，所述第二刻蚀溶液为氢氟酸溶液。
可选的，所述氢氟酸溶液中水与氟化氢的摩尔比大于200。
可选的，采用第一刻蚀溶液刻蚀氮化硅的时间大于采用第二刻蚀溶液刻蚀氧化硅的时间。
可选的，所述方法还包括：
采用湿法刻蚀工艺，刻蚀去除靠近所述栅线缝隙所述栅线缝隙部分金属，使不同层的金属相互断开，形成金属栅极。
可选的，所述方法还包括：
向所述栅线缝隙内沉积氧化物，形成覆盖所述金属栅极的侧壁的隔离层；向所述栅线缝隙内填充金属介质，形成共源极导电接触。
可选的，向所述镂空区域填充金属介质，形成金属栅极包括：
采用原子层沉积法向所述镂空区域填充金属介质，形成金属栅极。
本申请第二方面提供了一种3D NAND存储器件，包括：
衬底，所述衬底上形成有绝缘层和导体层交替层叠结构以及贯穿所述层叠结构的共源极导电接触；
其中，所述绝缘层在靠近所述共源极导电接触的部分具有第一厚度，在远离所述共源极导电接触的部分具有第二厚度，且第一厚度小于第二厚度。
可选的，在靠近所述共源极导电接触的一段区域，所述绝缘层的厚度随着与所述共源极导电接触的距离的减小而减小。
可选的，所述共源极导电接触包括垂直于所述衬底的导电层和设置在所述导电层和所述层叠结构之间的隔离层。
从以上技术方案可以看出，本申请实施例具有以下优点：
本申请实施例提供了一种3D NAND存储器件的金属栅极的制备方法，该方法中，通过栅线缝隙去除牺牲层的部分，使得牺牲层向远离栅线缝隙的方向缩进，从而使得绝缘层的对应部分露出，然后通过栅线缝隙处理露出的绝缘层，使其在靠近栅线缝隙的部分的厚度小于在远离栅线缝隙的部分的厚度，然后去除剩余的牺牲层，在剩余的绝缘层间形成镂空区域，该镂空区域在靠近栅线缝隙一侧开口较大，能够使得金属介质得以充分填充，降低金属栅极产生缝隙的概率，避免残留在缝隙中的含氟气体侵蚀器件，提高了器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A为现有湿法刻蚀工艺刻蚀牺牲层形成的一种开口形貌示意图；
图1B为现有湿法刻蚀工艺刻蚀牺牲层形成的一种开口形貌示意图；
图2A为本申请实施例去除牺牲层的部分所形成的一种开口形貌示意图；
图2B为本申请实施例去除牺牲层后绝缘层的一种形貌示意图；
图3为本申请实施例提供的一种3D NAND存储器件的金属栅极的制备方法的流程图；
图4A至图4E为本申请实施例提供的3D NAND存储器的金属栅极制备方法一系列制程对应的剖面结构示意图；
图5为本申请实施例提供的一种3D NAND存储器件的剖面结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
针对现有湿法刻蚀工艺在刻蚀层叠结构中的牺牲层时，开口形貌难以控制，导致填充金属介质过程中容易产生缝隙，残留在缝隙中的含氟气体侵蚀器件，从而影响器件性能这一技术问题，本申请提供了一种3D NAND存储器件的金属栅极的制备方法，该方法对去除牺牲层，形成镂空区域的工艺进行了改进，将牺牲层分为两步进行处理，先去除部分牺牲层使其向远离栅线缝隙的方向缩进一段距离，从而使得对应的绝缘层部分露出，然后处理绝缘层露出的部分，使其在靠近栅线缝隙的部分的厚度小于远离栅线缝隙部分的厚度，然后再去除剩余的牺牲层，形成靠近栅线缝隙一侧开口较大的镂空区域，如此，在通过栅线缝隙填充金属介质时，较大的开口有利于金属介质的充分填充，因而降低金属栅极产生缝隙的概率，避免残留在缝隙中的含氟气体侵蚀器件，提高了器件性能。
其中，本申请实施例制备金属栅极的关键即在于控制开口形貌。作为本申请的一个具体示例，去除牺牲层的部分所形成的一种开口形貌可以参见图2A，绝缘层在靠近栅线缝隙一侧的厚度较小，而在远离栅线缝隙一侧的厚度较大，如此，绝缘层之间形成的镂空区域即呈现靠近栅线缝隙一侧的开口大于远离栅线缝隙一侧的开口。图2A还示出了绝缘层的局部示意图，绝缘层由远离栅线缝隙至靠近栅线缝隙一侧3个位置的厚度a、b、c的具有如下关系，a＝b＞c，在有些情况下，绝缘层3个位置的厚度还可以是a＞b＞c，具体可以参见图2B，本实施例对此不作限定。
下面将结合具体实施例，对制备金属栅极的过程进行详细介绍。
图3为本申请实施例提供的一种3D NAND存储器件的金属栅极的制备方法的流程图，图4A至图4E是本申请实施例提供的3D NAND存储器件的金属栅极制备方法一系列制程对应的结构示意图。
如图1所示，所述制备方法包括以下步骤：
S301：提供衬底401，所述衬底上形成有绝缘层402和牺牲层403交替层叠结构以及贯穿所述层叠结构的栅线缝隙404。
如图4A所示，提供衬底401，该衬底401可以是硅衬底，衬底401上形成有绝缘层402和牺牲层403交替层叠形成的层叠结构，其中，绝缘层402可以是氧化硅，牺牲层403可以是氮化硅，对上述层叠结构进行刻蚀形成贯穿该层叠结构的栅线缝隙404。
S302：通过所述栅线缝隙404去除所述牺牲层403的部分，使所述牺牲层403相对所述绝缘层402在沿所述栅线缝隙侧壁到所述栅线缝隙外的方向上缩进一段距离，并使所述绝缘层的对应部分露出。
在去除牺牲层403的一部分时，牺牲层403缩进的距离可以根据需求进行控制，以便控制开口形貌。可以理解，在3D NAND存储器的制备工艺中，交替层叠结构中的牺牲层403往往需要去除，然后在原牺牲层403所在位置填充金属介质，以形成3D NAND存储器件中具有层叠结构的金属栅极。
由于绝缘层402和牺牲层403的层叠结构的特殊性，待去除的牺牲层403处于两层绝缘层402之间，难以通过干法刻蚀工艺将其去除，一般可以采用湿法工艺将其去除。
为了避免开口形貌出现big head或者flat head，本申请实施例采用了两步刻蚀工艺，以控制开口形貌。具体地，首先采用第一刻蚀溶液去除所述牺牲层403的部分。第一刻蚀溶液可以根据牺牲层403和绝缘层402的材料确定，为了实现去除部分牺牲层，可以选择对牺牲层刻蚀速率较高，而对绝缘层刻蚀速率较低的刻蚀溶液作为第一刻蚀溶液。例如，绝缘层402为氧化硅，牺牲层为氮化硅层403，则第一刻蚀溶液可以为磷酸溶液。其中，磷酸溶液的浓度可以根据实际需求而设定，本申请实施例对此不做限定。。
如图4B所示，其为执行S302后形成的结构的剖面示意图，通过栅线缝隙刻蚀层叠结构中每层氮化硅层中的部分氮化硅，使其相对氧化硅层在沿所述栅线缝隙侧壁到所述栅线缝隙外的方向上缩进一段距离，从而使得对应的氧化硅层露出。
S303：通过所述栅线缝隙404处理所述绝缘层402露出的部分，使得露出的绝缘层402在靠近所述栅线缝隙404的部分具有第一厚度，在远离所述栅线缝隙404的部分具有第二厚度，且第一厚度小于第二厚度。在去除牺牲层403的部分后，通过栅线缝隙404处理绝缘层402露出的部分，使得靠近栅线缝隙一侧开口更大，具体表现为露出的绝缘层402在靠近栅线缝隙404的部分的厚度小于远离栅线缝隙404的部分的厚度。
在一些可能的实现方式中，通过栅线缝隙404处理绝缘层402的露出部分，使得露出的绝缘层的厚度随着与所述栅线缝隙的距离的减小而减小，如此可以使得露出的绝缘层在靠近栅线缝隙404的部分的厚度小于远离栅线缝隙404的部分的厚度，进而使得靠近栅线缝隙一侧开口更大。
在具体实现时，可以通过湿法刻蚀工艺对绝缘层402露出的部分进行处理。本步骤主要是对绝缘层402处理，因此，可以选择对绝缘层402刻蚀刻蚀速率较高，牺牲层403刻蚀速率较低，即绝缘层402和牺牲层403选择比较大的刻蚀溶液进行刻蚀。以绝缘层402为氧化硅，牺牲层403为氮化硅作为示例，第二刻蚀溶液可以为氢氟酸溶液，用于对露出的氧化硅进行处理。
需要说明的是，在对氧化硅层进行蚀刻时应选择低浓度的氢氟酸溶液。若氢氟酸溶液浓度过高，则会导致氧化硅层刻蚀过度，甚至被完全刻蚀。在一些可能的实现方式中，氢氟酸溶液中水与氟化氢的摩尔比大于200。进一步地，可以控制氢氟酸溶液中水与氟化氢的摩尔比在500以内，以避免氢氟酸溶液浓度过低，导致难以刻蚀氧化硅层。
还需要说明的是，氮化硅层蚀刻量远大于氧化硅层蚀刻量，对应地，采用第一刻蚀溶液刻蚀氮化硅的时间大于采用第二刻蚀溶液刻蚀氧化硅的时间。在一种可能的实现方式中，采用磷酸溶液刻蚀部分氮化硅的时间可以为10分钟，而采用氢氟酸容易刻蚀氧化硅层的时间可以为1分钟，如此，刻蚀氮化硅的时间为刻蚀氧化硅的时间的10倍。
如图4C所示，其为执行S303后形成的结构的剖面示意图，在通过第二刻蚀溶液刻蚀后，氧化硅层形成靠近栅线缝隙404一侧薄，远离栅线缝隙404一侧厚的结构，而位于氧化硅层之间剩余的氮化硅层则为靠近栅线缝隙404一侧厚，远离栅线缝隙404一侧薄。
S304：通过所述栅线缝隙404去除剩余的牺牲层403，在剩余的绝缘层402间形成镂空区域405。
本申请实施例将牺牲层403分为两步刻蚀，可以采用湿法刻蚀工艺刻蚀剩余的牺牲层403，从而在剩余的绝缘层402间形成镂空区域405。该镂空区域405在靠近栅线缝隙一侧开口较大。在具体实现时，若牺牲层为403为氮化硅，可以选择磷酸溶液对剩余的氧化硅进行刻蚀。该步骤所采用的磷酸溶液可以与第一步刻蚀时所采用的磷酸溶液相同，也可以根据需求选择其他浓度的磷酸溶液，以调整蚀刻速率等参数。
如图4D所示，其为执行S304后形成的结构的剖面示意图，在氧化硅层之间形成有镂空区域405，该镂空区域405在靠近栅线缝隙一侧的开口较大。
S305：向所述镂空区域405填充金属介质，形成金属栅极406。
在形成镂空区域405后，通过向镂空区域填充金属介质，可以形成金属栅极406。其中，在填充金属介质时可以采用多种工艺实现，例如，在一种可能的实现方式中，可以采用原子层沉积法向镂空区域填充金属介质，形成金属栅极。
需要说明的是，金属栅极406的长度可以小于绝缘层402的长度，即金属栅极406靠近栅线缝隙404的端面与绝缘层402靠近栅线缝隙404的端面不平齐。基于此，可以通过回刻的方式形成金属栅极406。在具体实现时可以先向镂空区域405填满金属介质，然后采用湿法刻蚀工艺刻蚀去除靠近栅线缝隙404部分金属，使不同层的金属相互断开，从而形成金属栅极406。
3D NAND存储器件不仅由栅极构成，还包括源极、漏极等，在本申请实施例一些可能的实现方式中，还可以向所述栅线缝隙内沉积氧化物，形成覆盖金属栅极的侧壁的隔离层，向栅极线缝隙内填充金属介质，形成共源极导电接触。其中，栅线缝隙内沉积的氧化物可以是氧化硅，本实施例对此不作限定。
在本实施例中，金属栅极406可以由多种材料中的任意一种或多种制备得到，作为本申请的一个具体示例，金属介质可以为钨，如此，可以得到金属钨栅极，金属钨具有较好的迁移特性，适宜作为金属栅极。
如图4E所示，其为执行S305后形成的结构的剖面示意图，在绝缘层402之间形成有金属栅极406。
以上为本申请实施例提供的一种3D NAND存储器件的金属栅极的制备方法，该方法中通过栅线缝隙去除牺牲层的部分，使得牺牲层向远离栅线缝隙的方向缩进，从而使得绝缘层的对应部分露出，然后通过栅线缝隙处理露出的绝缘层，使其在靠近栅线缝隙的部分的厚度小于在远离栅线缝隙的部分的厚度，然后去除剩余的牺牲层，在剩余的绝缘层间形成镂空区域，该镂空区域在靠近栅线缝隙一侧开口较大，能够使得金属介质得以充分填充，降低金属栅极产生缝隙的概率，避免残留在缝隙中的含氟气体侵蚀器件，提高了器件性能。
基于本申请实施例提供的一种3D NAND存储器件的金属栅极的制备方法，本申请实施例还提供了一种3D NAND存储器件，具体请参见图5，包括：
衬底501，所述衬底上形成有绝缘层502和导体层503交替层叠结构，以及贯穿所述层叠结构的共源极导电接触504；其中，所述绝缘层502在靠近所述共源极导电接触504的部分具有第一厚度，在远离所述共源极导电接触504的部分具有第二厚度，且所述第一厚度小于所述第二厚度。
其中，本实施例中的导体层503即为图2实施例中填充金属介质形成的金属栅极。
在一些可能的实现方式中，在靠近共源极导电接触504的一段区域，绝缘层的厚度随着与共源极导电接触504的距离的减小而减小，如此，可以使得绝缘层在靠近共源极导电接触504的部分的厚度小于远离共源极导电接触504的部分的厚度。
在一些可能的实现方式中，共源极导电接触504包括垂直于所述衬底501的导电层和设置在所述导电层和所述层叠结构之间的隔离层。
由上可知，本申请实施例提供了一种3D NAND存储器件，该3D NAND存储器件的绝缘层在靠近共源极导电接触的部分的厚度小于远离共源极导电接触的部分的厚度，因而金属介质能够通过该绝缘层形成的的开口充分填充，形成导体层，降低了导体层产生缝隙的概率，避免了残留在导体层中的含氟气体侵蚀侵蚀器件，提高了器件性能。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (12)

1.一种3D NAND存储器件的金属栅极的制备方法，其特征在于，包括：
提供衬底，所述衬底上形成有绝缘层和牺牲层交替层叠结构以及贯穿所述层叠结构的栅线缝隙；
通过所述栅线缝隙去除所述牺牲层的部分，使所述牺牲层相对所述绝缘层在沿所述栅线缝隙侧壁到所述栅线缝隙外的方向上缩进一段距离，并使所述绝缘层的对应部分露出；
通过所述栅线缝隙处理所述绝缘层的露出部分，使得露出的绝缘层在靠近所述栅线缝隙的部分具有第一厚度，在远离所述栅线缝隙的部分具有第二厚度，且所述第一厚度小于所述第二厚度；
通过所述栅线缝隙去除剩余的牺牲层，在剩余的绝缘层间形成镂空区域；
向所述镂空区域填充金属介质，形成金属栅极。
2.根据权利要求1所述的方法，其特征在于，通过所述栅线缝隙处理所述绝缘层的露出部分，使得露出的绝缘层的厚度随着与所述栅线缝隙的距离的减小而减小。
3.根据权利要求1或2所述的方法，其特征在于，所述绝缘层为氧化硅，所述牺牲层为氮化硅。
4.根据权利要求3所述的方法，其特征在于，采用第一刻蚀溶液去除所述牺牲层的部分，所述第一刻蚀溶液为磷酸溶液；采用第二刻蚀溶液处理所述绝缘层的露出部分，所述第二刻蚀溶液为氢氟酸溶液。
5.根据权利要求4所述的方法，其特征在于，所述氢氟酸溶液中水与氟化氢的摩尔比大于200。
6.根据权利要求4所述的方法，其特征在于，采用第一刻蚀溶液刻蚀氮化硅的时间大于采用第二刻蚀溶液刻蚀氧化硅的时间。
7.根据权利要求1至6中任意一项所述的方法，其特征在于，所述向所述镂空区域填充金属介质，形成金属栅极包括：
向所述镂空区域填满金属介质；
采用湿法刻蚀工艺，刻蚀去除靠近所述栅线缝隙部分金属，使不同层的金属相互断开，形成金属栅极。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
向所述栅线缝隙内沉积氧化物，形成覆盖所述金属栅极的侧壁的隔离层；向所述栅线缝隙内填充金属介质，形成共源极导电接触。
9.根据权利要求1至6中任意一项所述的方法，其特征在于，向所述镂空区域填充金属介质，形成金属栅极包括：
采用原子层沉积法向所述镂空区域填充金属介质，形成金属栅极。
10.一种3D NAND存储器件，其特征在于，包括：
衬底，所述衬底上形成有绝缘层和导体层交替层叠结构以及贯穿所述层叠结构的共源极导电接触；
其中，所述绝缘层在靠近所述共源极导电接触的部分具有第一厚度，在远离所述共源极导电接触的部分具有第二厚度，且所述第一厚度小于所述第二厚度。
11.根据权利要求10所述的3D NAND存储器件，其特征在于，在靠近所述共源极导电接触的一段区域，所述绝缘层的厚度随着与所述所述共源极导电接触的距离的减小而减小。
12.根据权利要求10或11所述的3D NAND存储器件，其特征在于，所述共源极导电接触包括垂直于所述衬底的导电层和设置在所述导电层和所述层叠结构之间的隔离层。
CN201810990420.7A 2018-08-28 2018-08-28 一种3d nand存储器件及其金属栅极制备方法 Active CN109148458B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810990420.7A CN109148458B (zh) 2018-08-28 2018-08-28 一种3d nand存储器件及其金属栅极制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810990420.7A CN109148458B (zh) 2018-08-28 2018-08-28 一种3d nand存储器件及其金属栅极制备方法

Publications (2)

Publication Number Publication Date
CN109148458A true CN109148458A (zh) 2019-01-04
CN109148458B CN109148458B (zh) 2020-07-24

Family

ID=64828789

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810990420.7A Active CN109148458B (zh) 2018-08-28 2018-08-28 一种3d nand存储器件及其金属栅极制备方法

Country Status (1)

Country Link
CN (1) CN109148458B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110349965A (zh) * 2019-07-25 2019-10-18 长江存储科技有限责任公司 一种三维存储器与形成三维存储器的方法
CN110797255A (zh) * 2019-10-14 2020-02-14 长江存储科技有限责任公司 薄膜堆叠结构、三维存储器及其制备方法
CN112599416A (zh) * 2020-12-15 2021-04-02 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN113838856A (zh) * 2021-09-23 2021-12-24 长江存储科技有限责任公司 半导体器件的制备方法以及半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507766A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制备方法
CN107527794A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件的金属栅制备方法
CN107591320A (zh) * 2017-08-31 2018-01-16 长江存储科技有限责任公司 一种3d nand存储器件的金属栅极及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507766A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制备方法
CN107527794A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件的金属栅制备方法
CN107591320A (zh) * 2017-08-31 2018-01-16 长江存储科技有限责任公司 一种3d nand存储器件的金属栅极及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110349965A (zh) * 2019-07-25 2019-10-18 长江存储科技有限责任公司 一种三维存储器与形成三维存储器的方法
CN110349965B (zh) * 2019-07-25 2020-12-15 长江存储科技有限责任公司 一种三维存储器与形成三维存储器的方法
CN110797255A (zh) * 2019-10-14 2020-02-14 长江存储科技有限责任公司 薄膜堆叠结构、三维存储器及其制备方法
CN112599416A (zh) * 2020-12-15 2021-04-02 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN113838856A (zh) * 2021-09-23 2021-12-24 长江存储科技有限责任公司 半导体器件的制备方法以及半导体器件

Also Published As

Publication number Publication date
CN109148458B (zh) 2020-07-24

Similar Documents

Publication Publication Date Title
CN109148458A (zh) 一种3d nand存储器件及其金属栅极制备方法
CN107680972B (zh) 一种3d nand存储器件及其制造方法
CN108831887A (zh) 三维存储器的制备方法及半导体结构的制备方法
CN109904165B (zh) 三维存储器的制造方法及三维存储器
CN110121774A (zh) 形成三维存储设备的栅极结构的方法
CN110121777A (zh) 存储器装置的阶梯结构
CN105575909B (zh) 三维nand闪存及其制造方法
CN110137177B (zh) 存储器及其形成方法
CN107482012B (zh) 三维存储器及其制作方法
CN103811416A (zh) 硅通孔侧壁的平坦化方法
CN105702621B (zh) 一种形成硅外延层的方法
CN107591405B (zh) 一种三维存储器沟道的制备方法及三维存储器
CN108962912A (zh) 一种三维半导体存储器及其制备方法
CN107731741B (zh) 一种改善接触孔插塞氧化物凹陷的工艺方法
CN105118775A (zh) 屏蔽栅晶体管形成方法
CN107968050B (zh) 沟道孔的底部刻蚀方法
KR100526474B1 (ko) 반도체 소자의 제조방법
CN107527921B (zh) 一种三维存储器沟道的制备方法及三维存储器
CN107591320B (zh) 一种3d nand存储器件的金属栅极及其制备方法
CN109346470A (zh) 三维存储器及其形成方法
CN112687695A (zh) 一种三维存储器的制造方法
CN100414687C (zh) 与非型快闪存储器件的制造方法
CN108470736B (zh) 三维闪存以及三维闪存沟道孔的非晶硅盖的形成方法
CN107742608B (zh) 双重图形侧墙掩膜刻蚀工艺
CN111952440B (zh) Mram器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant