CN107527794A - 一种3d nand存储器件的金属栅制备方法 - Google Patents

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Abstract

本申请实施例提供了一种3D NAND存储器的金属栅制备方法，该方法中在采用液相化学刻蚀方法去除掉层叠结构中的氮化硅层后，在向横向沟槽阵列中的各个横向沟槽内填充金属介质前，去除液相化学刻蚀氮化硅过程中产生的聚集在横向沟槽阵列开口处的刻蚀副产物。因该聚集在横向沟槽阵列开口处的刻蚀副产物被去除，增大了沟槽开口处的尺寸，为后续金属栅填充过程中的反应气体提供了通畅的扩散通道，避免在金属栅填充过程中横向沟槽提前封口，使得反应气体能够不断通入结构深处进行反应沉积，获得良好的金属栅横向填充性能。

Description

一种3D NAND存储器件的金属栅制备方法
技术领域
本申请涉及半导体加工技术领域，尤其涉及一种3D NAND存储器件的金属栅制备方法。
背景技术
现有的3D NAND存储器件的垂直存储结构由多层介质薄膜堆叠形成，其制备过程中，需要将氧化硅/氮化硅交替层叠结构中的氮化硅去除，形成横向沟槽阵列，然后向横向沟槽阵列的各个横向沟槽内填充金属介质，从而形成金属栅极。
在填充金属介质过程中，反应气体需要通过完全平行的狭窄扩散通道进入沟槽阵列中并在其侧壁上沉积成膜(如图1所示)，因此，填充沟槽结构的深宽比、关键尺寸的大小和结构的均一性对金属栅的横向填充性能有着重要影响。
在3D NAND存储器件中，栅极填充沟槽结构是将氧化硅/氮化硅交替层叠结构中的氮化硅去除后形成的横向沟槽阵列。目前去除氧化硅/氮化硅交替层叠结构中的氮化硅一般通过液相化学刻蚀工艺完成。
经过液相化学刻蚀所形成的横向沟槽阵列的过程中由于刻蚀副产物回流沉积，往往开口较窄，容易造成封口，导致反应气体无法通入结构深处沉积而产生空隙或空洞，对产品的最终电学性能和工作可靠性产生不利影响。图2示出了未填充金属前的横向阵列沟槽结构示意图。从该图2中可以很明显地看出在沟槽的开口处聚集有刻蚀副产物(虚线框内所示的部分)，导致开口变窄。
发明内容
有鉴于此，本申请提供了一种3D NAND存储器件的金属栅制备方法，以优化并改善金属栅极填充前的沟槽列阵结构，增大沟槽开口处的尺寸，避免在金属栅填充过程中横向沟槽提前封口，使得反应气体能够不断通入结构深处进行反应沉积，获得良好的金属栅横向填充性能。
为了解决上述技术问题，本申请采用了如下技术方案：
一种3D NAND存储器的金属栅制备方法，包括：
提供衬底，所述衬底上形成有氧化硅/氮化硅层交替排列的层叠结构；
采用液相化学刻蚀方法去除所述层叠结构中的氮化硅层，形成横向沟槽阵列；
去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物；
向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极。
可选地，所述去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物，具体包括：
采用干法刻蚀方法去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物。
可选地，所述干法刻蚀方法为反应等离子体刻蚀方法。
可选地，采用反应等离子体刻蚀方法去除刻蚀副产物的刻蚀处理条件为：反应气体为含氢、氟的前驱源气体，射频功率为15～600W，工作压力为1～35Torr，温度为25～250℃，处理时间为2～100S。
可选地，去除聚集在所述横向沟槽阵列开口处的刻蚀副产物后形成的横向沟槽阵列的沟槽开口由外向内逐渐缩小。
可选地，所述液相化学刻蚀方法采用的刻蚀溶液为氮化硅对氧化硅的刻蚀选择比大于1的刻蚀酸液，
可选地，所述刻蚀酸液的氮化硅对氧化硅的刻蚀选择比大于300。
可选地，所述刻蚀酸液为磷酸溶液。
可选地，所述向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极，具体包括：
通过化学气相沉积或原子层沉积方法向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极。
可选地，所述金属介质为金属钨。
相较于现有技术，本申请具有以下有益效果：
通过以上技术方案可知，本申请提供的3D NAND存储器件的金属栅制备方法中，在采用液相化学刻蚀方法去除掉层叠结构中的氮化硅层后，在向横向沟槽阵列中的各个横向沟槽内填充金属介质前，还包括去除液相化学刻蚀氮化硅过程中产生的聚集在横向沟槽阵列开口处的刻蚀副产物。因该聚集在横向沟槽阵列开口处的刻蚀副产物被去除，增大了沟槽开口处的尺寸，为后续金属栅填充过程中的反应气体提供了通畅的扩散通道，避免在金属栅填充过程中横向沟槽提前封口，使得反应气体能够不断通入结构深处进行反应沉积，获得良好的金属栅横向填充性能。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。
图1是向沟槽阵列中沉积金属介质的示意图；
图2是层叠结构中的氮化硅层刻蚀后填充金属前的横向阵列沟槽结构示意图；
图3是金属栅极填充过程中产生的空隙或空洞示意图；
图4是本申请实施例提供的3D NAND存储器件的金属栅制备方法流程示意图；
图5A至图5D是本申请实施例提供的3D NAND存储器件的金属栅制备方法中一系列制程对应的剖面结构示意图。
附图标记：
501：衬底，502：氧化硅，503：氮化硅，504：栅线缝隙，505：横向沟槽阵列，506：类似“火柴头”结构，507：金属栅极。
具体实施方式
本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在现有的3D NAND存储器件制备工艺流程中，需要填充金属，形成金属栅的横向沟槽阵列通过液相化学刻蚀形成，刻蚀副产物回流排除的过程中会在沟槽开口处沉积，经液相化学刻蚀后保留的氧化物结构呈“火柴头”状，因而使得金属栅极填充前的横向沟槽列阵结构开口变窄，填充过程中开口上、下侧壁上的金属薄膜会逐渐生长合拢，造成封口，而沟槽结构深处还没有填实，因产生了填充空隙或空洞。图3示出了金属栅极填充过程中产生的空隙或空洞示意图。
为了减少氮化硅层的刻蚀副产物对后续填充金属介质的影响，本申请实施例设法在填充金属介质之前，将聚集在横向沟槽阵列开口处的刻蚀副产物去除掉。基于此，本申请提供了一种3D NAND存储器件的金属栅制备方法的具体实施方式。
请参阅图4至图5D。图4是本申请实施例提供的3D NAND存储器件的金属栅制备方法流程示意图。图5A至图5D是本申请实施例提供的3D NAND存储器件的金属栅制备方法中一系列制程对应的剖面结构示意图。如图4所示，该制备方法包括以下步骤：
S401：提供衬底501，所述衬底501上形成有氧化硅502/氮化硅层503交替排列的层叠结构以及贯穿所述层叠结构的栅线缝隙(gate line slit,GLS)504。
在本发明实施例中，衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底为体硅衬底。
层叠结构由氧化硅层502和氮化硅层503交替层叠形成，根据垂直方向所需形成的存储单元的个数来确定层叠结构的层数，层叠结构的层数例如可以为8层、32层、64层等，层叠结构的层数越多，越能提高集成度。其中一层氮化硅层503与其上相邻的氧化硅层502为层叠结构的一层结构。
在本申请实施例中，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次在衬底501上交替沉积氧化硅和氮化硅，形成该层叠结构。
在去除掉氮化硅层503后，栅线缝隙(gate line slit,GLS)504可以制成连接3DNAND存储器的源极选通管与源极的连接线，如此，可以在栅线缝隙504的侧壁形成一层绝缘介质，然后内部填充金属介质。
S402：采用液相化学刻蚀方法去除所述层叠结构中的氮化硅层503，形成横向沟槽阵列505。
在3D NAND存储器的制备过程中，氧化硅502/氮化硅层503交替层叠结构中的氮化硅层503为牺牲层，需要将氮化硅层503去除，形成横向沟槽阵列505。形成的该横向沟槽阵列505的剖面结构示意图如图5B所示。在图5B中，虚线圈内的结构为类似“火柴头”结构506。
因待刻蚀氮化硅层503位于氧化硅502/氮化硅层503交替层叠结构中，其夹在氧化硅502之间，很难通过干法刻蚀工艺将其去除，通常采用液相化学刻蚀工艺将其去除。
在采用液相化学刻蚀溶液刻蚀氮化硅层503时，需要将形成有氧化硅502/氮化硅层503交替层叠结构的衬底浸没在刻蚀溶液内，刻蚀溶液会充满整个栅线缝隙504，如此，栅线缝隙504侧壁上的氮化硅503会接触到刻蚀溶液，如此刻蚀溶液由栅线缝隙504侧壁逐渐向层叠结构的内部刻蚀氮化硅。在液相化学刻蚀氮化硅503的过程中，层叠结构中的氧化硅502也会接触到刻蚀溶液，因此，为了避免刻蚀溶液刻蚀掉氧化硅502，所以，一般选用氮化硅对氧化硅的选择比大于1的刻蚀溶液。
在本申请实施例中，用于刻蚀氮化硅层503的刻蚀溶液为磷酸溶液，因通常情况下，磷酸溶液也能刻蚀氧化硅，所以，为了避免在刻蚀氮化硅503的过程中，也会将层叠结构中的氧化硅一并刻蚀掉，本申请实施例优选采用高氮化硅对氧化硅的选择比的磷酸作为氮化硅503的刻蚀溶液。作为示例，本申请实施例可以选用氮化硅对氧化硅的选择比大于300的磷酸作为氮化硅303的刻蚀溶液。
在用液相化学刻蚀方法刻蚀氮化硅的过程中，会产生刻蚀副产物。因在栅线缝隙504附近，3氮化硅40与刻蚀溶液的接触面积较大，所以，刻蚀副产物很容易聚集在横向沟槽阵列505的开口处，如此，横向沟槽阵列505中的氧化硅在栅线缝隙附近形成了类似“火柴头”结构506。
S403：去除液相化学刻蚀氮化硅504过程中产生的聚集在所述横向沟槽阵列505开口处的刻蚀副产物，以去除类似“火柴头”结构506。
在去除氮化硅层503的过程中产生的副产物会在沟槽开口处形成类似“火柴头”结构，该类似“火柴头”结构使得横向沟槽阵列505中的沟槽开口变窄，导致后续金属填充过程中开口上、下侧壁上的金属薄膜会逐渐生长合拢，造成封口，而沟槽结构深处还没有填实，因产生了填充空隙或空洞。
因此，为了减少金属栅极内部空隙，提高金属栅极性能，在填充金属介质之前，执行步骤S403：去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物，以去除类似“火柴头”结构506。去除刻蚀副产物后的横向沟槽阵列505的结构示意图如图5C所示。
因副产物二氧化硅聚集在横向沟槽阵列开口处，即靠近栅线缝隙504区域，又因干法刻蚀具有优异的各向异性，因此，作为本申请的一示例，可以采用干法刻蚀方法去除氮化硅层503刻蚀过程中产生的刻蚀副产物。
当采用干法刻蚀方法去除氮化硅层503刻蚀过程中产生刻蚀副产物时，具体可以包括以下步骤：
在所述横向沟槽阵列上方涂覆光刻胶，并进行掩模图案化，在栅线缝隙504以及刻蚀副产物上方形成刻蚀窗口；
沿栅线缝隙504竖直方向向下进行干法刻蚀，去除聚集在横向沟槽阵列开口处的副产物。
作为本申请的一具体实施例，可以利用反应等离子体刻蚀方法来去除氮化硅层503刻蚀过程中产生的刻蚀副产物。由于反应等离子体刻蚀的各向异性，含氢、氟的等离子体可以有效地对横向沟槽阵列临近开口的微区域进行反应刻蚀，去除回流沉积在开口处的副产物，增大横向沟槽阵列开口处的尺寸，为金属钨栅极的填充提供均一的结构和通畅的反应气体扩散通道，获得良好的金属钨栅填充性能。
作为本申请的更具体示例，采用反应等离子体刻蚀方法去除刻蚀副产物的刻蚀处理条件为：反应气体为含氢、氟的前驱源气体，射频功率为15～600W，工作压力为1～35Torr，温度为25～250℃，处理时间为2～100S。如此，含氢、氟的前驱源气体在射频功率的作用下，生成含氢、氟等离子体。该含氢、氟等离子体对横向沟槽阵列进行处理，去除掉聚集在其开口处的刻蚀副产物。其中，反应等离子体刻蚀方法去除刻蚀副产物的刻蚀处理条件可以根据待刻蚀的横向沟槽阵列的具体结构进行调整。例如，横向沟槽阵列的叠层数越多，射频功率，工作压力以及温度会随之升高，处理时间也会随之延长。
而且这些处理条件之间也是相互影响，例如当采用的温度较高时，处理时间可以相应缩短。
作为本申请的一具体实施例，去除聚集在所述横向沟槽阵列开口处的刻蚀副产物后形成的横向沟槽阵列的沟槽开口可以由外向内逐渐缩小。从而形成如图5C所示的横向沟槽结构。
S404：向所述横向沟槽阵列505的横向沟槽内填充金属介质，形成金属栅极507。
由于化学气相沉积具有良好的等角台阶覆盖率，可以采用化学气相沉积方法向横向沟槽阵列505的横向沟槽内填充金属介质。在采用化学气相沉积法填充金属钨栅极的过程中，反应气体分子通过完全平行的横向沟槽阵列扩散进入结构深处，并在沟槽阵列的侧壁表面发生碰撞、吸附和化学沉积反应，从而实现对沟槽阵列的填充。
此外，为了提高金属介质的填充率，可以通过原子层沉积的方式向刻蚀后的层叠结构的镂空区域(即层叠结构的氮化硅层位置)填充金属介质，形成金属栅极507。
在本申请实施例中，金属介质为金属钨。如此形成金属钨栅。
以上为本申请实施例提供的3D NAND存储器件的金属栅制备方法的具体实施方式。在该具体实施方式中，在采用液相化学刻蚀方法去除掉层叠结构中的氮化硅层后，在向横向沟槽阵列中的各个横向沟槽内填充金属介质前，还包括采用含氢、氟的等离子体来对横向沟槽阵列进行处理去除液相化学刻蚀氮化硅过程中产生的聚集在横向沟槽阵列开口处的刻蚀副产物。经含氢、氟的等离子体处理后，因该聚集在横向沟槽阵列开口处的刻蚀副产物被去除，增大了沟槽开口处的尺寸，为后续金属栅填充过程中的反应气体提供了通畅的扩散通道，避免在金属栅填充过程中横向沟槽提前封口，使得反应气体能够不断通入结构深处进行反应沉积，获得良好的金属栅横向填充性能。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种3D NAND存储器的金属栅制备方法，其特征在于，包括：
提供衬底，所述衬底上形成有氧化硅/氮化硅层交替排列的层叠结构；
采用液相化学刻蚀方法去除所述层叠结构中的氮化硅层，形成横向沟槽阵列；
去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物；
向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极。
2.根据权利要求1所述的制备方法，其特征在于，所述去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物，具体包括：
采用干法刻蚀方法去除液相化学刻蚀氮化硅过程中产生的聚集在所述横向沟槽阵列开口处的刻蚀副产物。
3.根据权利要求2所述的制备方法，其特征在于，所述干法刻蚀方法为反应等离子体刻蚀方法。
4.根据权利要求3所述的制备方法，其特征在于，采用反应等离子体刻蚀方法去除刻蚀副产物的刻蚀处理条件为：反应气体为含氢、氟的前驱源气体，射频功率为15～600W，工作压力为1～35Torr，温度为25～250℃，处理时间为2～100S。
5.根据权利要求1-4任一项所述的制备方法，其特征在于，去除聚集在所述横向沟槽阵列开口处的刻蚀副产物后形成的横向沟槽阵列的沟槽开口由外向内逐渐缩小。
6.根据权利要求1-4任一项所述的制备方法，其特征在于，所述液相化学刻蚀方法采用的刻蚀溶液为氮化硅对氧化硅的刻蚀选择比大于1的刻蚀酸液。
7.根据权利要求6所述的制备方法，其特征在于，所述刻蚀酸液的氮化硅对氧化硅的刻蚀选择比大于300。
8.根据权利要求6所述的制备方法，其特征在于，所述刻蚀酸液为磷酸溶液。
9.根据权利要求1-4任一项所述的制备方法，其特征在于，所述向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极，具体包括：
通过化学气相沉积或原子层沉积方法向所述横向沟槽阵列的横向沟槽内填充金属介质，形成金属栅极。
10.根据权利要求1-4任一项所述的制备方法，其特征在于，所述金属介质为金属钨。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148458A (zh) * 2018-08-28 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器件及其金属栅极制备方法
CN111430233A (zh) * 2020-04-02 2020-07-17 长江存储科技有限责任公司 刻蚀方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN103000520A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(上海)有限公司 Mos表面栅极侧壁层的刻蚀方法
US20160307908A1 (en) * 2015-04-15 2016-10-20 SanDisk Technologies, Inc. Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN103000520A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(上海)有限公司 Mos表面栅极侧壁层的刻蚀方法
US20160307908A1 (en) * 2015-04-15 2016-10-20 SanDisk Technologies, Inc. Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张汝京: "《纳米集成电路制造工艺》", 31 July 2014, 清华大学出版社 *
施敏: "《半导体器件物理与工艺》", 31 December 2002, 苏州大学出版社 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148458A (zh) * 2018-08-28 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器件及其金属栅极制备方法
CN109148458B (zh) * 2018-08-28 2020-07-24 长江存储科技有限责任公司 一种3d nand存储器件及其金属栅极制备方法
CN111430233A (zh) * 2020-04-02 2020-07-17 长江存储科技有限责任公司 刻蚀方法

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