CN113555428A - 一种氮化镓高迁移率晶体管及其制备方法 - Google Patents

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Abstract

本发明公开的一种氮化镓高迁移率晶体管及其制备方法，其结构包括衬底；位于所述衬底上的多层半导体层；位于所述多层半导体层上的源极、漏极，以及位于源极和漏极之间的栅极；位于所述源极和所述栅极之间半导体层上的第一补偿层以及位于所述栅极和所述漏极之间半导体层上的第二补偿层，相对于现有技术，通过添加一层补偿层，消除漏端耗尽现象，提高器件工作频率。

Description

一种氮化镓高迁移率晶体管及其制备方法
技术领域
本发明涉及晶体管制备的技术领域，特别是涉及一种氮化镓高迁移率晶体管及其制备方法。
背景技术
氮化镓高迁移率晶体管，适用于高功率通信，但随着通信频率的提高，氮化镓高迁移率晶体管的工作频率也要求随之提高。提高氮化镓高迁移率晶体管工作频率，最有效的方法是降低栅长。随着栅长的降低，从漏极到栅极的垂直电场分量变得越来越大，该垂直电场分量会引起栅极和漏极之间的二维电子气产生耗尽，称为漏端耗尽，使得电子从源极流向漏极时，会经过一个额外的耗尽区，这增加了电子的从源极到漏极的时间，将大大降低器件工作频率。目前传统做法是将漏极和栅极之间的间距缩短，以减少电子的从源极到漏极的时间，但漏极和栅极之间的间距缩短后，栅极和漏极之间的击穿电压也将降低，这会引起器件输出功率的降低。
发明内容
本发明要解决的技术问题是：提供一种氮化镓高迁移率晶体管及其制备方法，通过添加一层补偿层，消除漏端耗尽现象，提高器件工作频率。
为了解决上述技术问题，本发明提供了一种氮化镓高迁移率晶体管，包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层上的源极、漏极，以及位于源极和漏极之间的栅极；
位于所述源极和所述栅极之间半导体层上的第一补偿层以及位于所述栅极和所述漏极之间半导体层上的第二补偿层。
进一步地，所述补偿层的材料为氮化铝，所述补偿层的厚度为5－300nm之间。
进一步地，所述多层半导体层包括位于衬底上的沟道层、位于沟道层上的势垒层。
进一步地，所述补偿层与所述势垒层产生压电或者自发极化效应，具体为：
在所述补偿层与所述势垒层的界面或者在所述补偿层中靠近势垒层的一侧，会通过压电或者自发极化，产生一层固定正电荷；所述正电荷会产生一个垂直向下的电场。
进一步地，所述栅极呈T型。
进一步地，本发明提供了一种氮化镓高迁移率晶体管，还包括：第一钝化层和第二钝化层；
所述第一钝化层位于所述第一补偿层的上方，所述第二钝化层位于所述第二部补偿层的上方；
所述第一钝化层上表面的左端设有源极，所述源极贯穿所述第一钝化层、所述第一补偿层、所述势垒层后与所述沟道层连接；
所述第二钝化层上表面的右端设有漏极，所述漏极贯穿所述第二钝化层、所述第二补偿层、所述势垒层后与所述沟道层连接；
所述第一钝化层和所述第二钝化层之间设有栅极，所述栅极从所述第一钝化层、第二钝化层、所述第一补偿层、所述第二补偿层之间穿过后与所述势垒层连接。
进一步地，本发明还提供了一种氮化镓高迁移率晶体管的制备方法，其特征在于，所述制备方法用于制备如权利要求1至6任意一项所述的氮化镓高迁移率晶体管；所述制备方法包括：
S1：提供基片，所述基片由下往上包括衬底、沟道层和势垒层；
S2：在所述势垒层的上方添加补偿层及预设假栅，所述预设假栅在所述补偿层的上方；
S3：对所述预设假栅两侧的再生长区进行刻蚀处理，所述再生长区为所述补偿层、所述势垒层、所述沟道层，且刻蚀的深度由上而下到达所述沟道层；
S4：在被刻蚀的区域生成源极和漏极后，继续进行沉积处理，生成第一沉积层，并对所述第一沉积层进行抛光处理，直至露出预设假栅的顶部，再对所述预设假栅进行完全腐蚀处理，形成一个凹槽区域；
S5：对当前基片增加介质生长层，对除凹槽两侧的介质生长层外的其他介质生长层进行刻蚀处理，同时对所述凹槽两侧介质生长层之间的所述补偿层进行刻蚀处理；
S6：再对所述基片进行栅金属沉积和刻蚀处理，形成T形栅结构的金属沉积层；
S7：对所述第一沉积层和所述介质生长层进行腐蚀处理后，在所述补偿层的上方添加钝化层。
进一步地，所述源极、所述漏极和所述补偿层是通过MOCVD或MBE方式生长的。
进一步地，对除凹槽两侧的介质生长层外的其他介质生长层进行刻蚀处理，具体为：
对除凹槽左右两侧外的其他介质生长层进行刻蚀，生成第一侧墙，所述第一侧墙为两个相互平行的墙体。
进一步地，在被刻蚀的区域生成源极和漏极，所述源极区域的上表面和所述漏极区域的上表面超过所述势垒层的表面。
本发明实施例一种氮化镓高迁移率晶体管及其制备方法，与现有技术相比，具有如下有益效果：
氮化镓高迁移率晶体管结构包括衬底；位于所述衬底上的多层半导体层；位于所述多层半导体层上的源极、漏极，以及位于源极和漏极之间的栅极；位于所述源极和所述栅极之间半导体层上的第一补偿层以及位于所述栅极和所述漏极之间半导体层上的第二补偿层，相对于现有技术，通过添加一层补偿层，消除漏端耗尽现象，提高器件工作频率。
附图说明
图1是本发明提供的氮化镓高迁移率晶体管的一种实施例的结构示意图；
图2是本发明提供的氮化镓高迁移率晶体管制备方法的一种实施例的流程示意图；
图3是本发明提供的氮化镓高迁移率晶体管制备方法的一种实施例的工艺制备过程图。
具体实施方式
下面将结合本发明中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
参见图1，图1是本发明提供的一种氮化镓高迁移率晶体管的一种实施例的结构示意图，如图1所示，该晶体管的结构包括衬底1，具体如下：
位于衬底1上的多层半导体层；位于多层半导体层上的源极3、漏极4，以及位于源极3和漏极4之间的栅极10；位于源极3和栅极10之间半导体层上的第一补偿层6以及位于栅极和漏极之间半导体层上的第二补偿层7。
本实施例中，多层半导体层包括位于衬底1上的沟道层2、位于沟道层上的势垒层5，衬底1、沟道层2、势垒层5由下往上构成基片，第一补偿层6和第二补偿层7的材料为氮化铝，第一补偿层6和第二补偿层7的厚度为5－300nm之间。
本实施例中，晶体管的结构还包括第一钝化层8和第二钝化层9；第一钝化层8位于第一补偿层6的上方，第二钝化层9位于第二补偿层7的上方；第一钝化层8上表面的左端设有源极3，源极3贯穿第一钝化层8、第一补偿层6、势垒层5后与沟道层2连接；第二钝化层9上表面的右端设有漏极4，漏极4贯穿第二钝化层9、第二补偿层7、势垒层5后与沟道层2连接；源极3区域和漏极4区域为优良的导电材料，电阻小，电子从源极3区域通过沟道层2区域中的二维电子气流向漏极4区域，沟道层2区域中包含二维电子气和耗尽区域。第一钝化层8和第二钝化层9之间设有栅极10，栅极10从第一钝化层8、第二钝化层9、第一补偿层6和第二补偿层7之间穿过后与势垒层5连接。
本实施例中，第一钝化层8和第二钝化层9之间设有栅极10，栅极10为T型结构，T型结构的竖直部分从第一钝化层8、第二钝化层9、第一补偿层6和第二补偿层7之间穿过后与势垒层5连接，漏极4和栅极10之间存在垂直电场分量，该垂直电场分量会引起栅极10和漏极4之间的二维电子气产生耗尽，称为漏端耗尽，T型结构的横向部分和竖直部分之间形成直角结构或弧形结构，栅极10的厚度为200nm。
本实施例中，第一补偿层6和第二补偿层7位于同一平面，第一补偿层6和第二补偿层7与势垒层5为相邻的两个层，第一补偿层6和第二补偿层7与势垒层5产生压电或者自发极化效应，在第一补偿层6和第二补偿层7与势垒层5的界面或者在第一补偿层6和第二补偿层7中靠近势垒层5的一侧，会通过压电或者自发极化，产生一层固定正电荷；正电荷会产生一个垂直向下的电场，用于抵消掉漏极4指向栅极10的垂直电场分量。
参见图2，图2是本发明提供的氮化镓高迁移率晶体管制备方法的一种实施例的流程示意图，如图2所示，制备方法用于制备如权利要求1至6任意一项的氮化镓高迁移率晶体管；制备方法包括步骤201到步骤207，具体如下：
步骤201：提供基片，基片由下往上为衬底、沟道层和势垒层。
本实施例中，基片由下往上为衬底、沟道层和势垒层，为更好的了解，参见图3a，各层的厚度由大到小依次为衬底、沟道层和势垒层。
步骤202：在势垒层的上方添加补偿层及预设假栅，预设假栅在补偿层的上方。
本实施例中，补偿层位于势垒层的上方，参见图3b；补偿层的材料为可以与势垒层产生极化效应的材料，本实施例中补偿层所选用的材料为氮化铝材料，通过MOCVD或者MBE方式生长，补偿层的厚度为5－300nm之间，预设假栅位于补偿层的上方，参见图3c；预设假栅的大小可以根据需求进行设定，预设假栅的宽度不超过补偿层的宽度，本实施例中，预设假栅的高度设为250nm，预设假栅的宽度设为200nm，预设假栅的材料为氮化硅或二氧化硅，本实施例中，预设假栅的材料为氮化硅材料。
步骤203：对预设假栅两侧的再生长区进行刻蚀处理，再生长区为补偿层、势垒层和沟道层，且刻蚀的深度由上而下到达沟道层。
本实施例中，对预设假栅两侧的再生长区进行刻蚀处理，参见图3d；预设假栅对应的再生长区不做刻蚀处理，其中，刻蚀处理可选用湿法腐蚀或者低能量等离子体刻蚀，其中，所用的等离子体的选用与再生长区沉积的是何种物质具有关联，不同的沉积物质可以选用相应的等离子体进行刻蚀，刻蚀的宽度不超过左右两侧的再生长区的宽度，再生长区为补偿层、势垒层和沟道层，且刻蚀的深度由上而下到达沟道层，但不超出沟道层。
步骤204：在被刻蚀的区域生成源极和漏极后，继续进行沉积处理，生成第一沉积层，并对第一沉积层进行抛光处理，直至露出预设假栅的顶部，再对预设假栅进行完全腐蚀处理，形成一个凹槽区域。
本实施例中，在被刻蚀的左右两个再生长区的区域采用MOCVD或者MBE的方式生长出n型重掺杂的源极和漏极，参见图3e；其浓度大于1018/cm3，左侧再生长区的区域的为源极区域，右侧再生长区的区域为漏极区域，并在这基础上进行第一介质沉积，形成沉积层，参见图3f；本实施例中，第一介质为二氧化硅材料，厚度为400nm，对第一沉积层进行化学机械抛光处理，直至露出预设假栅的顶部参见图3g；并对预设假栅进行完全腐蚀处理，预设假栅被完全腐蚀后，在腐蚀区域与第一沉积层形成一个凹槽区域。
步骤205：对当前基片增加介质生长层，对除凹槽两侧的介质生长层外的其他介质生长层进行刻蚀处理，同时对凹槽两侧介质生长层之间的补偿层进行刻蚀处理。
本实施例中，在当前基片的基础上通过各向同性的方式生成介质生长层，参见图3h；各向同性是指在物体的物理、化学等方面的性质不会因方向的不同而有所变化的特性，即某一物体在不同的方向所测得的性能数值完全相同，使用各向同性使得介质生长层均匀覆盖当前基片最上层的每个位置，本实施例中，介质生长层的材料为二氧化硅材料，再对介质生长层进行各向异性等离子体刻蚀，这里所说的各向异性刻蚀通常是指不同的平面呈现出不同的腐蚀速率的刻蚀方法，且等离子体的选用与介质生长层的物质有关，不同的沉积物质可以选用相应的等离子体进行刻蚀，以使在步骤204腐蚀区域与第一沉积层形成的一个凹槽区域的左右两侧生成第一侧墙，第一侧墙为两个相互平行的墙体，参见图3i；同时对第一侧墙两个墙体之间的补偿层进行刻蚀处理，参见图3j；对补偿层的刻蚀同样可选用湿法腐蚀或者低能量等离子体刻蚀，使补偿层变为第一侧墙两个墙体所对应的第一补偿层和第二补偿层，第一补偿层位于凹槽区域的左侧，第二补偿层位于凹槽区域的右侧，其中，所用的等离子体的选用与再生长区沉积的是何种物质具有关联，不同的沉积物质可以选用相应的等离子体进行刻蚀。
步骤206：再对基片进行栅金属沉积和刻蚀处理，形成T形栅结构的金属沉积层。
本实施例中，在当前基片的基础上沉积栅金属，形成金属沉积层，参见图3k；且金属沉积层的厚度为200nm，对金属沉积层按预设形状进行刻蚀处理，参见图3l；刻蚀区域为金属沉积层的左右两端，且左右两端刻蚀的宽度不超过源极和漏极的宽度。
步骤207：对第一沉积层和介质生长层进行腐蚀处理后，在补偿层的上方添加钝化层。
本实施例中，对第一沉积层和介质生长层进行湿法腐蚀，腐蚀掉所有介质材料，参见图3m；并在补偿层的上方采用LPCVD的方式生长氮化硅作为钝化层，参见图3n；钝化层的厚度为15nm，且钝化层被T形栅分为左右两部分，左侧为第一钝化层，右侧为第二钝化层。
综上，本发明提供的一种氮化镓高迁移率晶体管及其制备方法，包括衬底；位于所述衬底上的多层半导体层；位于所述多层半导体层上的源极、漏极，以及位于源极和漏极之间的栅极；位于所述源极和所述栅极之间半导体层上的第一补偿层以及位于所述栅极和所述漏极之间半导体层上的第二补偿层，相对于现有技术，通过添加一层补偿层，消除漏端耗尽现象，提高器件工作频率，与现有技术相比，通过添加一层补偿层，消除漏端耗尽现象，提高器件工作频率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (10)

1.一种氮化镓高迁移率晶体管，其特征在于，所述晶体管包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层上的源极、漏极，以及位于源极和漏极之间的栅极；
位于所述源极和所述栅极之间半导体层上的第一补偿层以及位于所述栅极和所述漏极之间半导体层上的第二补偿层。
2.如权利要求1所述的一种氮化镓高迁移率晶体管，其特征在于，所述补偿层的材料为氮化铝，所述补偿层的厚度为5－300nm之间。
3.如权利要求1所述的一种氮化镓高迁移率晶体管，其特征在于，所述多层半导体层包括位于衬底上的沟道层、位于沟道层上的势垒层。
4.如权利要求3所述的一种氮化镓高迁移率晶体管，其特征在于，所述补偿层与所述势垒层产生压电或者自发极化效应，具体为：
在所述补偿层与所述势垒层的界面或者在所述补偿层中靠近势垒层的一侧，会通过压电或者自发极化，产生一层固定正电荷；所述正电荷会产生一个垂直向下的电场。
5.如权利要求1所述的一种氮化镓高迁移率晶体管，其特征在于，所述栅极呈T型。
6.如权利要求1所述的一种氮化镓高迁移率晶体管，其特征在于，还包括：
第一钝化层和第二钝化层；
所述第一钝化层位于所述第一补偿层的上方，所述第二钝化层位于所述第二部补偿层的上方；
所述第一钝化层上表面的左端设有源极，所述源极贯穿所述第一钝化层、所述第一补偿层、所述势垒层后与所述沟道层连接；
所述第二钝化层上表面的右端设有漏极，所述漏极贯穿所述第二钝化层、所述第二补偿层、所述势垒层后与所述沟道层连接；
所述第一钝化层和所述第二钝化层之间设有栅极，所述栅极从所述第一钝化层、第二钝化层、所述第一补偿层、所述第二补偿层之间穿过后与所述势垒层连接。
7.一种氮化镓高迁移率晶体管的制备方法，其特征在于，所述制备方法用于制备如权利要求1至6任意一项所述的氮化镓高迁移率晶体管；所述制备方法包括：
S1：提供基片，所述基片由下往上包括衬底、沟道层和势垒层；
S2：在所述势垒层的上方添加补偿层及预设假栅，所述预设假栅在所述补偿层的上方；
S3：对所述预设假栅两侧的再生长区进行刻蚀处理，所述再生长区为所述补偿层、所述势垒层、所述沟道层，且刻蚀的深度由上而下到达所述沟道层；
S4：在被刻蚀的区域生成源极和漏极后，继续进行沉积处理，生成第一沉积层，并对所述第一沉积层进行抛光处理，直至露出预设假栅的顶部，再对所述预设假栅进行完全腐蚀处理，形成一个凹槽区域；
S5：对当前基片增加介质生长层，对除凹槽两侧的介质生长层外的其他介质生长层进行刻蚀处理，同时对所述凹槽两侧介质生长层之间的所述补偿层进行刻蚀处理；
S6：再对所述基片进行栅金属沉积和刻蚀处理，形成T形栅结构的金属沉积层；
S7：对所述第一沉积层和所述介质生长层进行腐蚀处理后，在所述补偿层的上方添加钝化层。
8.如权利要求7所述的一种氮化镓高迁移率晶体管的制备方法，其特征在于，所述源极、所述漏极和所述补偿层是通过MOCVD或MBE方式生长的。
9.如权利要求7所述的一种氮化镓高迁移率晶体管的制备方法，其特征在于，对除凹槽两侧的介质生长层外的其他介质生长层进行刻蚀处理，具体为：
对除凹槽左右两侧外的其他介质生长层进行刻蚀，生成第一侧墙，所述第一侧墙为两个相互平行的墙体。
10.如权利要求7所述的一种氮化镓高迁移率晶体管的制备方法，其特征在于，在被刻蚀的区域生成源极和漏极，所述源极区域的上表面和所述漏极区域的上表面超过所述势垒层的表面。
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* Cited by examiner, † Cited by third party
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CN113793866A (zh) * 2021-11-16 2021-12-14 深圳市时代速信科技有限公司 一种空气场板结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327322A1 (en) * 2009-06-25 2010-12-30 Kub Francis J Transistor with Enhanced Channel Charge Inducing Material Layer and Threshold Voltage Control
US20140335666A1 (en) * 2013-05-13 2014-11-13 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics
CN105355555A (zh) * 2015-10-28 2016-02-24 中国科学院微电子研究所 一种GaN基增强型功率电子器件及其制备方法
CN106057883A (zh) * 2016-07-18 2016-10-26 中国工程物理研究院电子工程研究所 一种高迁移率晶体管的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327322A1 (en) * 2009-06-25 2010-12-30 Kub Francis J Transistor with Enhanced Channel Charge Inducing Material Layer and Threshold Voltage Control
US20140335666A1 (en) * 2013-05-13 2014-11-13 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics
CN105355555A (zh) * 2015-10-28 2016-02-24 中国科学院微电子研究所 一种GaN基增强型功率电子器件及其制备方法
CN106057883A (zh) * 2016-07-18 2016-10-26 中国工程物理研究院电子工程研究所 一种高迁移率晶体管的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793866A (zh) * 2021-11-16 2021-12-14 深圳市时代速信科技有限公司 一种空气场板结构及其制作方法

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