KR20160010274A - 재배선을 갖는 적층 집적 회로 - Google Patents

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잉링 차이
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Abstract

집적 회로 구조물은 제1 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 기판과 제1 기판의 기초를 이루는 복수의 제1 유전체층을 포함한다. 제2 반도체 칩은 제2 기판과 제2 기판 위에 복수의 제2 유전체층을 포함하고, 복수의 제1 유전체층은 복수의 제2 유전체층에 접합된다. 복수의 제2 유전체층에는 금속 패드가 존재한다. 제1 기판 위에는 재배선이 존재한다. 재배선에 전도성 플러그가 전기적으로 결합된다. 전도성 플러그는 제1 기판의 상부면으로부터 제1 기판의 바닥면까지 연장되는 제1 부분과 제1 기판의 바닥면으로부터 금속 패드까지 연장되는 제2 부분을 포함한다. 제2 부분의 바닥면은 금속 패드의 상부면과 접촉한다.

Description

재배선을 갖는 적층 집적 회로{STACKED INTEGRATED CIRCUITS WITH REDISTRIBUTION LINES}
본 발명은 재배선(redistribution lines)을 갖는 적층 집적 회로에 관한 것이다.
반도체 산업은 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적도가 지속적으로 향상되는데 기인하여 급속한 성장을 경험하고 있다. 대부분의 경우, 이러한 집적도의 향상은 보다 많은 구성요소가 주어진 영역 내에 집적되도록 하는 최소 피처 크기의 반복적인 감소(예, 반도체 공정 노드(node)를 서브-20 nm 노드로 축소)로부터 온 것이다. 최근에는 낮은 전력 소비 및 단축 대기 시간(latency)은 물론, 소형화, 고속 및 큰 대역폭에 대한 요구가 커지고 있음으로 해서, 보다 작고 더 독창적인 반도체 다이 패키징 기술에 대한 필요성이 증대되고 있다.
반도체 기술이 더 발전됨에 따라, 반도체 소자의 물리적 크기를 더 줄여주는 효율적인 대체물로서 적층형 반도체 소자가 출현하였다. 적층형 반도체 소자에서는 로직, 메모리, 프로세서 회로 등의 능동 회로가 상이한 반도체 웨이퍼 상에 형성된다. 반도체 소자의 폼 팩터(form factor)를 더 줄이기 위해 2개 이상의 반도체 웨이퍼를 서로의 상부에 장착할 수 있다.
2개의 반도체 웨이퍼는 적절한 접합 기술을 통해 서로 함께 접합될 수 있다. 통상 사용되는 접합 기술은 직접 접합, 화학적 활성화 접합, 플라즈마 활성화 접합 양극(anodic) 접합, 공정(eutectic) 접합, 글래스 프릿(glass frit) 접합, 접착제 접합, 열압축 접합, 반응 접합 등을 포함한다. 일단 2개의 반도체 웨이퍼가 함께 접합되면, 2개의 반도체 웨이퍼 사이의 계면은 적층된 반도체 웨이퍼 사이에 전기 전도성 경로를 제공할 수 있다.
적층형 반도체 소자의 유익한 특징은 적층형 반도체 소자의 채용으로 훨씬 높은 집적도를 얻을 수 있다는 것이다. 또한, 적층형 반도체 소자는 보다 작은 폼 팩터와, 비용 효율성, 향상된 성능 및 낮은 전력 소비를 달성할 수 있다.
본 발명의 일부 실시예에 따르면, 집적 회로 구조물은 제1 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 기판과 제1 기판 아래의 복수의 제1 유전체층을 포함한다. 제2 반도체 칩은 제2 기판과 제2 기판 위에 복수의 제2 유전체층을 포함하고, 복수의 제1 유전체층은 복수의 제2 유전체층에 접합된다. 복수의 제2 유전체층에는 금속 패드가 존재한다. 제1 기판 위에는 재배선이 존재한다. 재배선 아래로 전도성 플러그가 배치되어 전기적으로 결합된다. 전도성 플러그는 제1 기판의 상부면으로부터 제1 기판의 바닥면까지 연장되는 제1 부분과 제1 기판의 바닥면으로부터 금속 패드까지 연장되는 제2 부분을 포함한다. 제2 부분의 바닥면은 금속 패드의 상부면과 접촉한다. 제1 부분과 제2 부분은 연속 영역을 형성한다.
본 발명의 대안적인 실시예에 따르면, 집적 회로 구조물은 제1 반도체 칩과 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 기판, 복수의 제1 유전체층 및 상기 복수의 제1 유전체층 중 하나에 있는 제1 금속 패드를 포함한다. 제2 반도체 칩은 제2 기판, 상기 제2 기판 위에 있는 복수의 제2 유전체층을 포함한다. 제1 유전체층의 바닥층은 복수의 제2 유전체층의 상부층에 접합된다. 제2 반도체 칩은 복수의 제2 유전체층 중 하나에 제2 금속 패드를 더 포함한다. 전도성 패드는 제1 금속 패드를 제2 금속 패드에 전기적으로 결합시킨다. 전도성 플러그는 제1 기판의 상부면으로부터 제1 금속 패드의 상부면까지 연장되는 제1 부분과 제1 금속 패드의 상부면으로부터 제2 금속 패드의 상부면까지 연장되는 제2 부분을 포함한다. 제2 부분의 엣지는 제1 금속 패드의 측벽과 물리적으로 접촉된다. 제1 기판 위에 재배선이 위치되고, 재배선은 전도성 플러그에 전기적으로 결합된다.
본 발명의 다른 대안적인 실시예에 따른 방법은 제1 칩 내의 복수의 제1 유전체층이 제2 칩 내의 복수의 제2 유전체층에 접합되도록 제1 칩을 제2 칩에 접합하는 단계를 포함한다. 상기 제1 칩의 제1 기판에 제1 관통 개구가 형성된다. 복수의 제1 유전체층과 복수의 제2 유전체층은 제1 개구를 통해 에칭되어 제2 개구를 형성한다. 복수의 제2 유전체층 내의 금속 패드가 제2 개구에 노출된다. 제1 및 제2 개구 내에 전도성 물질이 충전되어 전도성 플러그를 형성한다. 제1 기판 위에 유전체층이 형성된다. 재배선이 형성된다. 재배선은 유전체층 위에 임의의 부분을 포함한다. 재배선은 유전체층 내의 개구를 통해 전도성 플러그에 전기적으로 결합된다.
본 발명의 여러 측면들은 첨부된 도면과 함께 다음의 상세한 설명을 참조하는 것으로부터 잘 이해된다. 산업에서의 표준적인 관행에 따르면, 다양한 특징부들은 비율대로 작도되지 않음에 유의하여야 한다. 실제, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1-7은 경질의 금속 마스크를 사용하고, 적층 다이를 포함하고 일부 예시적인 실시예에 따라 2개의 칩을 연결하는 배선 구조를 포함하는 패키지의 형성에 있어서 중간 단계의 단면도를 나타낸다.
도 8-9는 경질의 금속 마스크를 사용하고, 적층 다이를 포함하고 다른 일부 예시적인 실시예에 따라 2개의 칩을 연결하는 배선 구조를 포함하는 패키지의 형성에 있어서 중간 단계의 단면도를 나타낸다.
도 10-17은 경질의 금속 마스크를 사용하지 않고, 적층 다이를 포함하고 일부 예시적인 실시예에 따라 2개의 칩을 연결하는 배선 구조를 포함하는 패키지의 형성에 있어서 중간 단계의 단면도를 나타낸다.
도 18-19는 경질의 금속 마스크를 사용하지 않고, 적층 다이를 포함하고 다른 일부 예시적인 실시예에 따라 2개의 칩을 연결하는 배선 구조를 포함하는 패키지의 형성에 있어서 중간 단계의 단면도를 나타낸다.
도 20a-20d는 본 발명의 다양한 실시예에 따라 전도성 플러그를 형성하는데 사용되는 다양한 금속 패드의 상면도를 나타낸다.
하기의 설명은 본 발명의 다른 특징들을 실현하기 위한 여러 가지 상이한 실시예 또는 예를 제공할 수 있다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 단지 예시에 불과한 것이고 따라서 한정하는 것으로 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성된 실시예와 추가의 특징부가 제1 및 제2 특징부 사이에 개재되어 제1 및 제2 특징부가 직접 접촉 상태에 있지 않을 수 있는 실시예를 포함할 수 있다. 추가로, 본 발명은 다양한 예에서 참조 번호 및/또는 기호를 반복할 수 있다. 이러한 반복은 간단 명료를 위한 것이고 그 자체가 논의되는 여러 가지 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
또한, 여기 사용되는 공간적으로 상대적인 용어인 "아래 놓인", "밑", "하부의", "위에 놓인", "상부의" 등의 용어는 도면에 도시된 바와 같은 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 기술하는 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 표현된 배향 외에 사용 또는 동작시 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향으로), 따라서 여기 사용되는 공간적으로 상대적인 기술 어구는 마찬가지로 대응적으로 해석될 수 있다.
여러 가지 예시적인 실시예에 따라 적층된 다이/칩 및 해당 적층 칩을 상호 연결하는 배선을 포함하는 패키지 및 해당 패키지 형성 방법이 제공된다. 실시예의 여러 가지 변형이 논의된다. 여러 가지 도면 및 예시적인 실시예에 걸쳐, 유사한 구성요소의 지정에 유사한 참조 번호가 사용된다.
도 1-7은 일부 실시예에 따라 접합 및 RDL의 형성의 중간 단계의 단면도를 나타낸다. 도 1은 본 발명의 일부 실시예에 따라 서로 접합되는 웨이퍼(110, 210)의 단면도를 나타낸다. 제1 및 제2 반도체 웨이퍼(110, 210)는 모두 반도체 기판[예, 제1 기판(102) 및 제2 기판(102)]과 반도체 기판 상에 형성되는 복수의 중간 구조[예, 금속 패드(106A, 106B, 108, 206A, 206B, 208)]를 포함한다.
도 1에 도시된 바와 같이, 제1 반도체 웨이퍼(110)는 제1 기판(102)과 해당 제1 기판(102) 아래에 놓여지는 복수의 금속간 유전체층(104)을 포함할 수 있다. 또한, 유전체층(104) 각각에는 복수의 금속선(개략적으로 도시됨)이 형성되되, 해당 복수의 금속선은 금속 비아 및 전도성 플러그(도시 생략)에 의해 상호 연결된다. 일부 실시예에 따르면, 금속간 유전체층(104) 내에는 금속 패드(106A, 106B)가 형성된다. 도 1에서는 금속 패드(106)가 유전체층(104)의 중간층에 형성되는 것으로 예시하고 있지만, 금속 패드(106)는 유전체층(104) 중 임의의 유전체층에 형성될 수 있다. 금속 패드(108)도 유전체층(104)에 형성된다. 일부 실시예에 따르면, 금속 패드(106)(106A 및 106B 포함)(108)는 동일한 금속층에 형성된다.
제1 기판(102)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소, 또는 이들의 조합과 같은 다른 3족, 4족 및/또는 5족 원소로 형성될 수 있다. 추가로, 사용될 수 있는 다른 기판은 다층 기판, 경사 기판, 하이브리드 배향 기판 또는 이들의 조합을 포함한다.
제1 웨이퍼(110)와 제2 웨이퍼(210)는 다양한 전기 회로(103, 203)(예로서 도 7에 도시됨)을 추가로 포함할 수 있다. 제1 기판(102) 상에 형성된 전기 회로(103)는 특정 용례에 적합한 임의의 종류의 회로일 수 있다. 일부 실시예에 따르면, 전기 회로(103)는 다양한 N-형 금속-산화물 반도체(NMOS) 및/또는 P-형 금속-산화물 반도체(PMOS) 소자, 캐패시터, 저항기, 다이오드, 광-다이오드, 퓨즈, 및/또는 기타의 것을 포함할 수 있다.
전기 회로(103)는 하나 이상의 기능을 수행하기 위해 상호 연결될 수 있다. 전기 회로(103)는 메모리 소자, 프로세싱 구조, 센서, 증폭기, 전력 분배기, 입력/출력 회로 및/또는 기타의 것을 포함할 수 있다. 당업자는 상기의 예가 예시적인 목적으로 제공된 것으로 상기 여러 실시예들을 임의의 특정한 용례로 한정하도록 의도된 것이 아님을 알 것이다.
금속 패드(106)는 임의의 적절한 형성 공정(예, 에칭을 수반한 리소그래피, 당일 다마신 공정, 듀얼 다마신 공정 등)을 통해 제조될 수 있으며, 구리, 알루미늄, 알루미늄 합금, 구리 합금 등과 같은 적절한 전도성 재료를 사용하여 형성될 수 있다. 도 20a-20d는 금속 패드(106)의 일부 예시적인 상면도를 나타내는데, 해당 금속 패드는 금속 패드(106)가 구멍을 갖는 링을 형성하는 것을 예시한다. 따라서, 금속 패드(106A, 106B) 각각의 2개의 예시된 부분(도 1)은 집적 금속 패드의 부분이다.
도 1에 도시된 바와 같이, 제1 반도체 웨이퍼(110)는 제2 반도체 웨이퍼(210) 상에 적층된다. 반도체 웨이퍼(210)도 회로(203)(예로서 도 7에 도시됨)를 포함하는데, 해당 회로는 상기 회로(103)에 대해 논의된 소자 중 임의의 것을 가질 수 있다. 제1 반도체 웨이퍼(110)와 제2 반도체 웨이퍼(210)는 예컨대 산화물 간 접합과 같은 적절한 접합 기술을 통해 함께 접합된다. 일부 실시예에 따르면, 산화물 간 접합 공정에서, 반도체 웨이퍼(110, 210)의 표면층은 융착 접합을 통해 서로 접합되는 산화물층(예, 실리콘 산화물)이다.
도 2는 제1 기판(102)을 박막화하고 에칭한 상태의 도 1에 도시된 반도체 소자의 단면도이다. 전체 설명 부분에서 웨이퍼(210)로부터 멀어지게 대향된 제1 기판(102)의 측면을 제1 기판(102)의 후면으로 지칭한다. 제1 기판(102)의 후면은 제1 기판(102)의 후방부(도 1에서 파선으로 나타냄)가 제거되도록 연마된다. 이에 따라 얻어지는 기판9102)은 약 5㎛ 보다 작은 두께를 가질 수 있다.
기판(102)의 박막화 이후에, 적절한 증착 및 포토리소그래피 기법을 이용하여 제1 기판(102) 위에 광 레지스트(도시 생략)와 같은 패턴 마스크를 형성할 수 있다. 반응성 이온 에칭(RIE)과 같은 적절한 에칭 공정 또는 임의의 다른 적절한 이방성 에칭 또는 패턴화 공정을 제1 반도체 웨이퍼(110)의 기판(102)에 적용할 수 있다. 결국, 제1 기판(102)에 복수의 관통 개구(114)(114A 및 114B 포함)(116)가 형성된다.
도 3은 본 발명의 다양한 실시예에 따라 유전체층(113)이 반도체 구조 상에 형성된 상태의 도 2에 도시된 반도체 기판의 단면도를 나타낸다. 도 3에 도시된 바와 같이, 유전체층(113)은 개구(114, 116)의 바닥 및 측벽에 형성된다. 유전체층(113)은 수평부와 수직부가 서로 근접한 두께를 갖는 컨포멀 층(conformal layer)으로서 형성된다.
유전체층(113)은 집적 회로 제조에 사용될 수 있는 다양한 유전 재료로 형성될 수 있다. 예를 들면, 유전체층(113)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 등으로 형성될 수 있다. 추가로, 전술한 유전 재료의 조합도 유전체층(113)의 형성에 사용할 수 있다. 일부 실시예에 따르면, 유전체층(113)은 화학적 기살 증착(CVD) 방법 또는 원자층 증착(ALD)과 같은 적절한 기법을 이용하여 형성된다. 유전체층(113)의 두께는 약 1~3 kÅ의 범위에 있을 수 있다.
도 4는 본 발명의 다양한 실시예에 따라 반도체 소자 위에 마스크(117) 층이 형성된 상태의 도 3에 도시된 반도체 소자의 단면도를 나타낸다. 패턴화된 마스크(117)가 개구(114, 116) 내로 연장되면서 형성된다(도 3에 도시됨). 도 4에 도시된 바와 같이, 개구(114, 116)의 측벽을 따라 패턴화된 마스크(117)가 형성된 후 개구(118A)(118A 및 118B 포함)가 형성된다. 패턴화된 마스크(117)는 광 레지스트 층일 수 있다.
도 4는 본 발명의 다양한 실시예에 따라 반도체 소자에 에칭 공정을 적용한 상태의 반도체 소자의 단면도를 나타낸다. 개구(118, 120)를 형성하기 위해 건식 에칭과 같은 적절한 에칭 공정이 수행된다. 개구(118, 120)는 각각의 상위 배치된 개구(114, 116)의 연장부이다.
개구(118)는 각각의 하부 배치된 금속 패드(106)의 개구의 상면 크기와 같거나 그 크기보다 다소 큰 상면 크기를 가질 수 있다. 개구의 형성시 2개의 에칭 단계가 행해진다. 제1 에칭 단계에서, 금속 패드(106) 상의 유전체층(104)의 부분이 에칭되어 개구(118A1, 118B1)를 형성한다. 제1 에칭 단계는 금속 패드(106A, 106B, 108)가 노출될 때 끝난다. 금속 패드(106A, 106B, 108)의 에칭에 매우 낮은 에칭 속도를 보이도록 에칭 가스를 선택한다. 따라서, 금속 패드(106A, 106B, 108)는 에칭 공정을 정지하는 경질의 금속 마스크로서 기능한다. 에칭 속도가 낮지만, 금속 패드(106, 108)는 여전히 부분적으로 에칭될 수 있어서 금속 패드(106, 108)의 노출된 부분에 리세스를 형성할 수 있다. 금속 패드(106)의 에칭시, 금속 패드(106)의 금속 원자가 유전체층(104)의 측벽에 스퍼터링될 수 있다. 따라서, 리세스(502)의 깊이는 유전체층(104)의 측벽으로 금속 원자가 원치않게 스퍼터링되는 것을 감소하도록 가능한 작게 조절될 수 있다.
제2 에칭 단계에서, 금속 패드(106, 108)의 노출된 부분은 에칭을 정지하는 에칭 정지층(etch stop layer)으로서 작용한다. 따라서, 에칭은 금속 패드(108)에서 중단된다. 다른 한편, 에칭은 금속 패드(106A, 106B) 내의 개구를 통해 계속되고, 금속 패드(106A, 106B) 내의 개구에 정렬된 유전체층(104, 204)이 에칭된다. 따라서, 개구(118A2, 118B2)가 웨이퍼(110)로부터 웨이퍼(210)까지 연장되도록 형성된다. 에칭은 금속 패드(206)(206A 및 206B 포함)가 노출될 때 종료되며, 금속 패드는 제2 에칭 단계의 에칭 정지층으로서 작용한다. 에칭 후에, 패턴화된 마스크(117)는 제거된다.
도 5는 본 발명의 다양한 실시예에 따라 개구(114, 116, 118, 120) 내에 전도성 물질이 충전된 후의 단면도를 보여준다. 결국, 전도성 플러그(122, 124)가 형성된다. 전도성 플러그(122)는 이후 관통-비아(through-vias)로 지칭되는데, 이유는 전도성 플러그가 웨이퍼(110)를 통해 침투되기 때문이다. 일부 실시예에서, 전도성 플러그(122, 124)의 형성은 컨포멀 전도성 장벽층(123)을 형성하는 것을 포함한다. 전도성 장벽층(123)과 상위 배치된 충전 금속성 물질(127)이 도 7의 전도성 플러그(122A) 내에 개략적으로 예시되어 있지만, 다른 실시예에서 이들은 다른 모든 전도성 플러그(122, 124, 125)에도 포함된다(예, 도 6 및 도 7 참조). 장벽층(123)은 티타늄, 타타늄 질화물, 탄탈, 탄탈 질화물, 또는 이들의 조합으로부터 형성될 수 있다. 일부 실시예에서, 전도성 장벽층(123)은 ALD, 플라즈마 증강된 화학적 기상 증착(PECVD) 등과 같은 적절한 제조 기법을 이용하여 형성될 수 있는 실질적으로 일정한 두께의 컨포멀 층이다.
추가로, 전도성 장벽층(123) 위에는 시드층(도시 생략)이 증착될 수 있다. 시드층은 구리, 니켈, 금, 이들의 임의의 조합 및/또는 기타의 것으로부터 형성될 수 있다. 시드층은 PVD, CVD 및/또는 기타의 방법과 같은 적절한 증착 기법을 통해 형성될 수 있다.
일단 장벽층(123)과 시드층이 개구 내에 증착 완료되면, 개구(114, 116, 118, 120)의 나머지에 금속성 물질(127)이 증착되어 충전된다. 금속성 물질(127)은 텅스텐, 티타늄, 알루미늄, 구리 또는 이들의 합금을 포함할 수 있다. 일부 실시예에서, 금속성 물질의 개구는 전기 도금 공정을 통해 충전될 수 있다. 금속성 물질의 충전 후, 금속성 물질의 잉여부를 제거하기 위해 화학적 기계적 연마(CMP)와 같은 평탄화가 수행된다. 금속성 물질(127)(및 전도성 장벽층(123))은 동질의 물질로 이루어진 전도성 장벽층(123)과 금속성 물질(127) 각각이 단일 증착 단계로 형성되는 이유로 내부에 어떤 계면도 형성하지 않고 기판(102)의 상부면으로부터 유전체층(204) 내로 계속적으로 연장된다.
도 5에 도시된 바와 같이, 전도성 플러그(124)는 제1 기판(102) 내의 일부(124A)와 유전체층(104) 내의 일부(124B)를 포함한다. 상기 부분(124A)은 다른 부분(124B)의 폭(W2)보다 큰 폭(W1)을 가진다. 전도성 플러그(124)는 금속 패드(108) 상에서 정지된다.
도 5에 도시된 바와 같이, 전도성 플러그(122A, 122B) 각각은 3개의 부분으로 이루어진다. 제1 부분은 금속 패드(206)로부터 금속 패드(106)까지 연장된다. 제1 부분(122A1/122B1)은 도 5에 도시된 바와 같은 폭(W3)을 가진다. 제2 부분은 금속 패드(106)로부터 제1 기판(102)의 전방측까지 이다. 제2 부분(122A2/122B2)은 도 5에 도시된 바와 같은 폭(W4)을 가진다. 제3 부분(122A3/122B3)은 제1 기판(102)의 전방측으로부터 제1 기판(102)의 후면까지 연장된다. 제3 부분은 도 5에 도시된 바와 같은 폭(W5)을 가진다. 제1 부분과 가능하게는 제2 부분은 각각의 금속 패드(106)의 내측벽과 물리적으로 접촉할 수 있다. 일부 실시예에서, 폭(W4)은 폭(W3)보다 크거나 같고 폭(W5)은 폭(W4)보다 크다. 전도성 플러그(122A, 122B) 각각의 제3 부분은 웨이퍼(110)를 통해 침투되는 연속 비아를 형성하며, 제3 부분 사이에는 계면이 형성되지 않는다.
평탄화 이후, 에칭 정지층(126)과 유전체층(128)이 형성된다. 에칭 정지층(126)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄화물, 또는 기타의 것을 포함할 수 있다. 유전체층(128)은 에칭 정지층(126)의 재료와 다른 재료로 형성되지만, 유전체층(128)용 재료도 역시 에칭 정지층(126)과 동일한 후보 재료로부터 선택될 수 있다. 일부 예시적인 실시예에서, 에칭 정지층(126)은 실리콘 질화물을 포함하고, 유전체층(128)은 실리콘 산화물을 포함한다. 일부 실시예에 따르면, 유전체층(128)의 두께는 약 4 kÅ~약 12 kÅ의 범위에 있다.
도 6을 참조하면, 유전체층(128)과 에칭 정지층(126)은 패턴화되어 개구(130)(130A 및 130B 포함)(132)를 형성한다. 전도성 플러그(122, 124)는 개구(130, 132)를 통해 각각 노출된다.
다음에, 도 7에 도시된 바와 같이, RDL(134)(134A, 134B, 134C 포함)이 형성된다. 도 7은, 도 6에 도시된 특징부 이외에, 전도성 플러그(122A, 122B, 124)의 형성과 동시에 형성되는 전도성 플러그(122C, 125)와 같은 추가적인 특징부도 예시하고 있음을 알 수 있다. 일부 실시예에 따르면, RDL(134)은 알루미늄 구리, 알루미나, 구리, 니켈, 금, 텅스텐, 티타늄, 이들의 합금 또는 이들의 다층과 같은 금속성 재료로 형성된다. 형성 공정은 도 6의 구조 위에 구리층과 같은 시드층을 증착하고, 시드층 위에 패턴화된 마스크 층(예, 광 레지스트, 도시 안됨)을 형성하고, RDL(134)을 도포하고, 패턴화된 마스크 층을 제거하고, RDL(134)로 덮이지 않은 시드층의 부분을 제거하는 것을 포함할 수 있다.
후속 단계에서, 접합된 웨이퍼(110, 210)는 도 7에 도시된 것과 같은 구조를 각기 구비하는 복수의 패키지(310)로 절단된다. 패키지(310)는 예시된 바와 같이 웨이퍼(110)로부터의 칩(110')과 웨이퍼(210)로부터의 칩(210')을 포함한다. RDL 패드(134A2) 상에는 와이어 본딩이 행해질 수 있다. 와이어 본딩은 접합 볼(136A, 136B)과 각각의 접합 볼(136A, 136B)에 연결된 금속 와이어(138A, 138B)를 포함한다.
본 발명의 실시예에 따르면, 전도성 플러그(122A, 122B, 122C)는 칩(110', 210') 내의 금속 라인과 소자를 상호 연결한다. RDL(134A)은 비아(134A1)를 포함하며 개구(130A)(도 6)와 RDL 패드(134A2) 내로 연장된다. 추가로, 트레이스 부(134A3)는 비아(134A1)와 RDL(134A2)을 상호 연결할 수 있고 와이어 본드(136A)를 전도성 플러그(122A)를 통해 칩(110', 210')에 전기적으로 연결할 수 있다. RDL(134B)은 칩(110') 내에서 신호의 전달을 위한 전달 라인으로서 사용된다. 예를 들면, RDL(134B)은 전도성 플러그(122B, 125) 사이에서 신호를 전기적으로 보내기 위해 사용될 수 있다. 일부 실시예에서, RDL(134B)에 대해 어떤 와이어 본딩 또는 플립-칩 본딩도 행해지지 않는다. RDL(134C)은 와이어 접합 볼(136B)과 금속 와이어(138B)에 연결된다. RDL(134C)은 금속 패드(108)에서 정지되어 칩(110')을 관통하지 않는 전도성 플러그(124)에 전기적으로 연결된다. 금속 패드(108)를 통해 RDL(134C)은 전도성 플러그(122C)에 추가로 연결되며, 해당 전도성 플러그는 칩(110', 210')을 추가로 상호 연결한다. 따라서, RDL(134A, 134B, 134C)의 형성은 패키지(310) 내에서 전기적 신호의 전송 능력을 향상시킨다.
도 7은 함께 적층된 2개의 반도체 칩을 예시하고 있지만, 당업자는 도 7에 도시된 적층된 반도체 소자가 단지 하나의 예임을 인지할 것임을 알아야 한다. 다수의 대체, 변경 및 변형이 있을 수 있다. 예를 들면, 적층형 반도체 소자는 3개 이상의 반도체 칩을 수용할 수 있다.
도 8 및 도 9는 대안적인 실시예에 따라 적층된 칩의 형성의 중간 단계의 단면도를 나타낸다. 달리 특정하지 않으면, 이들 실시예의 구성 요소들의 재료 및 형성 방법은 기본적으로 유사한 구성 요소와 같으며, 이들 구성 요소는 도 1-7에 도시된 실시예의 유사한 참조 번호로 지시된다. 따라서, 도 8 및 도 9(및 도 10-19)에 도시된 성분 요소의 형성 방법 및 재료에 관한 상세는 도 1-7에 도시된 실시예의 논의에서 찾아볼 수 있다.
이들 실시예의 초기 단계는 기본적으로 도 1-5에 도시된 것과 같다. 다음에, 도 8에 도시된 바와 같이, 금속 라인(140)(집합적으로 금속층을 형성함)과 비아(142)가 유전체층(128)에 형성된다. 금속 라인(140)과 비아(142)는 듀얼 다마신 공정을 이용하여 형성될 수 있는데, 듀얼 다마신 공정은 유전체층(128)과 에칭 정지층(126)에 트렌치와 비아 개구를 형성하고 해당 트렌치와 비아 개구에 금속성 물질을 충전하여 금속 라인(140)과 비아(142)를 각각 형성하는 단계를 포함한다. 대안적인 실시예에서, 금속 라인(140)과 비아(142)의 형성에 단일 다마신 공정이 사용될 수 있다. 2개 레벨 이상의 금속층이 형성될 수 있는데, 예를 들면, 도 8은 금속 라인(144)과 개별 비아(146)를 포함하는 추가의 금속층이 유전체층(148)에 형성되는 것을 예시한다. 금속 라인(144) 위에는 에칭 정지층(150)이 형성된다.
도 9를 참조하면, RDL(134A, 134B, 134C)과 와이어 본드(136A/138A 및 136B/138B)가 형성된다. 형성 공정 및 재료는 도 7에 도시된 실시예에서와 동일할 수 있고, 따라서 여기에 반복하지 않는다. 도 7에 도시된 실시예와 유사하게, RDL(134A, 134B, 134C)은 칩(110', 210') 사이에서 신호를 보내고 칩(110') 내에서 신호를 보내기 위해 전도성 플러그(122A, 122B, 122C, 124, 125)와 결합된다.
도 10-17은 본 발명의 대안적인 실시예에 따라 적층된 칩의 형성을 예시한다. 이들 실시예에서, 도 7 및 도 9에 예시된 바와 같은 금속 패드(106)는 형성되지 않는다. 개략적인 형성 공정을 아래에서 논의한다.
도 10을 참조하면, 웨이퍼(110, 210)를 서로 접합한 후 제1 기판(102)을 박막화한다. 파선은 박막화 과정에서 제거된 기판의 부분을 개략적으로 나타낸다. 도 10에 도시된 바와 같이, 금속 패드(206)(206A 및 206B 포함)가 웨이퍼(210)에 형성된다. 도 1의 실시예와 달리, 웨이퍼(110)에는 금속 패드가 형성되지 않아서 금속 패드(206)와 겹쳐진다. 다른 한편, 웨이퍼(110) 내의 유전체층(104)에 금속 패드(206)로부터 오정렬된 위치에 금속 패드(108)가 형성된다.
도 11을 참조하면, 박막화된 기판(102)을 에칭하는 것에 의해 개구(114)(114A 및 114B 포함)(116)가 형성되므로 하위 배치된 유전체층(104)이 노출된다. 다음에, 도 12에 도시된 바와 같이, 기판(102)의 후면 및 측벽에 유전체층(113)이 형성된다. 따라서, 기판(102)의 노출된 표면은 절연된다.
도 13은 개구(116)(도 12)를 차폐하는 마스크층(117)을 형성하고 개구(114A, 114B)의 일부를 노출 상태로 남긴 것을 보여준다. 이후 유전체층(113, 104) 및 유전체층(204)의 일부를 에칭하도록 이방성 에칭 단계를 수행한다. 에칭은 금속 패드(206)가 노출될 때까지 수행된다. 도 13에 도시된 바와 같이, 경질의 금속 마스크(예, 도 7 및 도 9에서 106)가 형성되지 않으므로, 얻어지는 개구(118)(118A 및 118B 포함)는 유전체층(104)을 완전히 관통하여 웨이퍼(210) 내로 연장된다. 개구(118A 및 118B)는 금속 패드(206) 상에서 정지된다. 이후 마스크층(117)을 제거한다.
도 14를 참조하면, 광 레지스트일 수 있는 마스크층(152)이 형성되고 패턴화된다. 마스크층(152)은 개구(118A 및 118B)(도 13)를 피복하고 기판(102) 내의 개구(116)의 중심부가 노출되도록 한다. 이후 이방성 에칭을 수행하여 유전체층(104)을 에칭함으로써 개구(120)를 형성하고, 개구는 금속 패드(108)에서 정지된다. 개구(120)의 형성 후에 마스크층(152)을 제거한다.
도 13 및 도 14에 도시된 바와 같이, 이들 실시예에 따르면, 개구(118A, 118B)는 개구(120)를 형성하는 단계가 아닌 리소그래피 단계에서 형성된다. 이것은 부분적으로는, 금속 패드(108)가 금속 패드(206)보다 훨씬 높이가 높아서, 개구(118A, 118B, 120)가 동시에 형성되는 경우, 금속 패드(108)가 효과적인 에칭 정지층으로서 사용될 수 없기 때문이다. 그렇지 않으면, 금속 패드(108)는 바람직하지 않게 관통 에칭될 수 있다.
도 15-17에 도시된 나머지 공정 단계는 기본적으로 도 6 및 도 7에서와 같다. 도 17에 도시된 바와 같이, 전도성 플러그(122(122A, 122B, 122C 포함), 124, 125)와 RDL(134(134A, 134B, 134C 포함)과 와이어 본드(136/138)가 형성된다. 도 17은 도 10-16의 단계에 예시된 것이 아닌 일부의 추가적인 전도성 플러그와 비아를 나타낸다. 그러나, 추가의 전도성 플러그와 비아의 구조 및 형성은 본 발명의 내용을 통해 실현될 수 있다.
도 17에서, 전도성 플러그(122A, 122B, 122C) 각각은 기판(102)을 통해 침투되는 제1 부분과 유전체층(104)을 통해 유전체층(204) 내로 그리고 금속 패드(206)까지 완전히 침투되는 제2 부분으로 이루어진 2개의 부분을 포함한다. 도 7 및 도 9의 실시예와 유사하게, 이들 실시예에 따른 RDL(134)은 칩(110', 210')을 상호 연결하는 전도성 플러그(122)에 연결되도록 사용될 수 있다. 추가로, RDL(134)은 본드 패드로서 사용될 수 있다.
도 18 및 도 19는 대안적인 실시예에 따라 적층된 칩의 형성의 중간 단계의 단면도를 나타낸다. 이들 실시예는 금속 라인(140, 144)과 비아(142, 146)를 포함하는 듀얼 다마신 구조가 유전체층(128, 148)에 형성되는 것을 제외하고, 도 10-17의 실시예와 유사하다. 듀얼 다마신 구조는 RDL(134)과 하위 배치된 전도성 플러그(122, 124, 125)를 상호 연결하여 패키지(310)의 신호 전달 능력을 향상시킨다. 나머지 특징부는 기본적으로 도 17에서와 동일하므로 여기에서는 논의되지 않는다.
도 20a-20d는 본 발명의 다양한 실시예에 따른 경질의 금속 마스크(금속 패드)(106)의 상면도를 보여준다. 도 20a는 금속 패드(106)가 그 내부 엣지 및 외부 엣지가 모두 원인 원형 형태를 가진 것을 보여준다. 도 20b는 금속 패드(106)의 외부 엣지가 원형을 가지고 금속 패드(106)의 내부 엣지는 사각형(예, 정사각형)을 가지는 것을 예시한다. 도 20c는 금속 패드(106)가 그 내부 및 외부 엣지 모두가 원인 링 형태를 가지는 것을 보여준다. 도 20d는 금속 패드(106)의 외부 엣지가 원의 형태를 가지고 금속 패드(106)의 내부 엣지는 사각형(예, 정사각형)을 가지는 것을 예시한다.
본 발명의 실시예들은 여러 가지 유익한 특징을 가진다. 패키지 내의 양자의 반도체 칩의 능동 회로는 연속적인 전도성 플러그(예, 도 7, 9, 17, 19의 전도성 플러그(122))를 통해 서로 연결된다. 이러한 연속적인 전도성 플러그는 패키지의 길이(footage)를 감소시키는데 도움이 된다. 또한, 다중의 부분을 포함하는 전도성 플러그에 의해 연결되는 종래의 적층형 반도체 소자에 비해, 2개의 반도체 웨이퍼/다이 사이에 결합되는 연속적인 전도성 플러그는 전력 소비를 차단하고 기생 간섭(parasitic interference)을 방지하는데 도움이 된다. 박막화된 기판은 전도성 플러그의 길이 및 피치의 감소를 가져온다.
전술한 내용은 당업자가 본 발명의 여러 측면을 잘 이해할 수 있도록 여러 가지 실시예의 특징부들을 요약한 것이다. 당업자는 동일한 목적을 수행하거나 및/또는 여기 도입된 실시예와 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계 또는 변형하기 위한 기초로 본 발명을 용이하게 활용할 수 있음을 알아야 한다. 당업자는 이러한 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며, 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 행할 수 있음을 또한 이해하여야 한다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    제1 반도체 칩, 제2 반도체 칩, 재배선 및 제1 전도성 플러그를 포함하며,
    상기 제1 반도체 칩은,
    제1 기판과,
    상기 제1 기판 아래의 복수의 제1 유전체층들을 포함하며,
    상기 제2 반도체 칩은,
    제2 기판과,
    상기 제2 기판 위의 복수의 제2 유전체층들로서, 상기 복수의 제1 유전체층들의 바닥층은, 상기 복수의 제2 유전체층들의 상부층에 접합되는 것인 상기 복수의 제2 유전체층들과,
    상기 복수의 제2 유전체층들 중 하나에 배치된 금속 패드를 포함하고,
    상기 재배선은, 상기 제1 기판 위에 있으며,
    상기 제1 전도성 플러그는, 상기 재배선 아래에 배치되어 상기 재배선에 전기적으로 결합되며,
    상기 제1 전도성 플러그는,
    상기 제1 기판의 상부면으로부터 제1 기판의 바닥면까지 연장되는 제1 부분과,
    상기 제1 기판의 상기 바닥면으로부터 상기 금속 패드까지 연장되는 제2 부분을 포함하며,
    상기 제2 부분의 바닥면은 상기 금속 패드의 상부면과 접촉하며, 상기 제1 부분과 제2 부분은, 연속 영역을 형성하는 것인 집적 회로 구조물.
  2. 제1항에 있어서, 상기 제1 전도성 플러그는, 상기 제1 기판의 상부면으로부터 상기 제2 반도체 칩 내로 연장되는 동질의(homogenous) 재료를 포함하고, 상기 동질의 재료 내에는 계면이 형성되지 않는 것인 집적 회로 구조물.
  3. 제1항에 있어서, 상기 제1 기판 위에 유전체층을 더 포함하고,
    상기 재배선은, 상기 유전체층 내로 연장되어 상기 제1 전도성 플러그와 접촉되는 비아를 포함하는 것인 집적 회로 구조물.
  4. 제1항에 있어서, 상기 제1 반도체 칩은, 내부에 개구를 갖는 링을 형성하는 추가의 금속 패드를 더 포함하고,
    상기 제1 전도성 플러그의 상기 제2 부분은,
    상기 추가의 금속 패드 위의 제3 부분과,
    상기 추가의 금속 패드를 통해 침투되어 상기 제2 반도체 칩의 금속 패드까지 연장되는 제4 부분을 포함하는 것인 집적 회로 구조물.
  5. 제1항에 있어서, 금속 라인과 상기 금속 라인의 아래에 배치된 비아를 포함하는 듀얼 다마신 구조물을 더 포함하고,
    상기 듀얼 다마신 구조물은, 상기 재배선과 상기 제1 전도성 플러그를 서로 연결하는 것인 집적 회로 구조물.
  6. 제1항에 있어서, 상기 제1 반도체 칩은,
    상기 복수의 제1 유전체층들 내에 배치된 추가의 금속 패드와,
    상기 제1 기판의 상부면으로부터 상기 추가의 금속 패드까지 연장되는 제2 전도성 플러그를 더 포함하며,
    상기 제2 전도성 플러그는, 상기 추가의 금속 패드의 상부면 상에서 정지(stop)되며, 상기 재배선은 상기 제1 전도성 플러그를 상기 제2 전도성 플러그에 전기적으로 결합하는 것인 집적 회로 구조물.
  7. 제1항에 있어서, 상기 제1 반도체 칩은,
    상기 복수의 제1 유전체층들 내에 배치된 추가의 금속 패드와,
    상기 제1 기판의 상부면으로부터 상기 추가의 금속 패드까지 연장되는 제2 전도성 플러그를 더 포함하며,
    상기 제2 전도성 플러그는, 상기 추가의 금속 패드의 상부면 상에서 정지되며, 상기 추가의 금속 패드는, 상기 제1 전도성 플러그를 상기 제2 전도성 플러그에 물리적으로 연결하는 것인 집적 회로 구조물.
  8. 집적 회로 구조물에 있어서,
    제1 반도체 칩, 제2 반도체 칩, 제1 전도성 플러그 및 재배선을 포함하며,
    상기 제1 반도체 칩은,
    제1 기판과,
    복수의 제1 유전체층들과,
    상기 복수의 제1 유전체층들 중 하나에 배치된 제1 금속 패드를 포함하며,
    상기 제2 반도체 칩은,
    제2 기판과,
    상기 제2 기판 위의 복수의 제2 유전체층들로서, 상기 제1 유전체층들의 바닥층은, 상기 복수의 제2 유전체층들의 상부층에 접합되는 것인 상기 복수의 제2 유전체층들과,
    상기 복수의 제2 유전체층들 중 하나에 배치된 제2 금속 패드를 포함하며,
    상기 제1 전도성 플러그는, 상기 제1 금속 패드를 상기 제2 금속 패드에 전기적으로 결합하며,
    상기 제1 전도성 플러그는,
    상기 제1 기판의 상부면으로부터 상기 제1 금속 패드의 상부면까지 연장되는 제1 부분과,
    상기 제1 금속 패드의 상부면으로부터 상기 제2 금속 패드의 상부면까지 연장되는 제2 부분을 포함하며,
    상기 제2 부분의 엣지는, 상기 제1 금속 패드의 측벽과 물리적으로 접촉되며,
    상기 재배선은, 상기 제1 기판 위에 배치되며, 상기 재배선은, 상기 제1 전도성 플러그에 전기적으로 결합되는 것인 집적 회로 구조물.
  9. 방법에 있어서,
    제1 칩을 제2 칩에 접합하는 단계로서, 제1 칩 내의 복수의 제1 유전체층들은 제2 칩 내의 복수의 제2 유전체층들에 접합되는 것인 상기 접합하는 단계와,
    상기 제1 칩의 제1 기판에 제1 관통 개구를 형성하는 단계와,
    제2 개구를 형성하기 위하여, 상기 제1 관통 개구를 통해 상기 복수의 제1 유전체층들과 상기 복수의 제2 유전체층들을 에칭하는 단계로서, 상기 복수의 제2 유전체층들 내의 제1 금속 패드는, 상기 제2 개구에 노출되는 것인 상기 에칭하는 단계와,
    상기 제1 개구 및 제2 개구 내에 제1 전도성 플러그를 형성하기 위하여 전도성 물질을 충전하는 단계와,
    상기 제1 기판 위에 유전체층을 형성하는 단계와,
    상기 유전체층 위의 일부를 포함하고, 상기 유전체층 내의 개구를 통해 상기 제1 전도성 플러그에 전기적으로 결합되는 재배선을 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 제1 개구를 형성할 때, 상기 제1 기판을 관통하는 제3 개구를 동시에 형성하는 단계와,
    상기 제2 개구를 형성할 때, 상기 제3 개구 아래에 배치되어 상기 제3 개구에 연결되는 제4 개구를 동시에 형성하는 단계로서, 상기 복수의 제1 유전체층들 내의 제2 금속 패드의 상부면은, 상기 제3 개구와 상기 제4 개구를 통해 노출되는 것인 상기 제4 개구를 동시에 형성하는 단계와,
    상기 제1 전도성 플러그를 형성하기 위하여 전도성 물질을 충전하는 단계가 수행될 때, 제2 전도성 플러그를 형성하기 위하여 상기 제3 개구와 상기 제4 개구를 동시에 충전하는 단계
    를 더 포함하며,
    상기 재배선은 상기 제1 전도성 플러그를 상기 제2 전도성 플러그에 전기적으로 결합하는 것인 방법.
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