DE102020124580A1 - Wafer bonding method - Google Patents

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DE102020124580A1
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wafer
etching
interconnection structure
dielectric layer
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Pending
Application number
DE102020124580.7A
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English (en)
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Yung-Chi Lin
Tsang-Jiuh Wu
Wen-Chih Chiou
Chen-Hua Yu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einer Ausführungsform umfasst eine Vorrichtung: einen ersten Wafer mit einem ersten Substrat und einer ersten Zwischenverbindungsstruktur, wobei eine Seitenwand der ersten Zwischenverbindungsstruktur einen stumpfen Winkel mit einer Seitenwand des ersten Substrats bildet; und einen zweiten Wafer, der mit dem ersten Wafer verbunden ist, wobei der zweite Wafer ein zweites Substrat und eine zweite Zwischenverbindungsstruktur umfasst, wobei die Seitenwand des ersten Substrats seitlich von einer Seitenwand des zweiten Substrats und einer Seitenwand der zweiten Zwischenverbindungsstruktur versetzt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Rechtswirkung der am 27. März 2020 eingereichten US-Provisional-Anmeldung Nr. 63/001,163 , die hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Seit der Entwicklung des integrierten Schaltkreises (IC) hat die Halbleiterindustrie aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein anhaltend schnelles Wachstum erlebt. Diese Verbesserungen der Integrationsdichte sind größtenteils auf die wiederholte Verringerung der Mindestgröße der Bauteile zurückzuführen, wodurch mehr Bauteile auf einer bestimmten Fläche integriert werden können. Mit der wachsenden Nachfrage nach Miniaturisierung, höherer Geschwindigkeit, größerer Bandbreite und geringerem Stromverbrauch und geringerer Latenzzeit ist der Bedarf an kleineren und kreativeren Techniken für das Packaging von Halbleiterchips gestiegen.
  • Gestapelte Halbleitervorrichtungen haben sich als eine effektive Technik zur weiteren Reduzierung der physikalischen Größe einer Halbleitervorrichtung herausgestellt. In einer gestapelten Halbleitervorrichtung werden aktive Schaltungen, wie z. B. Logik- und Speicherschaltungen, auf verschiedenen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können durch geeignete Bondtechniken miteinander verbunden werden, um den Formfaktor der Halbleitervorrichtung weiter zu reduzieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie mit den begleitenden Figuren gelesen werden. Es wird darauf hingewiesen, dass, in Übereinstimmung mit der Standardpraxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Beschreibung zu erhöhen.
    • Die 1 bis 9 sind Querschnittsansichten von Zwischenschritten während eines Prozesses für das Wafer-Bonden, gemäß einigen Ausführungsformen.
    • Die 10A und 10B zeigen Die-Stapel in Übereinstimmung mit einigen Ausführungsformen.
    • Die 11 bis 15 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Wafer-Bonden, gemäß einigen anderen Ausführungsformen.
    • Die 16 bis 20 sind Querschnittsansichten von Zwischenschritten während eines Prozesses für das Wafer-Bonden, gemäß einigen anderen Ausführungsformen.
    • Die 21 bis 25 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Wafer-Bonden, gemäß einigen anderen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung umfasst viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Spezifische Beispiele von Komponenten und Anordnungen werden im Folgenden beschrieben, um die vorliegende Offenbarung zu verdeutlichen. Dies sind natürlich nur Beispiele und sind nicht als einschränkend zu verstehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht per se eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „niedriger“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • In Übereinstimmung mit einigen Ausführungsformen wird ein erster Wafer (z. B. ein oberer Wafer) bearbeitet, getestet und zugeschnitten und dann anschließend mit einem zweiten Wafer (z. B. einem unteren Wafer) verbunden. Ein bearbeiteter Wafer kann abgerundete oder erhöhte Kanten aufweisen, z. B. aufgrund eines ungleichmäßigen chemisch-mechanischen Polierens (CMP), das während der Bearbeitung am Rand des Wafers auftreten kann. Das Abschleifen der Kanten des ersten bearbeiteten Wafers vor dem Bonden kann die Gleichmäßigkeit der Bondfestigkeit in der resultierenden gebondeten Waferstruktur erhöhen. Des Weiteren kann das Trimmen der Kanten des ersten bearbeiteten Wafers vor dem Bonden das Risiko von Kantenabplatzungen während des anschließenden Ausdünnens des ersten bearbeiteten Wafers nach dem Bonden verringern, wodurch eine unerwünschte Partikelbildung vermieden wird. In Übereinstimmung mit einigen Ausführungsformen werden die Kanten des ersten Wafers unter Verwendung mehrerer Arten von Trimm-Prozessen getrimmt. Insbesondere wird ein erster Trimm-Prozess verwendet, um dielektrische Merkmale an den Kanten des Wafers zu trimmen, und ein zweiter Trimm-Prozess wird anschließend verwendet, um Halbleitermerkmale an den Kanten des Wafers zu trimmen. In einigen Ausführungsformen ist der erste Trimm-Prozess ein chemischer oder ablativer Prozess, der es ermöglicht, empfindliche Merkmale wie dielektrische Schichten mit besonders niedrigem K-Wert (ELK) mit einem geringeren Risiko der Beschädigung im Vergleich zu mechanischen Prozessen zu trimmen. Die Ausbeute der resultierenden gebondeten Waferstrukturen kann dadurch verbessert werden, was die Herstellungskosten senkt.
  • Die 1 bis 9 sind Querschnittsansichten von Zwischenschritten während eines Prozesses für das Wafer-Bonden, gemäß einigen Ausführungsformen. Wie unten ausführlicher erläutert, zeigen die 1 bis 9 einen Prozess, bei dem ein erster bearbeiteter Wafer (siehe 1) getrimmt und an einen zweiten bearbeiteten Wafer (siehe 7) gebondet wird. Die Wafer enthalten mehrere integrierte Schaltkreis-Dies 50, die in und/oder auf ihnen ausgebildet sind. Bei den integrierten Schaltkreis-Dies 50 kann es sich um Logik-Dies (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen System-on-Chip (SoC), einen Anwendungsprozessor (AP), einen Mikrocontroller usw.), Speicherchips (z. B. dynamische Direktzugriffsspeicher (DRAM)-Chips, statische Direktzugriffsspeicher (SRAM)-Chips usw.), Energieverwaltungschips (z. B., Power Management Integrated Circuit (PMIC)-Dies), Radiofrequenz (RF)-Dies, Sensor-Dies (z.B. Bildsensoren), Mikro-Elektro-Mechanische-System (MEMS)-Dies, Signalverarbeitungs-Dies (z.B. Digital Signal Processing (DSP)-Dies), Front-End-Dies (z.B. Analog Front-End (AFE)-Dies) und dergleichen, oder Kombinationen davon handeln.
  • In 1 wird ein erster Wafer gebildet oder erhalten. Der erste Wafer weist mehrere Vorrichtungsbereiche 52D auf, und in und/oder auf jedem der Vorrichtungsbereiche 52D ist ein integrierter Schaltkreis-Die 50 ausgebildet. Ferner weist der erste Wafer Randbereiche 52E auf, die seitlich an den Rändern des ersten Wafers angeordnet sind und die Vorrichtungsbereiche 52D umgeben. Wie im Folgenden näher erläutert, werden in den Randbereichen 52E mehrere Trimmprozesse durchgeführt. Der erste Wafer umfasst ein Halbleitersubstrat 52, eine Verbindungsstruktur 54, leitende Vias 56, eine oder mehrere Passivierungsschicht(en) 58 und Kontaktpads 60.
  • Das Halbleitersubstrat 52 kann Silizium sein, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator (SOI)-Substrats. Das Halbleitersubstrat 52 kann andere Halbleitermaterialien enthalten, wie z. B. Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie z. B. mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 hat eine aktive Oberfläche (z. B. die in 1 nach oben zeigende Oberfläche), die manchmal als Vorderseite bezeichnet wird, und eine inaktive Oberfläche (z. B. die in 1 nach unten zeigende Oberfläche), die manchmal als Rückseite bezeichnet wird.
  • Auf der aktiven Oberfläche des Halbleitersubstrats 52 werden Vorrichtungen gebildet. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden, usw.) und/oder passive Vorrichtungen (z. B. Kondensatoren, Widerstände, usw.) sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein. Ein Zwischenschichtdielektrikum (ILD) befindet sich über der aktiven Oberfläche des Halbleitersubstrats 52. Das ILD umgibt die Vorrichtungen und kann sie abdecken. Das ILD kann eine oder mehrere dielektrische Schichten umfassen, die aus Materialien wie Phosphorsilicatglas (PSG), Bor-Silicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder ähnlichem bestehen.
  • Die Verbindungsstruktur 54 befindet sich auf der aktiven Oberfläche des Halbleitersubstrats 52. Die Verbindungsstruktur 54 verbindet die Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 52 miteinander, um integrierte Schaltungen zu bilden. Die Verbindungsstruktur 54 kann z. B. Metallisierungsmuster 54A in dielektrischem Material 54B umfassen. Das dielektrische Material 54B kann eine oder mehrere dielektrische Schichten umfassen, z. B. eine oder mehrere Schichten aus einem Low-K (LK) oder einem Extra-Low-K (ELK) dielektrischen Material. Bei den Metallisierungsmustern 54A kann es sich um metallische Zwischenverbindungen (z. B. Metallleitungen und Durchkontaktierungen) handeln, die in der einen oder den mehreren dielektrischen Schichten ausgebildet sind. Die Verbindungsstruktur 54 kann durch ein Damascene-Verfahren gebildet werden, wie z. B. ein einfaches Damascene-Verfahren, ein duales Damascene-Verfahren oder ähnliches. Die Metallisierungsmuster 54A der Verbindungsstruktur 54 sind elektrisch mit den Vorrichtungen auf der aktiven Oberfläche des Halbleitersubstrats 52 gekoppelt.
  • Die leitenden Durchkontaktierungen 56 sind so ausgebildet, dass sie sich in die Verbindungsstruktur 54 und/oder das Halbleitersubstrat 52 hinein erstrecken. Die leitenden Durchkontaktierungen 56 sind elektrisch mit den Metallisierungsmustern 54A der Verbindungsstruktur 54 gekoppelt. Um die leitenden Durchkontaktierungen 56 zu bilden, können beispielsweise Aussparungen in der Verbindungsstruktur 54 und/oder dem Halbleitersubstrat 52 gebildet werden, beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen. In den Aussparungen kann ein dünnes dielektrisches Material gebildet werden, z. B. durch ein Oxidationsverfahren. In den Öffnungen kann eine Sperrschicht konform abgeschieden werden, z. B. durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, eine Kombination davon und/oder Ähnliches. Die Sperrschicht kann aus einem Oxid, einem Nitrid oder einem Oxynitrid gebildet werden, wie z. B. Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination davon und/oder ähnlichem. Ein leitfähiges Material kann über der Sperrschicht und in den Öffnungen abgeschieden werden. Das leitfähige Material kann durch ein elektrochemisches Beschichtungsverfahren, CVD, PVD, eine Kombination davon und/oder ähnliches gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder Ähnliches. Überschüssiges leitfähiges Material und die Sperrschicht werden von der Oberfläche der Verbindungsstruktur 54 und/oder des Halbleitersubstrats 52 entfernt, z. B. durch eine chemisch-mechanische Politur (CMP). Verbleibende Teile der Barriereschicht und des leitfähigen Materials bilden die leitfähigen Durchkontaktierungen 56. In der dargestellten Ausführungsform erstrecken sich die leitfähigen Durchkontaktierungen 56 nur in das Halbleitersubstrat 52, aber es sollte verstanden werden, dass sich die leitfähigen Durchkontaktierungen 56 auch in einige (oder alle) der Schichten der Verbindungsstruktur 54 erstrecken können.
  • In der dargestellten Ausführungsform sind die leitfähigen Durchkontaktierungen 56 noch nicht an der Rückseite des ersten Wafers, z.B. der Rückseite des Halbleitersubstrats 52, freigelegt. Vielmehr sind die leitenden Durchkontaktierungen 56 im Halbleitersubstrat 52 vergraben. Wie im Folgenden näher erläutert, werden die leitenden Durchkontaktierungen 56 bei der nachfolgenden Bearbeitung auf der Rückseite des ersten Wafers freigelegt. Nach der Freilegung können die leitenden Durchkontaktierungen 56 als Through-Silicon-Vias oder Through-Substrate-Vias (TSVs) bezeichnet werden.
  • Die Passivierungsschicht(en) 58 sind auf der Verbindungsstruktur 54 ausgebildet. Die Passivierungsschicht(en) 58 kann/können aus einem oder mehreren geeigneten dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika wie kohlenstoffdotierte Oxide, extrem Low-k-Dielektrika wie poröses kohlenstoffdotiertes Siliziumdioxid, einem Polymer wie Polyimid, Lötstopplack, Polybenzoxazol (PBO), einem auf Benzocyclobuten (BCB) basierenden Polymer, Formmasse oder Ähnlichem oder einer Kombination daraus gebildet werden. Die Passivierungsschicht(en) 58 kann/können durch Rotationsbeschichtung, Laminierung, chemische Gasphasenabscheidung (CVD), ähnliches oder eine Kombination davon gebildet werden. In einigen Ausführungsformen umfassen die Passivierungsschicht(en) 58 eine Siliziumnitridschicht und eine Siliziumoxidschicht auf der S ilizi umni tridschicht.
  • Die Kontaktpads 60 sind so ausgebildet, dass sie sich durch die Passivierungsschicht(en) 58 hindurch erstrecken, um physikalisch und elektrisch mit den Metallisierungsmustern 54A der Verbindungsstruktur 54 zu koppeln. Beispielsweise können die Kontaktpads 60 physikalisch und elektrisch an Metallmerkmale gekoppelt sein, die Teil des obersten Metallisierungsmusters der Verbindungsstruktur 54 sind. Die Kontaktpads 60 sind aus einem leitfähigen Material gebildet, wie z. B. Aluminium, Kupfer, Wolfram, Silber, Gold, einer Kombination davon und/oder dergleichen. In einigen Ausführungsformen werden die Kontaktpads 60 aus einem kostengünstigeren leitfähigen Material (z. B. Aluminium) als die Metallisierungsmuster 54A der Verbindungsstruktur 54 gebildet. Um die Kontaktpads 60 zu bilden, können beispielsweise Öffnungen in der/den Passivierungsschicht(en) 58 gebildet werden, und eine Keimschicht kann entlang der Passivierungsschicht(en) 58 und in den Öffnungen durch die Passivierungsschicht(en) 58 gebildet werden. Die Öffnungen können durch geeignete Photolithographie- und Ätztechniken gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Vielzahl von Unterschichten aus verschiedenen Materialien umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann z. B. mittels PVD oder ähnlichem gebildet werden. Auf der Keimschicht wird ein Photoresist gebildet und strukturiert. Der Fotoresist kann durch Rotationsbeschichtung oder Ähnliches gebildet und zur Strukturierung mit Licht belichtet werden. Das Muster des Fotoresists entspricht den Kontaktpads 60. Durch die Strukturierung werden Öffnungen durch den Fotolack gebildet, um die Keimschicht freizulegen. In den Öffnungen des Fotolacks und auf den belichteten Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Galvanisieren, wie z. B. stromloses Galvanisieren oder ähnliches, gebildet werden. Das leitfähige Material kann aus einem Metall bestehen, wie z. B. Kupfer, Titan, Wolfram, Aluminium oder ähnlichem. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, z. B. mit einem Sauerstoffplasma oder ähnlichem. Sobald der Photoresist entfernt ist, werden die freiliegenden Teile der Keimschicht entfernt, z. B. durch ein geeignetes Ätzverfahren, wie z. B. durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 60.
  • Wie im Folgenden näher erläutert, werden die Kontaktpads 60 für Vorrichtungsprüfungen verwendet. In einigen Ausführungsformen sind die Kontaktpads 60 Testpads, die nur für Vorrichtungsprüfungen verwendet werden und während des normalen Betriebs der integrierten Schaltkreis-Dies 50 nicht elektrisch gekoppelt oder aktiv sind. In einigen Ausführungsformen sind die Kontaktpads 60 Die-Anschlüsse, die sowohl für den Vorrichtungstest als auch für den normalen Betrieb der integrierten Schaltkreis-Dies 50 verwendet werden.
  • In 2 werden die integrierten Schaltkreis-Dies 50 mit einer Schaltungssonde getestet, um festzustellen, ob es sich bei den integrierten Schaltkreis-Dies 50 um erwiesenermaßen fehlerfreie Dies (KGDs) handelt. Die integrierten Schaltkreis-Dies 50 werden mit Hilfe einer Sonde 62 getestet. Die Sonde 62 ist physisch und elektrisch mit den Kontaktpads 60 gekoppelt, z. B. durch reflowfähige Teststecker. Nur Wafer mit integrierten Schaltkreis-Dies 50, bei denen es sich um KGDs handelt, werden weiterverarbeitet und verpackt, und Wafer mit integrierten Schaltkreis-Dies 50, die den KGD-Test nicht bestehen, werden nicht verpackt. Das Testen kann das Testen der Funktionalität der verschiedenen integrierten Schaltkreis-Dies 50 umfassen oder das Testen auf bekannte offene oder kurze Schaltkreise, die aufgrund des Designs der integrierten Schaltkreis-Dies 50 erwartet werden können. Nach Abschluss der Tests wird die Sonde 62 entfernt und überschüssiges reflowfähiges Material auf den Kontaktpads 60 kann z. B. durch einen Ätzprozess, eine chemisch-mechanische Politur (CMP), einen Schleifprozess oder Ähnliches entfernt werden.
  • In 3 wird eine dielektrische Schicht 64 auf der Vorderseite des Wafers gebildet, z. B. auf den Kontaktpads 60 und der/den Passivierungsschicht(en) 58. Die dielektrische Schicht 64 vergräbt die Kontaktpads 60. Wenn es sich bei den Kontaktpads 60 um Testpads handelt, bleiben die Testpads in den resultierenden integrierten Schaltkreis-Dies 50 elektrisch isoliert. Die dielektrische Schicht 64 kann ein Polymer wie PBO, Polyimid, ein Polymer auf BCB-Basis oder ähnliches sein; ein Nitrid wie Siliziumnitrid oder ähnliches; ein Oxid wie Siliziumoxid, ein Oxid auf Tetraethylorthosilikatbasis (TEOS), Phosphosilikatglas (PSG), Borsilikatglas (BSG), bor-dotiertes Phosphosilikatglas (BPSG) oder ähnliches; oder eine Kombination davon. Die dielektrische Schicht 64 kann z. B. durch Rotationsbeschichtung, Laminierung, Abscheidung (z. B. CVD) o. Ä. gebildet werden.
  • Es werden Die-Verbinder 66 gebildet, die sich durch die dielektrische Schicht 64 und die Passivierungsschicht(en) 58 erstrecken, um physikalisch und elektrisch mit den Metallisierungsmustern 54A der Verbindungsstruktur 54 zu koppeln. Die Die-Verbinder 66 sind elektrisch mit den jeweiligen integrierten Schaltkreisen der integrierten Schaltkreis-Dies 50 gekoppelt. Die Die-Verbinder 66 können Durchgangsbohrungen oder leitende Säulen umfassen und aus einem Metall wie z. B. Kupfer gebildet sein. In der dargestellten Ausführungsform enthalten die Die-Verbinder 66 jeweils einen Kontaktflächenabschnitt und einen Durchgangsabschnitt, wobei der Durchgangsabschnitt den Kontaktflächenabschnitt mit den Metallisierungsmustern 54A der Verbindungsstruktur 54 verbindet. Die Die-Verbinder 66 können durch ein Damascene-Verfahren, wie z. B. ein einfaches Damascene-Verfahren, ein duales Damascene-Verfahren oder ähnliches, gebildet werden. Nach der Herstellung können die Die-Verbinder 66 und die dielektrische Schicht 64 planarisiert werden. Die Planarisierung kann durch einen Ätzprozess, einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess oder Ähnliches erfolgen.
  • In einer anderen Ausführungsform werden die Die-Verbinder 66 vor der dielektrischen Schicht 64 gebildet. Beispielsweise können die Die-Verbinder 66 auf ähnliche Weise wie die Kontaktpads 60 gebildet werden (z. B. können sie Die-Verbinder sein), und die dielektrische Schicht 64 kann dann auf die Die-Verbinder 66 aufgebracht werden. Die Die-Verbinder 66 und die dielektrische Schicht 64 können dann in ähnlicher Weise wie oben beschrieben planarisiert werden, um die Die-Verbinder 66 freizulegen.
  • Nach der Bildung können sich die dielektrische Schicht 64, die Passivierungsschicht(en) 58 und/oder das dielektrische Material 54B in die Randbereiche 52E erstrecken. Wenn solche Schichten z. B. durch einen konformen Abscheidungsprozess gebildet werden, können die Schichten in den Randbereichen 52E gebildet werden. Wie im Folgenden näher erläutert, werden Teile dieser Schichten in den Randbereichen 52E durch die Durchführung mehrerer Trimmprozesse entfernt.
  • In 4 wird ein erster Trimmprozess 70 durchgeführt, um Randbereiche der dielektrischen Schicht 64, der Passivierungsschicht(en) 58 und der Verbindungsstruktur 54 zu entfernen. Insbesondere werden die Teile der dielektrischen Schicht 64, der Passivierungsschicht(en) 58 und des dielektrischen Materials 54B in den Randbereichen 52E durch die Durchführung des ersten Trimmprozesses 70 entfernt. Eine Maske 72 kann verwendet werden, um Teile der dielektrischen Schicht 64, der Passivierungsschicht(en) 58 und des dielektrischen Materials 54B in den Vorrichtungsbereichen 52D während des ersten Trimmprozesses 70 abzudecken. Wie unten ausführlicher erläutert, ist der erste Trimmprozess 70 ein nicht-mechanischer Prozess, wie z. B. ein Ätzprozess, wie z. B. ein chemischer Prozess oder ein ablativer Prozess. Wie oben erwähnt, kann das dielektrische Material 54B der Verbindungsstruktur 54 aus einem ELK-Material gebildet werden. ELK-Materialien sind zerbrechlich und können durch mechanische Bearbeitung leicht beschädigt werden. Durch das Trimmen der Verbindungsstruktur 54 mit dem ersten Trimmprozess 70 (z. B. einem Ätzprozess) kann eine Beschädigung der Verbindungsstruktur 54 vermieden oder reduziert werden.
  • Die Maske 72 kann vor der Durchführung des ersten Trimmprozesses 70 gebildet werden. Die Maske 72 kann aus einem Fotolack gebildet werden, wie z. B. einem Einschicht-Fotolack, einem Zweischicht-Fotolack, einem Dreischicht-Fotolack oder ähnlichem. In einigen Ausführungsformen ist die Maske 72 eine dreischichtige Maske, die eine untere Schicht (z. B. eine untere Antireflexionsschicht (BARC)), eine mittlere Schicht (z. B. ein Nitrid, ein Oxid, ein Oxynitrid oder ähnliches) und eine obere Schicht (z. B. ein Photoresist) umfasst. Die Maske 72 kann durch Rotationsbeschichtung, ein Abscheideverfahren wie CVD, Kombinationen davon oder Ähnliches gebildet werden. Die Maske 72 kann mit geeigneten photolithographischen Verfahren so strukturiert werden, dass sie die Vorrichtungsbereiche 52D abdeckt und die Randbereiche 52E freilegt. In Ausführungsformen, in denen die Maske 72 einen Fotolack umfasst, kann der Fotolack strukturiert werden, indem der Fotolack einer strukturierten Energiequelle (z. B. einer strukturierten Lichtquelle) ausgesetzt wird, um eine chemische Reaktion zu induzieren und so eine physikalische Veränderung in den Teilen des Fotolacks zu bewirken, die der strukturierten Lichtquelle ausgesetzt sind. Der Fotolack kann dann durch Auftragen eines Entwicklers auf den belichteten Fotolack entwickelt werden, um die physikalischen Veränderungen auszunutzen und selektiv entweder den belichteten Teil des Fotolacks oder den unbelichteten Teil des Fotolacks zu entfernen, je nach dem gewünschten Muster.
  • Nach dem ersten Trimmverfahren 70 haben die getrimmten Schichten (z.B. die dielektrische Schicht 64, die Passivierungsschicht(en) 58 und das dielektrische Material 54B) jeweils eine zurückspringende Profilform, d.h. sie haben eine Breite, die in einer Richtung, die sich von der aktiven Oberfläche des Halbleitersubstrats 52 weg erstreckt, kontinuierlich zunimmt. Insbesondere ist eine Breite W1 der unteren Oberfläche des dielektrischen Materials 54B größer als eine Breite W2 der oberen Oberfläche der dielektrischen Schicht 64. Die Breite W1 kann im Bereich von etwa 290 mm bis etwa 299,5 mm liegen, die Breite W2 kann im Bereich von etwa 290 mm bis etwa 299,5 mm liegen. Jede der Breiten W1, W2 ist kleiner als eine Breite W3 des Halbleitersubstrats 52. Die Breite W3 kann im Bereich von ca. 299,8 mm bis ca. 300,2 mm liegen. Da die getrimmten Schichten jeweils eine einspringende Profilform aufweisen, bilden die Seitenwände der getrimmten Schichten jeweils einen ersten stumpfen Winkel θ1 mit einer Ebene parallel zur Seitenwand des Halbleitersubstrats 52. Zum Beispiel kann der erste stumpfe Winkel θ1 im Bereich von etwa 170 Grad bis etwa 180 Grad liegen. Der erste Trimmprozess 70 kann somit als ein gerichteter Trimmprozess betrachtet werden, der entlang einer ersten Richtung D1 durchgeführt wird.
  • Der erste Trimmprozess 70 ist selektiv für das/die Material(e) der dielektrischen Schicht 64, der Passivierungsschicht(en) 58 und des dielektrischen Materials 54B. Mit anderen Worten, der erste Trimmprozess 70 entfernt selektiv das/die dielektrische(n) Material(ien) der getrimmten Schichten (z. B. die dielektrische Schicht 64, die Passivierungsschicht(en) 58 und das dielektrische Material 54B) mit einer schnelleren Rate als das/die Halbleitermaterial(ien) des Halbleitersubstrats 52. Beispielsweise kann die Ätzselektivität zwischen dem/den dielektrischen Material(ien) (z. B. Oxide) und dem/den Halbleitermaterial(ien) (z. B. Silizium), bezogen auf den ersten Trimmprozess 70, im Bereich von etwa 5 bis etwa 50 liegen. Die Profilform der getrimmten Schichten kann durch die Steuerung von Parametern des ersten Trimmprozesses 70 kontrolliert werden. Insbesondere können die getrimmten Schichten jeweils mit einer rückspringenden Profilform ausgebildet werden, indem der erste Trimmprozess 70 mit einer hohen Ätzselektivität durchgeführt wird. Wird der erste Trimmprozess 70 mit einer Ätzselektivität im oben genannten Bereich durchgeführt, können die getrimmten Schichten jeweils eine rückspringende Profilform aufweisen. Wird der erste Trimmprozess 70 so durchgeführt, dass er eine Ätzselektivität außerhalb des oben genannten Bereichs aufweist, können die getrimmten Schichten möglicherweise keine rückspringende Profilform aufweisen.
  • In einigen Ausführungsformen ist der erste Trimmprozess 70 ein chemischer Prozess, wie z. B. das Plasmaätzen, der durchgeführt wird, um eine gewünschte Ätzselektivität zu erreichen. Die Maske 72 deckt die Vorrichtungsbereiche 52D während des Plasmaätzprozesses ab. Der Plasmaätzprozess wird in einer Prozesskammer durchgeführt, wobei Prozessgase in die Prozesskammer zugeführt werden. Die Prozessgase können durch jedes geeignete Verfahren zur Plasmaerzeugung aktiviert werden, wie z. B. transformatorgekoppelte Plasmasysteme (TCP), induktiv gekoppelte Plasmasysteme (ICP), kapazitiv gekoppelte Plasmasysteme (CCP), magnetisch verstärkte reaktive Ionenverfahren, Elektronenzyklotronresonanzverfahren oder Ähnliches. In einigen Ausführungsformen wird die Plasmaerzeugungsleistung während des Plasmaätzprozesses zwischen einer niedrigen Leistung und einer hohen Leistung gepulst. In einigen Ausführungsformen wird auch eine angelegte Vorspannung während des Plasmaätzprozesses zwischen einer niedrigen Spannung und einer hohen Spannung gepulst. In einigen Ausführungsformen haben die Plasmaerzeugungsleistung und die Vorspannung synchronisierte Impulse, so dass die Plasmaerzeugungsleistung und die Vorspannung gleichzeitig in ihrem jeweiligen niedrigen Zustand oder hohen Zustand sind. Der Plasmaätzprozess kann mit einer Plasmaerzeugungsleistung mit einer hohen Leistung im Bereich von etwa 100 W bis etwa 5000 W durchgeführt werden. Der Plasmaätzprozess kann mit einer Vorspannung mit einer hohen Spannung im Bereich von etwa 100 Volt bis etwa 5000 Volt durchgeführt werden. In einigen Ausführungsformen kann die Plasmaerzeugungsleistung oder die Vorspannung mit einem Tastverhältnis im Bereich von etwa 10 % bis etwa 90 % gepulst sein und eine Pulsfrequenz im Bereich von etwa 5 Hz bis etwa 5000 Hz aufweisen. Die im Plasmaätzprozess verwendeten Prozessgase umfassen mindestens ein oder mehrere Ätzgas(e). Beim Ätzen des/der oben besprochenen dielektrischen Materials/Materialien (z. B. ELK-Dielektrika) umfassen geeignete Beispiele für das/die Ätzgas/e einen Fluorkohlenstoff (CxFy), einen Fluorkohlenwasserstoff (CxHyFz), Sauerstoff (O2) oder Ähnliches oder Kombinationen davon. Trägergase, wie Stickstoff, Argon, Helium oder ähnliches, können verwendet werden, um die Prozessgase in die Prozesskammer zu leiten. Der Plasmaätzprozess kann bei einer Temperatur im Bereich von etwa -20 °C bis etwa 50 °C durchgeführt werden. Der Druck in der Prozesskammer kann im Bereich von etwa 1 mTorr bis etwa 500 mTorr liegen. Der Plasmaätzprozess kann für eine Dauer im Bereich von etwa 10 Sekunden bis etwa 600 Sekunden durchgeführt werden.
  • In einigen Ausführungsformen ist der erste Trimm-Prozess 70 ein ablativer Prozess, wie z. B. Laserätzen, der durchgeführt wird, um eine gewünschte Ätzselektivität zu erreichen. Der Laserätzprozess wird durchgeführt, indem ein oder mehrere Laserschüsse abgegeben werden, die jeweils auf die Randbereiche 52E gerichtet sind. In einigen Ausführungsformen sind die Laserschüsse auf die Randbereiche 52E, aber nicht auf die Vorrichtungsbereiche 52D gerichtet, so dass die Maske 72 weggelassen werden kann. In einigen Ausführungsformen sind die Laserschüsse auf die gesamte aktive Oberfläche des Halbleitersubstrats 52 gerichtet, während die Maske 72 die Vorrichtungsbereiche 52D abdeckt, so dass nur die Randbereiche 52E den Laserschüssen ausgesetzt sind. Der verwendete Laser kann ein CO2-Laser, ein UV-Laser, ein Grünlichtlaser, ein Faserlaser und Yttrium-Aluminium-Granat (YAG)-Laser oder ähnliches sein. Die Wellenlänge des Lasers kann im Bereich von etwa 300 nm bis etwa 600 nm liegen. Die mittlere Ausgangsleistung des Lasers kann im Bereich von ca. 1 W bis ca. 30 W liegen. Der Laserätzvorgang kann für eine Dauer im Bereich von ca. 10-15 Sekunden bis ca. 10-9 Sekunden durchgeführt werden.
  • Der erste Trimmprozess 70 kann Aussparungen 74 in dem Halbleitersubstrat 52 bilden, indem einige Teile des Halbleitersubstrats 52 in den Randbereichen 52E entfernt werden. Wie oben erwähnt, wird der erste Trimmprozess 70 mit einer hohen Ätzselektivität durchgeführt, so dass der erste Trimmprozess 70 das/die dielektrische(n) Material(ien) der dielektrischen Schicht 64, die Passivierungsschicht(en) 58 und das dielektrische Material 54B selektiv mit einer schnelleren Rate entfernt als das/die Halbleitermaterial(ien) des Halbleitersubstrats 52. Daher können die Aussparungen 74 mit einer geringen Tiefe D3 ausgebildet werden. Die Tiefe D3 der Aussparungen 74 kann im Bereich von etwa 10 µm bis etwa 150 µm liegen.
  • In 5 wird ein zweiter Trimmprozess 80 durchgeführt, um Randbereiche des Halbleitersubstrats 52 zu entfernen. Insbesondere werden einige der Abschnitte des Halbleitersubstrats 52 in den Randbereichen 52E durch Ausführen des zweiten Trimmprozesses entfernt. Bei dem zweiten Trimmprozess 80 werden einige der Schichten, die durch den ersten Trimmprozess 70 getrimmt wurden, nicht getrimmt. Insbesondere wird der zweite Trimmprozess 80 nicht zum Trimmen empfindlicher Merkmale verwendet, wie z. B. der Verbindungsstruktur 54, wenn das dielektrische Material 54B ein ELK-Material ist. Der zweite Trimmprozess 80 kann ein aggressiverer Trimmprozess sein als der erste Trimmprozess 70, z. B. kann er eine schnellere Abtragsrate haben als der erste Trimmprozess 70. Der zweite Trimmprozess 80 unterscheidet sich von dem ersten Trimmprozess 70 und kann eine andere Art von Trimmprozess sein. Der zweite Trimmprozess 80 kann ein mechanischer Prozess oder ein Ätzprozess sein, und in dieser Ausführungsform ist er ein mechanischer Prozess. Durch das Trimmen des Halbleitersubstrats 52 mit dem zweiten Trimmprozess 80 (z. B. einem mechanischen Prozess) kann das Halbleitersubstrat 52 schneller getrimmt werden, so dass der Durchsatz der Waferbearbeitung verbessert werden kann.
  • Der zweite Trimmprozess 80 ist selektiv für das/die Material(ien) des Halbleitersubstrats 52. Mit anderen Worten, der zweite Trimmprozess 80 entfernt selektiv das/die Halbleitermaterial(e) des Halbleitersubstrats 52 mit einer schnelleren Rate als das/die dielektrische(n) Material(e) der dielektrischen Schicht 64, der Passivierungsschicht(en) 58 und des dielektrischen Materials 54B. Wenn der zweite Trimmprozess 80 beispielsweise ein Ätzprozess ist, kann die Ätzselektivität zwischen dem (den) Halbleitermaterial(ien) und dem (den) dielektrischen Material(ien), bezogen auf den zweiten Trimmprozess 80, im Bereich von etwa 5 bis etwa 50 liegen. Ebenso kann, wenn der zweite Trimm-Prozess 80 ein mechanischer Prozess ist, die Abtragsrate des (der) dielektrischen Materials (Materialien) Null sein, und die Abtragsrate des (der) Halbleitermaterials (Materialien) kann ungleich Null sein.
  • Der zweite Trimmprozess 80 vertieft die Ausnehmungen 74 im Halbleitersubstrat 52, indem einige Teile des Halbleitersubstrats 52 in den Randbereichen 52E entfernt werden. Ein Großteil des Materials des Halbleitersubstrats 52 in den Randbereichen 52E wird entfernt, aber einige Abschnitte 52P des Halbleitersubstrats 52 verbleiben in den Randbereichen 52E. Nach dem ersten Trimmprozess 70 und dem zweiten Trimmprozess 80 haben die Ausnehmungen 74 eine Tiefe D4. Die in den Randbereichen 52E verbleibenden Abschnitte 52P des Halbleitersubstrats 52 haben eine Tiefe D5, die geringer ist als die Tiefe D4. Die Tiefe D4 kann im Bereich von etwa 20 µm bis etwa 300 µm liegen, und die Tiefe D5 kann im Bereich von etwa 475 µm bis etwa 755 µm liegen. Die in den Randbereichen 52E verbleibenden Abschnitte 52P des Halbleitersubstrats 52 sind so dünn, dass sie nachträglich durch einen Ätz- oder Schleifprozess entfernt werden können (wird weiter unten näher erläutert). Die Ausnehmungen 74 sind entlang einer zweiten Richtung D2 vertieft, die senkrecht zur aktiven Oberfläche des Halbleitersubstrats 52 verläuft. Der zweite Trimmprozess 80 kann daher als ein gerichteter Trimmprozess betrachtet werden, der entlang der zweiten Richtung D2 durchgeführt wird. Insbesondere werden der erste Trimmprozess 70 und der zweite Trimmprozess 80 entlang unterschiedlicher Richtungen durchgeführt. Die erste Richtung D1 (siehe 4) und die zweite Richtung D2 bilden den ersten stumpfen Winkel θ1 (siehe 4).
  • In dieser Ausführungsform ist der zweite Trimmprozess 80 ein mechanischer Prozess, z. B. ein Sägeprozess. Ein Sägeprozess kann durchgeführt werden, indem ein rotierendes Sägeblatt 82, z. B. ein halbgeschnittenes Sägeblatt, auf die Randbereiche 52E des Halbleitersubstrats 52 angewendet wird. 6 ist eine detaillierte Ansicht eines Bereichs 50R nach dem Sägeprozess. Der erste Trimmprozess 70 und der zweite Trimmprozess 80 entfernen gemeinsam einen geschnittenen Bereich 52C vom Halbleitersubstrat 52. Insbesondere entfernt der erste Trimmprozess 70 einen ersten Teil des geschnittenen Bereichs 52C1 und der zweite Trimmprozess 80 entfernt einen zweiten Teil des geschnittenen Bereichs 52C2 . In der dargestellten Ausführungsform ist das Sägeblatt 82 so geformt, dass das Halbleitersubstrat 52 nach dem Sägeprozess in jedem Randbereich 52E eine erste Seitenwand 5251, eine zweite Seitenwand 52S2 und eine dritte Seitenwand 52S3 aufweist. Die dritte Seitenwand 52S3 hat mehrere Abschnitte. Insbesondere hat die dritte Seitenwand 52S3 einen ersten Abschnitt 52S3A und einen zweiten Abschnitt 52S3B . Der erste Abschnitt 52S3A verbindet den zweiten Abschnitt 52S3B mit der aktiven Oberfläche des Halbleitersubstrats 52. Der erste Abschnitt 52S3A bildet den ersten stumpfen Winkel θ1 (oben beschrieben) mit dem zweiten Abschnitt 52S3B , und bildet auch einen zweiten stumpfen Winkel θ2 mit der aktiven Oberfläche des Halbleitersubstrats 52. Der zweite stumpfe Winkel θ2 kann im Bereich von etwa 90 Grad bis etwa 100 Grad liegen. Der zweite Abschnitt 52S3B steht senkrecht zu einer Ebene, die parallel zur aktiven Oberfläche des Halbleitersubstrats 52 ist. Die erste Seitenwand 52S1 und die zweite Seitenwand 52S2 sind durch einen geraden Abschnitt 52S4 verbunden. Die zweite Seitenwand 52S2 und die dritte Seitenwand 52S3 sind durch ein gebogenes Segment 52S5 verbunden. Die zweite Seitenwand 52S2 und das gebogene Segment 52S5 definieren zusammen eine Kerbe 52N an der Ecke des Schnittbereichs 52C. Der Schnittbereich 52C kann je nach Art und Parametern des zweiten Trimmprozesses 80 auch andere Formen haben (auf die weiter unten näher eingegangen wird).
  • In 7 wird ein zweiter Wafer gebildet oder erhalten. Der zweite Wafer umfasst ein Halbleitersubstrat 102, eine Verbindungsstruktur 104, eine oder mehrere Passivierungsschicht(en) 108 und Kontaktpads 110, die dem Halbleitersubstrat 52, der Verbindungsstruktur 54, der/den Passivierungsschicht(en) 58 bzw. den Kontaktpads 60 ähnlich sein können. Eine dielektrische Schicht 114 ist an der Vorderseite des Wafers ausgebildet, z. B. auf den Kontaktpads 110 und der/den Passivierungsschicht(en) 108. Es werden Die-Verbinder 116 gebildet, die sich durch die dielektrische Schicht 114 und die Passivierungsschicht(en) 108 erstrecken, um physikalisch und elektrisch mit den Metallisierungsmustern der Verbindungsstruktur 104 zu koppeln. Die dielektrische Schicht 114 und die Die-Verbinder 116 können der dielektrischen Schicht 64 bzw. den Die-Verbindern 66 ähnlich sein.
  • Der erste Wafer wird dann an den zweiten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer durch Hybridbonden von einer Stirnfläche zur anderen gebondet, so dass die Vorderseite des ersten Wafers mit der Vorderseite des zweiten Wafers gebondet ist. Die dielektrische Schicht 114 ist mit der dielektrischen Schicht 64 durch Dielektrikum-zu-Dielektrikum-Bonden verbunden, ohne dass ein Klebematerial (z. B. ein Die-Attach-Film) verwendet wird, und die Die-Anschlüsse 116 sind mit den Die-Anschlüssen 66 durch Metall-zu-Metall-Bonden verbunden, ohne dass ein eutektisches Material (z. B. Lot) verwendet wird. Das Bonden kann ein Vorbonden und ein Ausglühen umfassen. Während des Vorbondens wird eine geringe Presskraft aufgebracht, um die Wafer gegeneinander zu drücken. Das Vorbonden wird bei einer niedrigen Temperatur, z. B. bei Raumtemperatur, durchgeführt, z. B. bei einer Temperatur im Bereich von etwa 15 °C bis etwa 30 °C, und nach dem Vorbonden werden die dielektrische Schicht 64 und die dielektrische Schicht 114 miteinander gebondet. Die Haftfestigkeit wird dann in einem anschließenden Temperschritt verbessert, bei dem die dielektrische Schicht 64 und die dielektrische Schicht 114 bei einer hohen Temperatur getempert werden, beispielsweise bei einer Temperatur im Bereich von etwa 100 °C bis etwa 400 °C. Nach dem Glühen werden Bindungen, wie z. B. Schmelzbindungen, gebildet, die die dielektrische Schicht 64 und die dielektrische Schicht 114 miteinander bonden. Die Bindungen können zum Beispiel kovalente Bindungen zwischen dem Material der dielektrischen Schicht 114 und dem Material der dielektrischen Schicht 64 sein. Die Die-Verbinder 66 und die Die-Verbinder 116 sind mit einer Eins-zu-Eins-Korrespondenz miteinander verbunden. Die Die-Verbinder 66 und die Die-Verbinder 116 können nach dem Vorbonden in physischem Kontakt sein oder sich ausdehnen, um während des Ausglühens in physischen Kontakt gebracht zu werden. Außerdem vermischt sich während des Glühens das Material der Die-Verbinder 66 und der Die-Verbinder 116 (z. B. Kupfer), so dass auch Metall-zu-Metall-Verbindungen gebildet werden. Daher sind die resultierenden Verbindungen zwischen den Wafern hybride Verbindungen, die sowohl Dielektrikum-zu-Dielektrikum-Bindungen als auch Metall-zu-Metall-Bindungen umfassen.
  • In 8 wird das Halbleitersubstrat 52 ausgedünnt. Das Ausdünnen kann durch ein CMP-Verfahren, ein Schleifverfahren, ein Rückätzverfahren o. Ä. oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 52 durchgeführt. Durch das Ausdünnen werden die leitenden Durchkontaktierungen 56 freigelegt. Nach dem Ausdünnen sind die Oberflächen der leitenden Durchkontaktierungen 56 und die inaktive Oberfläche des Halbleitersubstrats 52 koplanar (innerhalb von Prozessschwankungen). Somit liegen die leitenden Durchkontaktierungen 56 auf der Rückseite des ersten Wafers frei.
  • Durch den Ausdünnungsprozess werden die in den Randbereichen 52E verbleibenden Teile 52P des Halbleitersubstrats 52 entfernt. So werden die erste Seitenwand 52S1 , die zweite Seitenwand 52S2 , das gerade Segment 52S4 , das gebogene Segment 52S5 und die Kerbe 52N (siehe 6) entfernt. Nach dem Ausdünnungsprozess bleiben nur die dritten Seitenwände 52S3 des Halbleitersubstrats 52 übrig. Wie oben erwähnt, haben die dritten Seitenwände 52S3 jeweils einen ersten Abschnitt 52S3A und einen zweiten Abschnitt 52S3B (siehe 6). Die dritten Seitenwände 52S3 sind die äußersten Seitenwände 52S des gedünnten Halbleitersubstrats 52. Da der erste Wafer vor dem Bonden getrimmt wird, sind die Seitenwände 52S, 102S der Halbleitersubstrate 52, 102 seitlich gegeneinander versetzt. Zum Beispiel sind die Seitenwände 52S des Halbleitersubstrats 52 seitlich von den Seitenwänden des Halbleitersubstrats 102 und den Seitenwänden der Verbindungsstruktur 104 versetzt. Während des Bondens kann es zu einer gewissen Verschiebung kommen, so dass die Mitten der Die-Verbinder 66 und der Die-Verbinder 116 nicht seitlich zueinander ausgerichtet sind, aber genügend der Oberfläche der Die-Verbinder 66 und der Die-Verbinder 116 kontaktieren, um elektrische Verbindungen zu bilden. Da der erste Wafer getrimmt wird, ist die Grundfläche des Halbleitersubstrats 52 außerdem seitlich auf die Grundfläche(n) des Halbleitersubstrats 102 und der Verbindungsstruktur 104 beschränkt.
  • In 9 wird ein dritter Wafer gebildet oder erhalten. Der dritte Wafer umfasst ein Halbleitersubstrat 152, eine Verbindungsstruktur 154, leitende Vias 156, eine oder mehrere Passivierungsschicht(en) 158 und Kontaktpads 160, die dem Halbleitersubstrat 52, der Verbindungsstruktur 54, den leitenden Vias 56, der/den Passivierungsschicht(en) 58 bzw. den Kontaktpads 60 ähnlich sein können. Auf der Vorderseite des Wafers, z. B. auf den Kontaktpads 160 und der/den Passivierungsschicht(en) 158, ist eine dielektrische Schicht 164 ausgebildet. Es werden Die-Verbinder 166 gebildet, die sich durch die dielektrische Schicht 164 und die Passivierungsschicht(en) 158 erstrecken, um eine physikalische und elektrische Kopplung mit den Metallisierungsmustern der Verbindungsstruktur 154 herzustellen. Die dielektrische Schicht 164 und die Die-Verbinder 166 können der dielektrischen Schicht 64 bzw. den Die-Verbindern 66 ähnlich sein.
  • Der dritte Wafer wird dann an den ersten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer durch Hybridbonden Rücken an Vorderseite gebondet, so dass die Vorderseite des dritten Wafers auf die Rückseite des ersten Wafers gebondet wird. Die dielektrische Schicht 164 wird mit dem Halbleitersubstrat 52 durch Dielektrikum-zu-Dielektrikum-Bonden gebondet, ohne dass ein Klebematerial (z. B. ein Die-Attach-Film) verwendet wird, und die Die-Anschlüsse 166 werden mit den leitenden Durchkontaktierungen 56 durch Metall-zu-Metall-Bonden verbunden, ohne dass ein eutektisches Material (z. B. Lot) verwendet wird. Das Bonden kann ein Vorbonden und ein Ausglühen umfassen. Während des Vorbondens wird eine geringe Presskraft aufgebracht, um die Wafer gegeneinander zu drücken. Das Vorbonden wird bei einer niedrigen Temperatur, z. B. Raumtemperatur, durchgeführt, z. B. bei einer Temperatur im Bereich von etwa 15 °C bis etwa 30 °C, und nach dem Vorbonden werden die dielektrische Schicht 164 und das Halbleitersubstrat 52 miteinander gebondet. In einigen Ausführungsformen wird ein Oxid, wie z. B. ein natives Oxid, auf der Rückseite des Halbleitersubstrats 52 gebildet und für das Bonden verwendet. Die Haftfestigkeit wird dann in einem anschließenden Temperschritt verbessert, bei dem die dielektrische Schicht 164 und das Halbleitersubstrat 52 bei einer hohen Temperatur getempert werden, beispielsweise bei einer Temperatur im Bereich von etwa 100 °C bis etwa 400 °C. Nach dem Ausglühen werden Bindungen, wie z. B. Schmelzbindungen, gebildet, die die dielektrische Schicht 164 und das Halbleitersubstrat 52 miteinander bonden. Die Bindungen können zum Beispiel kovalente Bindungen zwischen der dielektrischen Schicht 164 und dem Halbleitersubstrat 52 sein. Die Die-Verbinder 166 und die leitenden Vias 56 sind mit einer Eins-zu-Eins-Korrespondenz miteinander verbunden. Die Die-Anschlüsse 166 und die leitenden Durchkontaktierungen 56 können nach dem Vorbonden in physischem Kontakt stehen oder sich ausdehnen, um während des Temperns in physischen Kontakt gebracht zu werden. Außerdem vermischt sich während des Glühens das Material der Die-Verbinder 166 und der leitenden Vias 56 (z. B. Kupfer), so dass auch Metall-zu-Metall-Bindungen gebildet werden. Daher sind die resultierenden Verbindungen zwischen den Wafern hybride Verbindungen, die sowohl Dielektrikum-zu-Dielektrikum-Bindungen als auch Metall-zu-Metall-Bindungen umfassen.
  • Der dritte Wafer kann vor dem Bonden getrimmt und nach dem Bonden in ähnlicher Weise wie oben beschrieben ausgedünnt werden, so dass die Seitenwände 152S des Halbleitersubstrats 152 ebenfalls jeweils zwei Abschnitte aufweisen, ähnlich wie die dritten Seitenwände 52S3 des Halbleitersubstrats 52, die in Bezug auf 6 beschrieben sind. Da der dritte Wafer vor dem Bonden getrimmt wird, sind die Seitenwände des Halbleitersubstrats 152 und des Halbleitersubstrats 52 seitlich zueinander versetzt. Zum Beispiel sind die Seitenwände 152S des Halbleitersubstrats 152 seitlich versetzt zu den Seitenwänden 52S des Halbleitersubstrats 52 und den Seitenwänden der Verbindungsstruktur 54. Während des Bondens kann es zu einer gewissen Verschiebung kommen, so dass die Mittelpunkte der Die-Verbinder 166 und der leitenden Vias 56 nicht seitlich zueinander ausgerichtet sind, aber genug der Oberfläche der Die-Verbinder 166 und der leitenden Vias 56 kontaktieren, um elektrische Verbindungen zu bilden. Da der dritte Wafer getrimmt wird, ist die Grundfläche des Halbleitersubstrats 152 außerdem seitlich auf die Grundfläche(n) des Halbleitersubstrats 102 und der Verbindungsstruktur 104 beschränkt.
  • Die in den 7 bis 9 beschriebenen Schritte können beliebig oft wiederholt werden, um einen Stapel von Wafern zu bilden. Der Stapel kann z. B. vier Wafer, acht Wafer oder ähnliches enthalten. Nachdem das Bonden der Wafer abgeschlossen ist, wird ein Vereinzelungsprozess durchgeführt, indem entlang von Ritzlinienbereichen gesägt wird, z. B. um die Vorrichtungsbereiche 52D. Der Vereinzelungsprozess trennt die Bauteilbereiche 52D voneinander, um Die-Stapel zu bilden.
  • Die 10A und 10B zeigen Die-Stapel in Übereinstimmung mit einigen Ausführungsformen. 10A zeigt einen ersten Die-Stapel 202A, der aus einem Vorrichtungsbereich 52D vereinzelt wird, der in der Nähe der Randbereiche 52E angeordnet ist. 10B zeigt einen zweiten Die-Stapel 202B, der aus einem Vorrichtungsbereich 52D vereinzelt wird, der distal zu den Randbereichen 52E angeordnet ist, z.B. in einem mittleren Bereich der Wafer. Für den ersten Die-Stapel 202A sind die ersten Seitenwände 52SA , 102SA , 152SA der Halbleitersubstrate 52, 102, 152 innerhalb von Prozessvariationen seitlich zusammenhängend, jedoch sind die zweiten Seitenwände 52SB , 102SB , 152SB der Halbleitersubstrate 52, 102, 152 seitlich zueinander versetzt. Die ersten Seitenwände 52SA , 102SA , 152SA zeigen in eine andere Richtung als die zweiten Seitenwände 52SB , 102SB , 152SB . Für den zweiten Die-Stapel 202B sind die ersten Seitenwände 52SA , 102SA , 152SA der Halbleitersubstrate 52, 102, 152 seitlich aneinandergrenzend (innerhalb von Prozessvariationen) und die zweiten Seitenwände 52SB , 102SB , 152SB der Halbleitersubstrate 52, 102, 152 sind ebenfalls seitlich aneinandergrenzend. Die koterminalen Seitenwände sind die Seitenwände, die beim Vereinzeln gesägt werden. Die seitlich versetzten Seitenwände sind die Seitenwände, die vor dem Bonden getrimmt werden.
  • Die 11 bis 15 sind Querschnittsansichten von Zwischenschritten während eines Prozesses für das Wafer-Bonden, gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform ist der zweite Trimmprozess 80 ebenfalls ein nicht-mechanischer Prozess, wie z. B. ein Ätzprozess. Als solches können die Seitenwände des Halbleitersubstrats 52 eine andere Profilform haben als die, die oben in Bezug auf 6 beschrieben wurde.
  • In 11 wird ein erster Wafer ähnlich dem in 3 beschriebenen gebildet oder erhalten. Dann werden der erste Trimmprozess 70 und der zweite Trimmprozess 80 durchgeführt, um die Randbereiche des Halbleitersubstrats 52 zu entfernen. Der zweite Trimmprozess 80 ist in dieser Ausführungsform ein Ätzprozess, wie z. B. ein chemischer Prozess oder ein ablativer Prozess. Der zweite Trimmprozess 80 vertieft die Ausnehmungen 74 im Halbleitersubstrat 52 durch Entfernen einiger Abschnitte des Halbleitersubstrats 52 in den Randbereichen 52E. Wie bereits erwähnt, sind die in den Randbereichen 52E verbleibenden Abschnitte 52P des Halbleitersubstrats 52 so dünn, dass sie anschließend durch einen Ätz- oder Schleifprozess entfernt werden können (auf den im Folgenden näher eingegangen wird).
  • In einigen Ausführungsformen ist der zweite Trimmprozess 80 ein chemischer Prozess, wie z. B. das Plasma-Ätzen. Der Plasmaätzprozess kann ähnlich wie der oben in Bezug auf den ersten Trimmprozess 70 besprochene Plasmaätzprozess sein, außer dass er mit einigen anderen Ätzparametern als der erste Trimmprozess 70 durchgeführt werden kann. Insbesondere kann der Plasmaätzprozess mit einem anderen Ätzgas bzw. anderen Ätzgasen und mit einer anderen Plasmaerzeugungsleistung durchgeführt werden. Beim Ätzen des Halbleitermaterials bzw. der Halbleitermaterialien des Halbleitersubstrats 52 umfassen geeignete Beispiele für das Ätzgas bzw. die Ätzgase beispielsweise Schwefelhexafluorid (SF6 ), einen Fluorkohlenwasserstoff (CxHyFz), Argon (Ar), Sauerstoff (O2), Helium (He) oder Ähnliches oder Kombinationen davon, und der Plasmaätzprozess kann unter Verwendung einer Plasmaerzeugungsleistung mit einer hohen Leistung im Bereich von etwa 100 W bis etwa 5000 W durchgeführt werden.
  • In einigen Ausführungsformen ist der zweite Trimmprozess 80 ein ablativer Prozess, wie z. B. Laserätzen. Der Laserätzprozess kann ähnlich wie der Laserätzprozess sein, der oben in Bezug auf den ersten Trimmprozess 70 besprochen wurde, außer dass er mit einigen anderen Ätzparametern als der erste Trimmprozess 70 durchgeführt werden kann. Insbesondere kann der Laser-Ätzprozess bei einer anderen Wellenlänge und mit einer anderen Laser-Erzeugungsleistung durchgeführt werden. Zum Beispiel kann beim Ätzen des Halbleitermaterials/der Halbleitermaterialien des Halbleitersubstrats 52 die Wellenlänge des Lasers im Bereich von ca. 300 nm bis ca. 600 nm liegen und die mittlere Ausgangsleistung des Lasers kann im Bereich von ca. 1 W bis ca. 30 W liegen.
  • 12 ist eine Detailansicht eines Bereichs 50R nach dem zweiten Trimmprozess 80. In der dargestellten Ausführungsform wird der zweite Trimmprozess 80 so durchgeführt, dass das Halbleitersubstrat 52 nach dem Trimmprozess in jedem Randbereich 52E eine erste Seitenwand 52S1 und eine zweite Seitenwand 52S2 aufweist. Die erste Seitenwand 52S1 und die zweite Seitenwand 52S2 sind durch ein gerades Segment 52S3 verbunden. Die zweite Seitenwand 52S2 bildet einen ersten spitzen Winkel θ3 mit der aktiven Oberfläche des Halbleitersubstrats 52 und bildet auch einen zweiten spitzen Winkel θ4 mit dem geraden Segment 52S3 . Der erste spitze Winkel θ3 kann im Bereich von etwa 80 Grad bis etwa 90 Grad liegen, und der zweite spitze Winkel θ4 kann im Bereich von etwa 80 Grad bis etwa 90 Grad liegen.
  • In 13 wird ein zweiter Wafer, ähnlich wie in 7 beschrieben, gebildet oder erhalten. Der erste Wafer wird dann an den zweiten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer in einer Face-to-Face-Weise durch Hybridbonden verbunden, so dass die Vorderseite des ersten Wafers mit der Vorderseite des zweiten Wafers verbunden ist.
  • In 14 wird das Halbleitersubstrat 52 ausgedünnt. Das Ausdünnen kann durch ein ähnliches Verfahren wie das in Bezug auf 8 beschriebene erfolgen. Nach dem Ausdünnen sind die Oberflächen der leitenden Durchkontaktierungen 56 und die inaktive Oberfläche des Halbleitersubstrats 52 koplanar (innerhalb von Prozessschwankungen). Somit liegen die leitenden Durchkontaktierungen 56 auf der Rückseite des ersten Wafers frei. Auch nach dem Ausdünnen sind die Seitenwände 52S, 102S der Halbleitersubstrate 52, 102 seitlich zueinander versetzt.
  • In 15 wird ein dritter Wafer, ähnlich wie in 9 beschrieben, gebildet oder erhalten. Der dritte Wafer wird dann an den ersten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer in einer Back-to-Face-Weise durch Hybridbonden verbunden, so dass die Vorderseite des dritten Wafers auf die Rückseite des ersten Wafers geklebt wird.
  • Die 16 bis 20 sind Querschnittsansichten von Zwischenschritten während eines Prozesses für das Wafer-Bonden, gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform ist der zweite Trimmprozess 80 ebenfalls ein nicht-mechanischer Prozess, wie z. B. ein Ätzprozess. Als solches können die Seitenwände des Halbleitersubstrats 52 eine andere Profilform haben als die, die oben in Bezug auf 6 beschrieben wurde. Ferner werden in dieser Ausführungsform die Parameter des zweiten Trimmprozesses 80 so modifiziert, dass die Seitenwände des Halbleitersubstrats 52 eine andere Profilform haben können als die oben in Bezug auf 12 beschriebene.
  • In 16 wird ein erster Wafer ähnlich dem in 3 beschriebenen gebildet oder erhalten. Dann werden der erste Trimmprozess 70 und der zweite Trimmprozess 80 durchgeführt, um die Randbereiche des Halbleitersubstrats 52 zu entfernen. Der zweite Trimmprozess 80 ist in dieser Ausführungsform ein Ätzprozess, wie z. B. ein chemischer Prozess oder ein ablativer Prozess. Der zweite Trimmprozess 80 vertieft die Ausnehmungen 74 im Halbleitersubstrat 52 durch Entfernen einiger Abschnitte des Halbleitersubstrats 52 in den Randbereichen 52E. Wie bereits erwähnt, sind die in den Randbereichen 52E verbleibenden Abschnitte 52P des Halbleitersubstrats 52 so dünn, dass sie anschließend durch einen Ätz- oder Schleifprozess entfernt werden können (auf den im Folgenden näher eingegangen wird).
  • In einigen Ausführungsformen ist der zweite Trimmprozess 80 ein chemischer Prozess, wie z. B. das Plasma-Ätzen. Der Plasmaätzprozess kann ähnlich wie der oben in Bezug auf den ersten Trimmprozess 70 besprochene Plasmaätzprozess sein, außer dass er mit einigen anderen Ätzparametern als der erste Trimmprozess 70 durchgeführt werden kann. Insbesondere kann der Plasmaätzprozess mit einem anderen Ätzgas bzw. anderen Ätzgasen und mit einer anderen Plasmaerzeugungsleistung durchgeführt werden. Beim Ätzen des Halbleitermaterials bzw. der Halbleitermaterialien des Halbleitersubstrats 52 umfassen geeignete Beispiele für das Ätzgas bzw. die Ätzgase beispielsweise Schwefelhexafluorid (SF6), einen Fluorkohlenwasserstoff (CxHyFz), Argon (Ar), Sauerstoff (O2), Helium (He) oder Ähnliches oder Kombinationen davon, und der Plasmaätzprozess kann mit einer Plasmaerzeugungsleistung mit einer hohen Leistung im Bereich von etwa 100 W bis etwa 5000 W durchgeführt werden.
  • In einigen Ausführungsformen ist der zweite Trimmprozess 80 ein ablativer Prozess, wie z. B. Laserätzen. Der Laserätzprozess kann ähnlich wie der Laserätzprozess sein, der oben in Bezug auf den ersten Trimmprozess 70 besprochen wurde, außer dass er mit einigen anderen Ätzparametern als der erste Trimmprozess 70 durchgeführt werden kann. Insbesondere kann der Laser-Ätzprozess bei einer anderen Wellenlänge und mit einer anderen Laser-Erzeugungsleistung durchgeführt werden. Zum Beispiel kann beim Ätzen des Halbleitermaterials/der Halbleitermaterialien des Halbleitersubstrats 52 die Wellenlänge des Lasers im Bereich von ca. 300 nm bis ca. 600 nm liegen und die mittlere Ausgangsleistung des Lasers kann im Bereich von ca. 1 W bis ca. 30 W liegen.
  • 17 ist eine detaillierte Ansicht eines Bereichs 50R nach dem zweiten Trimmprozess 80. In der dargestellten Ausführungsform wird der zweite Trimmprozess 80 so durchgeführt, dass das Halbleitersubstrat 52 nach dem Trimmprozess in jedem Randbereich 52E eine erste Seitenwand 52S1 und eine zweite Seitenwand 52S2 aufweist. Die erste Seitenwand 52S1 und die zweite Seitenwand 52S2 sind durch ein gerades Segment 52S3 verbunden. Die zweite Seitenwand 52S2 bildet einen ersten rechten Winkel θ5 mit der aktiven Oberfläche des Halbleitersubstrats 52 und bildet auch einen zweiten rechten Winkel θ6 mit dem geraden Segment 52S3 .
  • In 18 wird ein zweiter Wafer, ähnlich wie in 7 beschrieben, gebildet oder erhalten. Der erste Wafer wird dann an den zweiten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer in einer Face-to-Face-Weise durch Hybridbonden verbunden, so dass die Vorderseite des ersten Wafers mit der Vorderseite des zweiten Wafers verbunden ist.
  • In 19 wird das Halbleitersubstrat 52 ausgedünnt. Das Ausdünnen kann durch ein ähnliches Verfahren wie das in Bezug auf 8 beschriebene erfolgen. Nach dem Ausdünnen sind die Oberflächen der leitenden Durchkontaktierungen 56 und die inaktive Oberfläche des Halbleitersubstrats 52 koplanar (innerhalb von Prozessschwankungen). Somit liegen die leitenden Durchkontaktierungen 56 auf der Rückseite des ersten Wafers frei. Auch nach dem Ausdünnen sind die Seitenwände 52S, 102S der Halbleitersubstrate 52, 102 seitlich zueinander versetzt.
  • In 20 wird ein dritter Wafer, ähnlich dem in 9 beschriebenen, gebildet oder erhalten. Der dritte Wafer wird dann an den ersten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer durch Hybridbonden Back-to-Face gebondet, so dass die Vorderseite des dritten Wafers auf die Rückseite des ersten Wafers gebondet wird. Anschließend wird das Halbleitersubstrat 152 ausgedünnt. Nach dem Dünnen sind die Seitenwände des Halbleitersubstrats 152 und des Halbleitersubstrats 52 seitlich zueinander versetzt.
  • Die 21 bis 25 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Wafer-Bonden, gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform werden der erste Trimmprozess 70 und der zweite Trimmprozess 80 in einem früheren Stadium der Waferbearbeitung durchgeführt. In der Ausführungsform der 21 bis 25 wird ein ähnlicher Trimmprozess wie der in Bezug auf die 16 bis 20 beschriebene verwendet. Es sollte verstanden werden, dass der erste Trimmvorgang 70 und der zweite Trimmvorgang 80 auch in einem früheren Stadium des in den 1 bis 9 und in dem in den 11 bis 15 beschriebenen Prozesses durchgeführt werden können.
  • In 21 wird ein erster Wafer ähnlich dem in 1 beschriebenen gebildet oder erhalten. Der erste Trimmprozess 70 und der zweite Trimmprozess 80 werden dann durchgeführt, um die Randbereiche des Halbleitersubstrats 52 zu entfernen. Insbesondere werden der erste Trimmprozess 70 und der zweite Trimmprozess 80 durchgeführt, bevor die dielektrische Schicht 64 (siehe 22) gebildet wird. Nach Beendigung des Trimmens kann das Testen der Schaltung mit einer Sonde 62 in ähnlicher Weise wie in 2 beschrieben durchgeführt werden. Das Testen nach dem Trimmen kann helfen, die weitere Bearbeitung von Wafern zu vermeiden, die durch das Trimmen beschädigt werden könnten.
  • In 22 ist eine dielektrische Schicht 64 auf der Vorderseite des Wafers ausgebildet, z. B. auf den Kontaktpads 60 und der/den Passivierungsschicht(en) 58. Durch die dielektrische Schicht 64 und die Passivierungsschicht(en) 58 verlaufende Die-Anschlüsse 66 sind ausgebildet, um eine physikalische und elektrische Kopplung mit den Kontaktpads 60 herzustellen. Die dielektrische Schicht 64 und die Die-Verbinder 66 können in ähnlicher Weise ausgebildet werden, wie dies in Bezug auf 3 beschrieben ist. In dieser Ausführungsform sind die Die-Verbinder 66 mit den Kontaktpads 60 anstelle der Metallisierungsmuster 54A der Verbindungsstruktur 54 verbunden. In einer anderen Ausführungsform sind die Die-Verbinder 66 mit Metallisierungsmustern der Verbindungsstruktur 54 verbunden.
  • In 23 wird ein zweiter Wafer ähnlich dem in Bezug auf 7 beschriebenen gebildet oder erhalten. In dieser Ausführungsform sind die Die-Verbinder 116 mit den Kontaktpads 110 anstelle der Metallisierungsmuster der Verbindungsstruktur 104 verbunden. In einer anderen Ausführungsform werden die Die-Verbinder 116 mit Metallisierungsmustern der Verbindungsstruktur 104 verbunden. Der erste Wafer wird dann mit dem zweiten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer durch Hybridbonden Face-to-Face gebondet, so dass die Vorderseite des ersten Wafers mit der Vorderseite des zweiten Wafers gebondet wird.
  • In 24 wird das Halbleitersubstrat 52 ausgedünnt. Das Ausdünnen kann durch ein ähnliches Verfahren wie das in Bezug auf 8 beschriebene erfolgen. Nach dem Ausdünnen sind die Oberflächen der leitenden Durchkontaktierungen 56 und die inaktive Oberfläche des Halbleitersubstrats 52 koplanar (innerhalb von Prozessschwankungen). Als solche liegen die leitenden Durchkontaktierungen 56 auf der Rückseite des ersten Wafers frei. Da die dielektrische Schicht 64 gebildet wird, bevor der erste Wafer getrimmt und ausgedünnt wird, erstreckt sich die dielektrische Schicht 64 entlang der Seitenwände 52S des Halbleitersubstrats 52 und kontaktiert diese. Nach dem Ausdünnen sind die Seitenwände 52S, 102S der Halbleitersubstrate 52, 102 seitlich gegeneinander versetzt.
  • In 25 wird ein dritter Wafer, ähnlich wie in 9 beschrieben, gebildet oder erhalten. Der dritte Wafer wird dann an den ersten Wafer gebondet. In der dargestellten Ausführungsform werden die Wafer durch Hybridbonden Back-to-Face gebondet, so dass die Vorderseite des dritten Wafers auf die Rückseite des ersten Wafers gebondet wird. Anschließend wird das Halbleitersubstrat 152 ausgedünnt. Nach dem Dünnen sind die Seitenwände des Halbleitersubstrats 152 und des Halbleitersubstrats 52 seitlich zueinander versetzt.
  • Ausführungsformen können Vorteile erzielen. Das Trimmen von dielektrischen Merkmalen (wie z. B. der Verbindungsstruktur 54) an den Kanten eines Wafers mit einem nicht-mechanischen Prozess, wie z. B. einem Ätzprozess, ermöglicht das Trimmen von zerbrechlichen Merkmalen, wie z. B. dielektrischen Schichten mit besonders niedrigem K-Wert (ELK), mit einem geringeren Risiko der Beschädigung im Vergleich zu mechanischen Prozessen. Das Trimmen von Halbleitermerkmalen (wie z. B. dem Halbleitersubstrat 52) an den Kanten eines Wafers mit einem mechanischen Prozess, wie z. B. Sägen, ermöglicht das schnellere Trimmen starrer Merkmale, so dass der Durchsatz bei der Waferbearbeitung verbessert werden kann. Alternativ ermöglicht das Trimmen von Halbleitermerkmalen (wie dem Halbleitersubstrat 52) an den Kanten eines Wafers mit einem nicht-mechanischen Prozess, wie z. B. einem Ätzprozess, die Vereinfachung der Bearbeitung des Wafers, indem die Durchführung eines Sägeschritts vermieden wird.
  • In einer Ausführungsform umfasst ein Verfahren: Erhalten eines ersten bearbeiteten Wafers, der ein erstes Substrat und eine erste Verbindungsstruktur umfasst, wobei das erste Substrat ein Halbleitermaterial umfasst, wobei die erste Verbindungsstruktur Metallverbindungen zwischen dielektrischem Material umfasst; Entfernen eines Randbereichs der ersten Verbindungsstruktur mit einem ersten Trimmprozess, wobei der erste Trimmprozess das dielektrische Material der ersten Verbindungsstruktur mit einer schnelleren Rate entfernt als das Halbleitermaterial des ersten Substrats; nach dem Entfernen des Randbereichs der ersten Zwischenverbindungsstruktur, Entfernen eines Randbereichs des ersten Substrats mit einem zweiten Trimmprozess, wobei der zweite Trimmprozess das Halbleitermaterial des ersten Substrats mit einer schnelleren Rate als das dielektrische Material der ersten Zwischenverbindungsstruktur entfernt; und Bonden eines zweiten bearbeiteten Wafers an eine Vorderseite des ersten bearbeiteten Wafers.
  • In einigen Ausführungsformen des Verfahrens entfernt der erste Trimmprozess den Randbereich der ersten Verbindungsstruktur entlang einer ersten Richtung, und der zweite Trimmprozess entfernt den Randbereich des ersten Substrats entlang einer zweiten Richtung, wobei die erste Richtung und die zweite Richtung einen stumpfen Winkel bilden und die zweite Richtung senkrecht zu einer aktiven Oberfläche des ersten Substrats verläuft. In einigen Ausführungsformen des Verfahrens ist der erste Trimmprozess ein erster Ätzprozess. In einigen Ausführungsformen des Verfahrens ist der erste Ätzprozess ein Plasmaätzen, das mit einem Fluorkohlenstoff, einem Fluorkohlenwasserstoff oder Sauerstoff durchgeführt wird, wobei das Plasmaätzen mit einer Plasmaerzeugungsleistung in einem Bereich von 100 W bis 5000 W durchgeführt wird, das Plasmaätzen bei einem Druck in einem Bereich von 1 mTorr bis 500 mTorr durchgeführt wird, das Plasmaätzen für eine Dauer in einem Bereich von 10 Sekunden bis 600 Sekunden durchgeführt wird. In einigen Ausführungsformen des Verfahrens ist der erste Ätzprozess ein Laserätzen, das mit einer Wellenlänge in einem Bereich von 300 nm bis 600 nm durchgeführt wird, wobei das Laserätzen mit einer Lasererzeugungsleistung in einem Bereich von 1 W bis 30 W durchgeführt wird und das Laserätzen für eine Dauer in einem Bereich von 10-15 Sekunden bis 10-9 Sekunden durchgeführt wird. In einigen Ausführungsformen des Verfahrens ist der zweite Trimmprozess ein mechanischer Prozess. In einigen Ausführungsformen des Verfahrens ist der zweite Trimmprozess ein zweiter Ätzprozess, wobei der zweite Ätzprozess mit anderen Ätzparametern als der erste Ätzprozess durchgeführt wird. In einigen Ausführungsformen des Verfahrens umfasst das Bonden des zweiten bearbeiteten Wafers mit dem ersten bearbeiteten Wafer: Abscheiden einer ersten dielektrischen Schicht auf dem ersten bearbeiteten Wafer; Bilden von ersten Metallmerkmalen in der ersten dielektrischen Schicht; Abscheiden einer zweiten dielektrischen Schicht auf dem zweiten bearbeiteten Wafer; Bilden von zweiten Metallmerkmalen in der zweiten dielektrischen Schicht; Bilden von Dielektrikum-zu-Dielektrikum-Bindungen zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht; und Bilden von Metall-zu-Metall-Bindungen zwischen den ersten Metallmerkmalen und den zweiten Metallmerkmalen. In einigen Ausführungsformen des Verfahrens wird das Entfernen des Randbereichs des ersten Substrats nach dem Aufbringen der ersten dielektrischen Schicht auf dem ersten bearbeiteten Wafer durchgeführt. In einigen Ausführungsformen des Verfahrens wird das Entfernen des Randbereichs des ersten Substrats vor dem Aufbringen der ersten dielektrischen Schicht auf den ersten bearbeiteten Wafer durchgeführt. In einigen Ausführungsformen umfasst das Verfahren ferner: das Erhalten eines dritten bearbeiteten Wafers, der ein drittes Substrat und eine dritte Verbindungsstruktur enthält; das Entfernen eines Randbereichs der dritten Verbindungsstruktur mit dem ersten Trimmprozess; nach dem Entfernen des Randbereichs der dritten Verbindungsstruktur das Entfernen eines Randbereichs des dritten Substrats mit dem zweiten Trimmprozess; und das Bonden des dritten bearbeiteten Wafers mit einer Rückseite des ersten bearbeiteten Wafers, wobei eine Seitenwand des dritten Substrats seitlich von einer Seitenwand des ersten Substrats versetzt ist.
  • In einer Ausführungsform umfasst ein Verfahren: Erhalten eines ersten bearbeiteten Wafers, der ein Substrat und eine Verbindungsstruktur umfasst; Ätzen der Verbindungsstruktur, um die Verbindungsstruktur von einem Randbereich des ersten bearbeiteten Wafers zu entfernen; nach dem Ätzen der Verbindungsstruktur Sägen des Substrats, um einen ersten Teil des Substrats in dem Randbereich des ersten bearbeiteten Wafers zu entfernen; Verbinden des ersten bearbeiteten Wafers mit einem zweiten bearbeiteten Wafer; und Dünnen des Substrats, um einen zweiten Teil des Substrats in dem Randbereich des ersten bearbeiteten Wafers zu entfernen.
  • In einigen Ausführungsformen des Verfahrens umfasst das Ätzen der Zwischenverbindungsstruktur das Ätzen der Zwischenverbindungsstruktur mit einem Plasmaätzprozess, wobei der Plasmaätzprozess ein dielektrisches Material der Zwischenverbindungsstruktur mit einer schnelleren Rate als ein Halbleitermaterial des Substrats entfernt, wobei das dielektrische Material der Zwischenverbindungsstruktur während des Sägens des Substrats nicht entfernt wird. In einigen Ausführungsformen des Verfahrens umfasst das Ätzen der Zwischenverbindungsstruktur das Ätzen der Zwischenverbindungsstruktur mit einem Laserätzprozess, wobei der Laserätzprozess ein dielektrisches Material der Zwischenverbindungsstruktur mit einer schnelleren Rate als ein Halbleitermaterial des Substrats entfernt, wobei das dielektrische Material der Zwischenverbindungsstruktur während des Sägens des Substrats nicht entfernt wird.
  • In einer Ausführungsform umfasst eine Vorrichtung: einen ersten Wafer mit einem ersten Substrat und einer ersten Verbindungsstruktur, wobei eine Seitenwand der ersten Verbindungsstruktur einen stumpfen Winkel mit einer Seitenwand des ersten Substrats bildet; und einen zweiten Wafer, der mit dem ersten Wafer verbunden ist, wobei der zweite Wafer ein zweites Substrat und eine zweite Verbindungsstruktur umfasst, wobei die Seitenwand des ersten Substrats seitlich von einer Seitenwand des zweiten Substrats und einer Seitenwand der zweiten Verbindungsstruktur versetzt ist.
  • In einigen Ausführungsformen umfasst die Vorrichtung außerdem: eine dielektrische Schicht, die den zweiten Wafer mit dem ersten Wafer bondet, wobei eine Seitenwand der dielektrischen Schicht den stumpfen Winkel mit der Seitenwand des ersten Substrats bildet. In einigen Ausführungsformen umfasst die Vorrichtung ferner: eine dielektrische Schicht, die den zweiten Wafer mit dem ersten Wafer bondet, wobei sich die dielektrische Schicht entlang der Seitenwand der ersten Zwischenverbindungsstruktur und der Seitenwand des ersten Substrats erstreckt. In einigen Ausführungsformen der Vorrichtung hat die Seitenwand des ersten Substrats einen ersten Abschnitt und einen zweiten Abschnitt, wobei der erste Abschnitt den zweiten Abschnitt mit einer aktiven Oberfläche des ersten Substrats verbindet und der erste Abschnitt den stumpfen Winkel mit dem zweiten Abschnitt bildet. In einigen Ausführungsformen der Vorrichtung bildet die Seitenwand des ersten Substrats einen rechten Winkel mit einer aktiven Oberfläche des ersten Substrats. In einigen Ausführungsformen der Vorrichtung bildet die Seitenwand des ersten Substrats einen spitzen Winkel mit einer aktiven Oberfläche des ersten Substrats.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung ohne weiteres als Grundlage für die Konstruktion oder Modifizierung anderer Verfahren und Strukturen zur Durchführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen vornehmen kann, ohne vom Gedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63001163 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Erhalten eines ersten bearbeiteten Wafers, der ein erstes Substrat und eine erste Zwischenverbindungsstruktur umfasst, wobei das erste Substrat ein Halbleitermaterial umfasst, wobei die erste Zwischenverbindungsstruktur Metallzwischenverbinder zwischen dielektrischem Material umfasst; Entfernen eines Randbereichs der ersten Zwischenverbindungsstruktur mit einem ersten Trimmprozess, wobei der erste Trimmprozess das dielektrische Material der ersten Zwischenverbindungsstruktur mit einer schnelleren Rate entfernt als das Halbleitermaterial des ersten Substrats; nach dem Entfernen des Randbereichs der ersten Zwischenverbindungsstruktur, Entfernen eines Randbereichs des ersten Substrats mit einem zweiten Trimmprozess, wobei der zweite Trimmprozess das Halbleitermaterial des ersten Substrats mit einer schnelleren Rate als das dielektrische Material der ersten Verbindungsstruktur entfernt; und Bonden eines zweiten bearbeiteten Wafers an eine Vorderseite des ersten bearbeiteten Wafers.
  2. Verfahren nach Anspruch 1, wobei der erste Trimmprozess den Randbereich der ersten Zwischenverbindungsstruktur entlang einer ersten Richtung entfernt, und der zweite Trimmprozess den Randbereich des ersten Substrats entlang einer zweiten Richtung entfernt, wobei die erste Richtung und die zweite Richtung einen stumpfen Winkel bilden, wobei die zweite Richtung senkrecht zu einer aktiven Oberfläche des ersten Substrats ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Trimmprozess ein erster Ätzprozess ist.
  4. Verfahren nach Anspruch 3, wobei der erste Ätzprozess ein Plasmaätzen ist, das mit einem Fluorkohlenstoff, einem Fluorkohlenwasserstoff oder Sauerstoff durchgeführt wird, wobei das Plasmaätzen unter Verwendung einer Plasmaerzeugungsleistung in einem Bereich von 100 W bis 5000 W durchgeführt wird, wobei das Plasmaätzen bei einem Druck in einem Bereich von 1 mTorr bis 500 mTorr durchgeführt wird, wobei das Plasmaätzen für eine Dauer in einem Bereich von 10 Sekunden bis 600 Sekunden durchgeführt wird.
  5. Verfahren nach Anspruch 3, wobei der erste Ätzprozess ein Laserätzen ist, das mit einer Wellenlänge in einem Bereich von 300 nm bis 600 nm durchgeführt wird, wobei das Laserätzen mit einer Lasererzeugungsleistung in einem Bereich von 1 W bis 30 W durchgeführt wird, wobei das Laserätzen für eine Dauer in einem Bereich von 10-15 Sekunden bis 10-9 Sekunden durchgeführt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der zweite Trimmvorgang ein mechanischer Vorgang ist.
  7. Verfahren nach einem der Ansprüche 3 bis 5, wobei der zweite Trimmprozess ein zweiter Ätzprozess ist, wobei der zweite Ätzprozess mit anderen Ätzparametern als der erste Ätzprozess durchgeführt wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bonden des zweiten bearbeiteten Wafers an den ersten bearbeiteten Wafer umfasst: Abscheiden einer ersten dielektrischen Schicht auf dem ersten bearbeiteten Wafer; Bilden erster Metallmerkmale in der ersten dielektrischen Schicht; Abscheiden einer zweiten dielektrischen Schicht auf dem zweiten bearbeiteten Wafer; Bilden von zweiten Metallmerkmalen in der zweiten dielektrischen Schicht; Bilden von Dielektrikum-zu-Dielektrikum-Bindungen zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht; und Bilden von Metall-zu-Metall-Bindungen zwischen den ersten Metallmerkmalen und den zweiten Metallmerkmalen.
  9. Verfahren nach Anspruch 8, wobei das Entfernen des Randbereichs des ersten Substrats nach dem Abscheiden der ersten dielektrischen Schicht auf dem ersten bearbeiteten Wafer durchgeführt wird.
  10. Verfahren nach Anspruch 8, wobei das Entfernen des Randbereichs des ersten Substrats vor dem Abscheiden der ersten dielektrischen Schicht auf dem ersten bearbeiteten Wafer durchgeführt wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Erhalten eines dritten bearbeiteten Wafers, der ein drittes Substrat und eine dritte Zwischenverbindungsstruktur umfasst; Entfernen eines Randbereichs der dritten Zwischenverbindungsstruktur mit dem ersten Trimmprozess; nach dem Entfernen des Randbereichs der dritten Zwischenverbindungsstruktur, Entfernen eines Randbereichs des dritten Substrats mit dem zweiten Trimmprozess; und Verbinden des dritten bearbeiteten Wafers mit einer Rückseite des ersten bearbeiteten Wafers, wobei eine Seitenwand des dritten Substrats seitlich von einer Seitenwand des ersten Substrats versetzt ist.
  12. Verfahren, umfassend: Erhalten eines ersten bearbeiteten Wafers, der ein Substrat und eine Zwischenverbindungsstruktur umfasst; Ätzen der Zwischenverbindungsstruktur, um die Zwischenverbindungsstruktur aus einem Randbereich des ersten bearbeiteten Wafers zu entfernen; nach dem Ätzen der Zwischenverbindungsstruktur, Sägen des Substrats, um einen ersten Teil des Substrats in dem Randbereich des ersten bearbeiteten Wafers zu entfernen Bonden des ersten bearbeiteten Wafers mit einem zweiten bearbeiteten Wafer; und Ausdünnen des Substrats, um einen zweiten Teil des Substrats im Randbereich des ersten bearbeiteten Wafers zu entfernen.
  13. Verfahren nach Anspruch 12, wobei das Ätzen der Zwischenverbindungsstruktur das Ätzen der Zwischenverbindungsstruktur mit einem Plasmaätzprozess umfasst, wobei der Plasmaätzprozess ein dielektrisches Material der Zwischenverbindungsstruktur mit einer schnelleren Rate als ein Halbleitermaterial des Substrats entfernt, und wobei das dielektrische Material der Zwischenverbindungsstruktur während des Sägens des Substrats nicht entfernt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Ätzen der Zwischenverbindungsstruktur das Ätzen der Zwischenverbindungsstruktur mit einem Laserätzprozess umfasst, wobei der Laserätzprozess ein dielektrisches Material der Zwischenverbindungsstruktur mit einer schnelleren Rate entfernt als ein Halbleitermaterial des Substrats, und wobei das dielektrische Material der Zwischenverbindungsstruktur während des Sägens des Substrats nicht entfernt wird.
  15. Vorrichtung, umfassend: einen ersten Wafer, der ein erstes Substrat und eine erste Zwischenverbindungsstruktur umfasst, wobei eine Seitenwand der ersten Zwischenverbindungsstruktur einen stumpfen Winkel mit einer Seitenwand des ersten Substrats bildet; und einen zweiten Wafer, der an den ersten Wafer gebondet ist, wobei der zweite Wafer ein zweites Substrat und eine zweite Zwischenverbindungsstruktur aufweist, wobei die Seitenwand des ersten Substrats seitlich von einer Seitenwand des zweiten Substrats und einer Seitenwand der zweiten Zwischenverbindungsstruktur versetzt ist.
  16. Vorrichtung nach Anspruch 15, ferner umfassend: eine dielektrische Schicht, die den zweiten Wafer mit dem ersten Wafer bondet, wobei eine Seitenwand der dielektrischen Schicht den stumpfen Winkel mit der Seitenwand des ersten Substrats bildet.
  17. Vorrichtung nach Anspruch 15, ferner umfassend: eine dielektrische Schicht, die den zweiten Wafer mit dem ersten Wafer bondet, wobei sich die dielektrische Schicht entlang der Seitenwand der ersten Verbindungsstruktur und der Seitenwand des ersten Substrats erstreckt.
  18. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei die Seitenwand des ersten Substrats einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt den zweiten Abschnitt mit einer aktiven Oberfläche des ersten Substrats verbindet, wobei der erste Abschnitt den stumpfen Winkel mit dem zweiten Abschnitt bildet.
  19. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei die Seitenwand des ersten Substrats einen rechten Winkel mit einer aktiven Oberfläche des ersten Substrats bildet.
  20. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei die Seitenwand des ersten Substrats einen spitzen Winkel mit einer aktiven Oberfläche des ersten Substrats bildet.
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