DE102020108481A1 - Halbleiter-Die-Package und Herstellungsverfahren - Google Patents

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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

Ein Package weist Folgendes auf: eine Umverteilungsstruktur; ein Die-Package auf einer ersten Seite der Umverteilungsstruktur, wobei das Die-Package einen ersten Die, der durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung mit einem zweiten Die verbunden ist, ein dielektrisches Material über dem ersten Die und über dem zweiten Die und um den ersten Die sowie eine erste Durchkontaktierung aufweist, die sich durch das erste dielektrische Material erstreckt und mit dem ersten Die und einer ersten Durchkontaktierung der Umverteilungsstruktur verbunden ist; eine Halbleitervorrichtung auf der ersten Seite der Umverteilungsstruktur, wobei die Halbleitervorrichtung ein leitfähiges Verbindungselement aufweist, wobei eine zweite Durchkontaktierung der Umverteilungsstruktur das leitfähige Verbindungselement der Halbleitervorrichtung kontaktiert; ein erstes Formmaterial auf der Umverteilungsstruktur und um das Die-Package und die Halbleitervorrichtung; und eine Package-Durchkontaktierung, die sich durch das erste Formmaterial erstreckt, um eine dritte Durchkontaktierung der Umverteilungsstruktur zu kontaktieren.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 27. September 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/906.943, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an kreativeren Verkappungsverfahren für Halbleiter-Dies entstanden. Ein Beispiel für solche Verkappungssysteme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Die PoP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Anschlussflächen auf einer gedruckten Leiterplatte (PCB).
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht eines integrierten Schaltkreises gemäß einigen Ausführungsformen.
    • Die 2 bis 6 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen eines Die-Packages gemäß einigen Ausführungsformen.
    • Die 7 bis 20 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen einer Package-Komponente gemäß einigen Ausführungsformen.
    • Die 21 und 22 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen eines Packages gemäß einigen Ausführungsformen.
    • 23 zeigt eine Schnittansicht einer Zwischenstufe während eines Prozesses zum Herstellen einer Package-Struktur gemäß einigen Ausführungsformen.
    • Die 24A, 24B, 25A, 25B, 26, 27A, 28A und 28B zeigen Schnittansichten von Die-Packages und Packages gemäß einigen Ausführungsformen.
    • Die 29A bis 29D zeigen Schnittansichten von Die-Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Nachstehend werden Ausführungsformen für ein System-on-a-Chip (SoC) zusammen mit einem integrierten Fan-out-Package beschrieben. Ausführungsformen sollen jedoch nicht beschränkend sein und können in vielen verschiedenen Varianten verwendet werden. Bei einigen Ausführungsformen wird ein Die-Package hergestellt, das mehrere aneinander gebondete Dies aufweist. Die Dies können zum Beispiel durch Hybridbondung aneinander gebondet werden. Das Die-Package kann Substrat-Durchkontaktierungen und/oder Dielektrikum-Durchkontaktierungen aufweisen. Ein Package kann dadurch hergestellt werden, dass das Die-Package zusätzlich zu einem anderen Halbleiter-Bauelement, wie etwa einem Speicher-Die, einem E/A-Die oder dergleichen, integriert wird. Das Die-Package und das Halbleiter-Bauelement können leitfähige Strukturelemente mit unterschiedlichen Größen aufweisen, die zum elektrischen Verbinden mit einer einzigen Umverteilungsstruktur verwendet werden. Durch Herstellen von Die-Packages mit gebondeten Dies und durch Integrieren von Die-Packages und von Halbleiter-Bauelementen in dem gleichen Package kann die Größe des Packages verringert werden und der Hochgeschwindigkeitsbetrieb des Packages kann verbessert werden.
  • 1 zeigt eine Schnittansicht eines integrierten Schaltungs-Dies 50 gemäß einigen Ausführungsformen. Der integrierte Schaltkreis 50 wird bei der späteren Bearbeitung verkappt, um ein Die-Package 100 (siehe 6) herzustellen. Der integrierte Schaltungs-Die 50 kann Folgendes sein: ein Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein System-on-a-Chip (SoC), ein Anwendungsprozessor (AP), ein Microcontroller; ein Power-Management-Die, z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis); ein Hochfrequenz-Die (HF-Die); ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, z. B. ein DSP-Die (DSP: digitale Signalverarbeitung); ein Front-End-Die, z. B. ein analoger Front-End-Die (AFE-Die) oder dergleichen; oder eine Kombination davon. Bei einigen Ausführungsformen umfasst der integrierte Schaltungs-Die 50 einen Speicher-Die oder ein Speichermodul, wie etwa einen DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), einen SRAM-Die (SRAM: statischer Direktzugriffsspeicher), einen MRAM-Die (MRAM: magnetoresistiver Direktzugriffsspeicher) oder dergleichen. Bei einigen Ausführungsformen ist der integrierte Schaltungs-Die 50 ein gestapeltes Bauelement, das einen Stapel von Speicher-Dies umfasst. Zum Beispiel kann der integrierte Schaltungs-Die 50 ein gestapeltes Speicherbauelement sein, wie etwa ein Wide-Input/Output-Speichermodul, ein HMC-Modul (HMC: Hybridspeicherwürfel), ein HBM-Modul (HBM: Speicher mit hoher Bandbreite) oder ein Kleinleistungs(LP)-Speichermodul mit doppelter Datenrate (DDR), wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder dergleichen, das mehrere Speicher-Dies aufweist.
  • Der integrierte Schaltungs-Die 50 kann in einem Wafer hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten zertrennt werden, um eine Mehrzahl von integrierten Schaltungs-Dies herzustellen. Der integrierte Schaltungs-Die 50 kann mit geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise herzustellen. Der integrierte Schaltungs-Die 50 weist zum Beispiel ein Halbleitersubstrat 42 auf, wie etwa dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats. Das Halbleitersubstrat 42 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 42 hat eine aktive Seite (z. B. die Seite, die in 1 nach oben zeigt), die gelegentlich als eine Vorderseite bezeichnet wird, und eine inaktive Seite (z. B. die Seite, die in 1 nach unten zeigt), die gelegentlich als eine Rückseite bezeichnet wird.
  • Bei einigen Ausführungsformen können Bauelemente (in 1 nicht dargestellt) auf der Vorderseite des Halbleitersubstrats 42 hergestellt werden, die aktive Bauelemente (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein können. Bei einigen Ausführungsformen wird ein Zwischenschicht-Dielektrikum (ILD; nicht dargestellt) über der Vorderseite des Halbleitersubstrats 42 hergestellt. Das ILD umschließt die Bauelemente und kann sie bedecken. Das ILD kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen hergestellt sind. Leitfähige Stifte (nicht dargestellt) können sich durch das ILD erstrecken, um die Bauelemente z. B. mit einer Verbindungsstruktur 40, die später beschrieben wird, elektrisch und physisch zu verbinden. Wenn die Bauelemente zum Beispiel Transistoren sind, können die leitfähigen Stifte Gates und Source-/Drain-Bereiche der Transistoren verbinden. Die leitfähigen Stifte können aus Wolfram, Cobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder dergleichen oder Kombinationen davon hergestellt werden.
  • Bei einigen Ausführungsformen weist der integrierte Schaltungs-Die 50 eine Verbindungsstruktur 40 auf, die Bauelemente, Module oder Dies zu einem integrierten Schaltkreis verbindet. 1 zeigt nur eine Verbindungsstruktur 40, aber ein integrierter Schaltungs-Die 50 kann mehr als eine Verbindungsstruktur 40 aufweisen. Die Verbindungsstruktur 40 kann zum Beispiel von Metallisierungsstrukturen gebildet werden, die in dielektrischen Schichten hergestellt sind. Die Metallisierungsstrukturen können Metallleitungen und Durchkontaktierungen umfassen, die in einer oder mehreren dielektrischen Low-k-Schichten hergestellt sind.
  • Der integrierte Schaltungs-Die 50 weist weiterhin leitfähige Verbindungselemente 46 auf, zu denen Außenanschlüsse hergestellt werden. Die leitfähigen Verbindungselemente 46 können elektrisch mit der Verbindungsstruktur 40 verbunden werden. Die leitfähigen Verbindungselemente 46 können zum Beispiel leitfähige Pads (z. B. Aluminiumpads, Kupferpads oder dergleichen), leitfähige Säulen (z. B. Kupfersäulen, Durchkontaktierungen oder dergleichen) Durchkontaktierungen, andere Arten von leitfähigen Strukturelementen oder dergleichen oder Kombinationen davon sein. Bei einigen Ausführungsformen werden eine oder mehrere Passivierungsschichten (nicht dargestellt) über dem integrierten Schaltungs-Die 50 hergestellt, und die leitfähigen Verbindungselemente 46 erstrecken sich durch die Passivierungsschichten. Bei einigen Ausführungsformen können die leitfähigen Verbindungselemente 46 eine Breite von etwa 2 µm bis etwa 30 µm und einen Abstand von etwa 4 µm bis etwa 60 µm haben. Bei einigen Ausführungsformen können die leitfähigen Verbindungselemente 46 einen Abstand haben, der größer als der von Substrat-Durchkontaktierungen (TSVs) 112 und/oder von Dielektrikum-Durchkontaktierungen (TDVs) 130 ist.
  • Als ein Beispiel zum Herstellen der leitfähigen Verbindungselemente 46 wird eine Seedschicht (nicht dargestellt) über der rückseitigen Verbindungsstruktur 40 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einer speziellen Ausführungsform umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Dann wird auf der Seedschicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Durchkontaktierungen. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seedschicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seedschicht und das leitfähige Material bilden die leitfähigen Verbindungselemente 46.
  • Optional können Lotbereiche (z. B. Lotkugeln oder Lötkontakthügel) auf den leitfähigen Verbindungselementen 46 hergestellt werden. Die Lotkugeln können zum Durchführen einer Chipsondenprüfung (CP-Prüfung) an dem integrierten Schaltungs-Die 50 verwendet werden. Die CP-Prüfung kann an dem integrierten Schaltungs-Die 50 durchgeführt werden, um zu ermitteln, ob der integrierte Schaltungs-Die 50 ein erwiesenermaßen guter Die (KGD) ist. Somit werden nur integrierte Schaltungs-Dies 50, die KGDs sind, weiterbearbeitet und verkappt, und Dies, die die CP-Prüfung nicht bestehen, werden nicht verkappt. Nach der Prüfung können die Lotbereiche in späteren Bearbeitungsschritten entfernt werden.
  • Auf der aktiven Seite des integrierten Schaltungs-Dies 50, wie etwa auf den leitfähigen Verbindungselementen 46, kann eine dielektrische Schicht 48 hergestellt werden oder auch nicht. Die dielektrische Schicht 48 verkapselt die leitfähigen Verbindungselemente 46 seitlich und grenzt seitlich an den integrierten Schaltungs-Die 50 an. Zunächst kann die dielektrische Schicht 48 die leitfähigen Verbindungselemente 46 verdecken, sodass sich die oberste Fläche der dielektrischen Schicht 48 über obersten Flächen der leitfähigen Verbindungselemente 46 befindet. Bei einigen Ausführungsformen, bei denen Lotbereiche auf den leitfähigen Verbindungselementen 46 angeordnet sind, kann die dielektrische Schicht 48 auch die Lotbereiche verdecken. Alternativ können die Lotbereiche vor dem Herstellen der dielektrischen Schicht 48 entfernt werden.
  • Die dielektrische Schicht 48 kann ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 48 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 46 während der Herstellung des integrierten Schaltungs-Dies 50 durch die dielektrische Schicht 48 freigelegt. Bei einigen Ausführungsformen bleiben die leitfähigen Verbindungselemente 46 verdeckt und werden während eines späteren Prozesses zum Verkappen des integrierten Schaltungs-Dies 50 freigelegt. Durch das Freilegen der leitfähigen Verbindungselemente 46 können Lotbereiche entfernt werden, die auf den leitfähigen Verbindungselementen 46 vorhanden sein können.
  • Bei einigen Ausführungsformen ist der integrierte Schaltungs-Die 50 ein gestapeltes Bauelement, das mehrere Halbleitersubstrate 42 aufweist. Der integrierte Schaltungs-Die 50 kann zum Beispiel eine Speichervorrichtung sein, wie etwa ein Wide-I/O-Speichermodul, ein HMC-Modul, ein HBM-Modul, eine andere Art von Speichervorrichtung oder dergleichen. Bei diesen Ausführungsformen weist der untere Schaltungs-Die 50 mehrere Halbleitersubstrate 42 auf, die durch Substrat-Durchkontaktierungen (TSVs) miteinander verbunden sind. Die Halbleitersubstrate 42 können jeweils eine Verbindungsstruktur 40 aufweisen (oder auch nicht). Bei einigen Ausführungsformen sind die leitfähigen Verbindungselemente 46, die zum Herstellen von Außenanschlüssen mit den integrierten Schaltungs-Die 50 verwendet werden, TSVs, die in dem obersten Halbleitersubstrat 42 des gestapeltes Bauelements hergestellt sind.
  • Die 2 bis 6 zeigen Schnittansichten der Herstellung eines Die-Packages 100 (siehe 6) gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen kann das Die-Package 100 zum Beispiel ein System-on-a-Chip(SoC)-Package, ein System-on-an-Integrated-Chip(SoIC)-Package oder dergleichen sein. In 2 ist ein Halbleiter-Bauelement 102 dargestellt. Das Halbleiter-Bauelement 102 kann ein Speicherbauelement, ein Logikbauelement, ein Leistungsbauelement, eine Kombination davon oder dergleichen sein, das so konzipiert ist, dass es in Verbindung mit anderen Bauelementen in dem Die-Package 100 funktioniert. Es kann jedoch jede geeignete Funktionalität haben.
  • Bei einer Ausführungsform weist das Halbleiter-Bauelement 102 ein erstes Substrat 104, erste aktive Bauelemente (nicht einzeln dargestellt), erste Metallisierungsschichten 106, eine Bondschicht 108 und ein Bondmetall 110 in der Bondschicht 108 auf. Das erste Substrat 104 kann massives Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, wie etwa Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder eine Kombination davon. Andere Substrate, die verwendet werden können, sind mehrschichtige Substrate, Gradient-Substrate oder Hybridorientierungssubstrate.
  • Die ersten aktiven Bauelemente umfassen viele verschiedene aktive und passive Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Induktoren und dergleichen, die zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für das Halbleiter-Bauelement 102 verwendet werden können. Die ersten aktiven Bauelemente können mit allen geeigneten Verfahren entweder in oder andernfalls auf dem ersten Substrat 104 hergestellt werden.
  • Die ersten Metallisierungsschichten 106 werden über dem ersten Substrat 104 und den ersten aktiven Bauelementen hergestellt, und sie sind so konzipiert, dass sie die verschiedenen aktiven Bauelemente zu einer funktionellen Schaltung verbinden. Bei einer Ausführungsform werden die ersten Metallisierungsschichten 106 aus wechselnden Schichten aus dielektrischen und leitfähigen Materialien hergestellt, und sie können mit einem geeigneten Verfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess und dergleichen hergestellt werden. Bei einer Ausführungsform können vier Metallisierungsschichten verwendet werden, die durch mindestens eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) von dem ersten Substrat 104 getrennt sind, aber die exakte Anzahl von ersten Metallisierungsschichten 106 ist von dem Entwurf abhängig.
  • Über den ersten Metallisierungsschichten 106 wird die Bondschicht 108 abgeschieden. Die Bondschicht 108 kann zur Schmelzbondung (die auch als Oxid-Oxid-Bondung oder Dielektrikum-Dielektrikum-Bondung bezeichnet wird) verwendet werden. Bei einigen Ausführungsformen wird die Bondschicht 108 aus einem siliziumhaltigen dielektrischen Material hergestellt, wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen. Die Bondschicht 108 kann mit einem geeigneten Verfahren wie CVD, chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), PVD, Atomlagenabscheidung (ALD) oder dergleichen abgeschieden werden. Die Bondschicht 108 kann dann zum Beispiel mit einem CMP-Prozess (CMP: chemisch-mechanische Polierung) planarisiert werden.
  • Das Bondmetall 110 kann in der Bondschicht 108 hergestellt werden. Bei einer Ausführungsform kann das Bondmetall 110 dadurch hergestellt werden, dass zunächst Öffnungen in der Bondschicht 108 erzeugt werden und dann über der Oberseite der Bondschicht 108 ein Fotoresist aufgebracht wird, das anschließend strukturiert wird. Das strukturierte Fotoresist wird dann als eine Ätzmaske zum Ätzen der Bondschicht 108 verwendet, um Öffnungen zu erzeugen. Die Bondschicht 108 kann mit einem geeigneten Verfahren wie Trockenätzung [z. B. reaktive Ionenätzung (RIE) oder Neutralstrahlätzung (NBE) oder dergleichen], Nassätzung oder dergleichen geätzt werden. Das Bondmetall 110 kann auch als ein „Bondpad“ oder „Metallpad“ bezeichnet werden.
  • Nachdem die Öffnungen in der Bondschicht 108 erzeugt worden sind, werden sie mit dem Bondmetall 110 gefüllt. Bei einer Ausführungsform kann das Bondmetall 110 eine Seedschicht und ein Plattenmetall aufweisen. Die Seedschicht kann durch Schutzabscheidung über der Oberseite der Bondschicht 108 hergestellt werden und kann zum Beispiel eine Kupferschicht sein. Die Seedschicht kann in Abhängigkeit von den verwendeten Materialien mit Verfahren wie Sputtern, Aufdampfung, plasmaunterstützte chemische Aufdampfung (PECVD) oder dergleichen abgeschieden werden. Das Plattenmetall kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, über der Seedschicht abgeschieden werden. Das Plattenmetall kann Kupfer, eine Kupferlegierung oder dergleichen sein. Das Plattenmetall kann bei einigen Ausführungsformen ein Füllmaterial sein. Vor der Abscheidung der Seedschicht kann eine Sperrschicht (nicht einzeln dargestellt) durch Schutzabscheidung über der Oberseite der Bondschicht 108 hergestellt werden. Die Sperrschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • Bleiben wir bei 2. Das Halbleiter-Bauelement 102 kann TSVs 112 aufweisen, die sich durch das Substrat 104 erstrecken, um eine Übertragung von elektrischen Signalen zu ermöglichen. Bei anderen Ausführungsformen weist das Halbleiter-Bauelement 102 keine TSVs 112 auf. Bei einer Ausführungsform können die TSVs 112 dadurch hergestellt werden, dass zunächst TSV-Öffnungen in dem Substrat 104 erzeugt werden. Die TSV-Öffnungen können dadurch erzeugt werden, dass ein Fotoresist (nicht dargestellt) aufgebracht wird, das dann strukturiert wird, um Bereiche des Substrats 104 freizulegen, und anschließend die freigelegten Bereiche des Substrats 104 bis zu einer gewünschten Tiefe geätzt werden. Die TSV-Öffnungen können so erzeugt werden, dass sie sich in das Substrat 104 zumindest tiefer als die aktiven Bauelemente erstrecken, die in und/oder auf dem Substrat 104 hergestellt sind, und sie können sich bis zu einer Tiefe erstrecken, die größer als die spätere gewünschte Höhe des Substrats 104 ist. Dementsprechend kann die Tiefe von den aktiven Bauelementen auf dem Substrat 104 etwa 20 µm bis etwa 200 µm, zum Beispiel etwa 50 µm, betragen, obwohl sie von dem Gesamtentwurf abhängig ist.
  • Nachdem die TSV-Öffnungen in dem Substrat 104 erzeugt worden sind, können sie mit einem Belag (nicht dargestellt) belegt werden. Der Belag kann zum Beispiel ein Oxid, das aus Tetraethylorthosilicat (TEOS) hergestellt ist, oder Siliziumnitrid sein, aber alternativ kann jedes geeignete dielektrische Material verwendet werden. Der Belag kann durch PECVD hergestellt werden, aber alternativ können auch andere geeignete Verfahren, wie etwa PVD oder ein thermisches Verfahren, verwendet werden. Außerdem kann der Belag mit einer Dicke von etwa 0,1 µm bis etwa 5 µm, z. B. von etwa 1 µm, hergestellt werden.
  • Nachdem der Belag entlang Seitenwänden und Unterseiten der TSV-Öffnungen hergestellt worden ist, kann eine Sperrschicht (nicht einzeln dargestellt) hergestellt werden, und der Rest der TSV-Öffnungen kann mit einem ersten leitfähigen Material gefüllt werden, sodass die TSVs 112 entstehen. Das erste leitfähige Material kann Kupfer umfassen, aber alternativ können auch andere geeignete Materialien verwendet werden, wie etwa Aluminium, Legierungen, dotiertes Polysilizium, Kombinationen davon oder dergleichen. Das erste leitfähige Material kann durch Elektroplattierung von Kupfer auf einer Seedschicht (nicht dargestellt) hergestellt werden, sodass die TSV-Öffnungen gefüllt und überfüllt werden. Nachdem die TSV-Öffnungen gefüllt worden sind, können überschüssiger Belag, überschüssige Sperrschicht, überschüssige Seedschicht und überschüssiges erstes leitfähiges Material außerhalb der TSV-Öffnungen mit einem Planarisierungsprozess, wie etwa einer CMP, entfernt werden, aber es kann jedes geeignete Entfernungsverfahren verwendet werden. Bei einigen Ausführungsformen können die TSVs 112 so hergestellt werden, dass sie eine Breite von etwa 0,5 µm bis etwa 10 µm, z. B. von etwa 2 µm, haben. Bei einigen Ausführungsformen können die TSVs 112 so hergestellt werden, dass sie einen Abstand von etwa 1 µm bis etwa 40 µm, z. B. von etwa 10 µm, haben.
  • Bei einigen Ausführungsformen werden mehrere Halbleiter-Bauelemente 102 auf dem gleichen Substrat 104 hergestellt und dann zertrennt, um einzelne Halbleiter-Bauelemente 102 herzustellen. Die Halbleiter-Bauelemente 102 können durch Zersägen, mit einem Laserprozess, einem Ätzprozess oder dergleichen oder einer Kombination davon zertrennt werden. Nach dem Zertrennen kann das Halbleiter-Bauelement 102 bei einigen Ausführungsformen eine Dicke von etwa 30 µm bis etwa 200 µm, z. B. von etwa 100 µm, haben. Bei einigen Ausführungsformen kann das Halbleiter-Bauelement 102 eine Fläche von etwa 1 mm2 bis etwa 850 mm2, z. B. von etwa 30 mm2, haben. Das Halbleiter-Bauelement 102 kann aber auch andere Abmessungen als diese haben. Bei einigen Ausführungsformen können vor oder nach dem Zertrennen erwiesenermaßen gute Dies (KGDs) von fehlerhaften Dies getrennt werden.
  • 3 zeigt ein Bonden der Halbleiter-Bauelemente 102 an einen ersten Wafer 120. Bei einigen Ausführungsformen kann der erste Wafer 120 ein Anwendungsprozessor-Wafer sein, in dem Halbleiter-Dies (nicht einzeln dargestellt) so hergestellt sind, dass sie gemeinsam mit den Halbleiter-Bauelementen 120 funktionieren. Es kann jedoch jede geeignete Funktionalität, wie etwa eine weitere Speicher- oder andere Funktionalität, verwendet werden. Der erste Wafer 120 kann ein zweites Substrat 122 und zweite aktive Bauelemente (die in 3 nicht einzeln dargestellt sind) aufweisen. Bei einer Ausführungsform können das zweite Substrat 122 und die zweiten aktiven Bauelemente dem ersten Substrat 104 bzw. den ersten aktiven Bauelementen ähnlich sein, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind. Zum Beispiel kann das zweite Substrat 122 ein Halbleitersubstrat sein, und die zweiten aktiven Bauelemente können aktive und passive Bauelemente sein, die auf oder in dem zweiten Substrat 122 hergestellt sind. Es können jedoch jedes geeignete Substrat und alle geeigneten aktiven Bauelemente verwendet werden.
  • Der erste Wafer 120 kann außerdem eine zweite Metallisierungsschicht 124, eine zweite Bondschicht 126 und ein zweites Bondmetall 128 aufweisen. Bei einer Ausführungsform können die zweite Metallisierungsschicht 124, die zweite Bondschicht 126 und das zweite Bondmetall 128 der ersten Metallisierungsschicht 106, der ersten Bondschicht 108 bzw. dem ersten Bondmetall 110 ähnlich sein. Zum Beispiel kann das zweite Bondmetall 128 ein Metall sein, das nach dem Herstellen der zweiten Bondschicht 126 in die zweite Bondschicht 126 eingebracht wird.
  • Bei einer anderen Ausführungsform werden das zweite Bondmetall 128 und die zweite Bondschicht 126 als Teil der zweiten Metallisierungsschicht 124 hergestellt. Zum Beispiel kann die zweite Bondschicht 126 als eine erste dielektrische Schicht über den aktiven Bauelementen hergestellt werden, während das zweite Bondmetall 128 in der zweiten Bondschicht 126 und benachbart zu den aktiven Bauelementen hergestellt werden kann, was als eine „Viao“-Konfiguration bekannt ist. Es kann jedoch jede geeignete Anordnung für das zweite Bondmetall 128 und die zweite Bondschicht 126 verwendet werden.
  • Nachdem die zweite Bondschicht 126 und das zweite Bondmetall 128 hergestellt worden sind, können die Halbleiter-Bauelemente 102 an den ersten Wafer 120 gebondet werden. Bei einigen Ausführungsformen können die Halbleiter-Bauelemente 102 an den ersten Wafer 120 z. B. durch einen Hybridbondprozess gebondet werden, bei dem die erste Bondschicht 108 an die zweite Bondschicht 126 gebondet wird und das erste Bondmetall 110 an das zweite Bondmetall 128 gebondet wird. Bei einigen Ausführungsformen können Oberseiten des ersten Wafers 120 und der Halbleiter-Bauelemente 102 zunächst zum Beispiel durch eine Trockenbehandlung, eine Nassbehandlung, eine Plasmabehandlung, ein Behandlung mit einem inerten Gas, eine Behandlung mit H2, N2 oder O2 oder dergleichen oder eine Kombination davon aktiviert werden. Es kann jedoch jedes geeignete Aktivierungsverfahren verwendet werden.
  • Nach der Aktivierung können der erste Wafer 120 und die Halbleiter-Bauelemente 102 z. B. mit einer Chemikalienspülung gereinigt werden, und dann können die Halbleiter-Bauelemente 102 justiert werden und in physischen Kontakt mit dem ersten Wafer 120 gebracht werden. Die Halbleiter-Bauelemente 102 können zum Beispiel mit einem Pick-and-Place-Prozess auf dem ersten Wafer 120 platziert werden. Dann werden der erste Wafer 120 und die Halbleiter-Bauelemente 102 einer Wärmebehandlung unterzogen und einem Kontaktdruck ausgesetzt, um den ersten Wafer 120 durch Hybridbondung an die Halbleiter-Bauelemente 102 zu bonden. Zum Beispiel können der erste Wafer 120 und die Halbleiter-Bauelemente 102 einem Druck von etwa 200 kPa oder weniger und einer Temperatur von etwa 200 °C bis etwa 400 °C ausgesetzt werden, um die erste Bondschicht 108 und die zweite Bondschicht 126 zu verschmelzen. Der erste Wafer 120 und die Halbleiter-Bauelemente 102 können dann einer Temperatur bei oder über dem eutektischen Punkt für das Material des ersten Bondmetalls 110 und des zweiten Bondmetalls 128 ausgesetzt werden, z. B. von etwa 150 °C bis etwa 650 °C, um die metallischen Bondpads zu verschmelzen. Auf diese Weise entsteht durch die Verschmelzung des ersten Wafers 120 und der Halbleiter-Bauelemente 102 ein hybridgebondetes Bauelement. Bei einigen Ausführungsformen werden die gebondeten Dies gehärtet, getempert, gepresst oder in anderer Weise behandelt, um die Bondstelle zu verstärken oder zu vollenden.
  • Vorstehend ist zwar dargelegt worden, dass sich das zweite Bondmetall 128 in der zweiten Metallisierungsschicht 124 befindet und das erste Bondmetall 110 über der ersten Metallisierungsschicht 106 angeordnet ist, aber dies soll nur erläuternd und nicht beschränkend sein. Vielmehr kann jede geeignete Kombination verwendet werden, wie etwa die Anordnung des ersten Bondmetalls 110 in der ersten Metallisierungsschicht 106 (z. B. in der Viao-Schicht). Bei anderen Ausführungsformen kann der erste Wafer 120 durch direkte Flächenbondung, Metall-Metall-Bondung oder mit einem anderen Bondverfahren an die Halbleiter-Bauelemente 102 gebondet werden. Bei einer direkten Flächenbondung entsteht durch einen Reinigungs- und/oder Oberflächenaktivierungsprozess und anschließendes Durchführen eines Druck-, Erwärmungs- und/oder anderen Bondprozessschritts an den verbundenen Oberflächen eine Dielektrikum-Dielektrikum-Bondung oder eine Substrat-Substrat-Bondung. Bei einigen Ausführungsformen werden der erste Wafer 120 und die Halbleiter-Bauelemente 102 durch Metall-Metall-Bondung gebondet, die durch Verschmelzen von leitfähigen Elementen realisiert wird. Es kann jedes geeignete Bondverfahren verwendet werden.
  • 4 zeigt ein Dünnen der Halbleiter-Bauelemente 102, um die TSVs 112 freizulegen. Bei einer Ausführungsform kann das Dünnen der Halbleiter-Bauelemente 102 mit einem Planarisierungsprozess, wie etwa einem CMP-Prozess, erfolgen, bei dem Ätzmittel und Abrasivmittel zusammen mit einem Schleifblech verwendet werden, um das Material zur Reaktion zu bringen und es abzuschleifen, bis eine planare Oberfläche entsteht und die TSVs 112 freigelegt sind. Es kann jedoch auch ein anderes geeignetes Verfahren zum Freilegen der TSVs 112 verwendet werden, wie etwa ein Ätzprozess oder eine Reihe von mehreren Ätzprozessen.
  • 5 zeigt ein Herstellen von Dielektrikum-Durchkontaktierungen (TDVs) 130 auf dem zweiten Bondmetall 128. Bei anderen Ausführungsformen werden keine TDVs 130 hergestellt. Bei einer Ausführungsform können die TDVs 130 dadurch hergestellt werden, dass über dem zweiten Bondmetall 128 (oder über einer getrennt platzierten Seedschicht, falls gewünscht) zunächst ein Fotoresist (in 5 nicht einzeln dargestellt) platziert wird, das dann strukturiert wird. Bei einer Ausführungsform ist die in dem Fotoresist erzeugte Struktur eine Struktur für die TDVs 130. Die TDVs 130 können auf unterschiedlichen Seiten der Halbleiter-Bauelemente 102 hergestellt werden. Es kann jedoch jede geeignete Anordnung für die Struktur der TDVs 130 verwendet werden. Bei einigen Ausführungsformen können die TDVs 130 einen Abstand haben, der größer als der der TSVs 112 ist.
  • Nachdem das Fotoresist platziert und strukturiert worden ist, können die TDVs 130 in dem Fotoresist hergestellt werden. Bei einer Ausführungsform weisen die TDVs 130 ein oder mehrere leitfähige Materialien, wie etwa Kupfer, Wolfram, andere leitfähige Metalle oder dergleichen, auf, die zum Beispiel durch Elektroplattierung, stromlose Plattierung oder dergleichen abgeschieden werden können. Nachdem das leitfähige Material für die TDVs 130 abgeschieden worden ist, kann das Fotoresist mit einem geeigneten Entfernungsprozess entfernt werden, wie etwa einem Plasma-Ablösungsprozess oder durch nasschemisches Strippen. Bei einigen Ausführungsformen können die TDVs 130 so hergestellt werden, dass sie eine Breite von etwa 10 µm bis etwa 200 µm, z. B. von etwa 150 µm, haben. Außerdem können die TDVs 130 so hergestellt werden, dass sie eine Höhe von etwa 35 µm bis etwa 250 µm, z. B. von etwa 180 µm, haben. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • Nachdem die TDVs 130 hergestellt worden sind, kann bei einigen Ausführungsformen das erste Substrat 104 jedes Halbleiter-Bauelements 102 ausgespart werden. Die ersten Substrate 104 können zum Beispiel mit einem oder mehreren Ätzprozessen, wie etwa einem Nassätzprozess oder einem Trockenätzprozess, ausgespart werden. Es kann jedoch jedes geeignete Verfahren zum Aussparen der ersten Substrate 104 verwendet werden, sodass sich die TSVs 112 von den ersten Substraten 104 weg erstrecken. Auf diese Weise können die TSVs 112 aus dem ersten Substrat 104 des Die-Packages 100 herausragen, um einen Außenanschluss in späteren Bearbeitungsschritten zu erleichtern.
  • In 6 wird ein dielektrisches Material 132 abgeschieden, und ein Vereinzelungsprozess wird durchgeführt, sodass einzelne Die-Packages 100 entstehen. In 6 ist ein einzelnes Die-Package 100 gezeigt. Nach dem Aussparen der ersten Substrate 104 kann das dielektrische Material 132 über den Halbleiter-Bauelementen 102 und den TDVs 130 abgeschieden werden. Bei einigen Ausführungsformen kann das dielektrische Material 132 zum Beispiel ein Tieftemperatur-Polyimidmaterial sein, aber es kann auch ein anderes dielektrisches Material, wie etwa PBO, ein anderes Polymer, ein Harz, ein Epoxid oder dergleichen oder eine Kombination davon verwendet werden. In einigen Fällen kann das dielektrische Material 132 gehärtet werden.
  • Nach dem Abscheiden des dielektrischen Materials 132 kann der erste Wafer 120 gedünnt werden, und dann kann ein Vereinzelungsprozess durchgeführt werden, um das Die-Package 100 zu zertrennen. Bei einer Ausführungsform kann eine Rückseite des ersten Wafers 120 zum Beispiel mit einem Planarisierungsprozess, wie etwa einem CMP-Prozess oder einem Schleifprozess, gedünnt werden. Es kann jedoch jedes geeignete Verfahren zum Dünnen des ersten Wafers 120 verwendet werden, wie etwa eine einzelne Ätzung oder eine Reihe von mehreren Ätzungen oder eine Kombination aus Polierung und Ätzung. Der erste Wafer 120 kann mit einem Sägeprozess, einem Laserprozess, einem Ätzprozess oder dergleichen oder einer Kombination davon zertrennt werden.
  • Die 7 bis 20 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zum Herstellen einer ersten Package-Komponente 200 gemäß einigen Ausführungsformen. Gezeigt sind ein erster Package-Bereich 200A und ein zweiter Package-Bereich 200B, und in jedem der Package-Bereiche 200A und 200B werden ein oder mehrere der Die-Packages 100 in einem integrierten Schaltungs-Package verkappt. Die integrierten Schaltungs-Packages können auch als integrierte Fan-out-Packages (InFO-Packages) bezeichnet werden.
  • In 7 wird ein Trägersubstrat 202 bereitgestellt, und auf dem Trägersubstrat 202 wird eine Ablöseschicht 204 hergestellt. Das Trägersubstrat 202 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 202 kann ein Wafer, eine Platte oder dergleichen sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 202 hergestellt werden können.
  • Die Ablöseschicht 204 kann aus einem Material auf Polymerbasis hergestellt werden, das zusammen mit dem Trägersubstrat 202 von darüber befindlichen Strukturen, die in späteren Schritten hergestellt werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Ablöseschicht 204 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht 204 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 204 kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 202 beschichtet wird, oder dergleichen sein. Eine Oberseite der Ablöseschicht 204 kann egalisiert werden und kann ein hohes Maß an Planarität haben.
  • In 8 kann eine optionale rückseitige Umverteilungsstruktur 206 auf der Ablöseschicht 204 hergestellt werden. Bei der dargestellten Ausführungsform weist die rückseitige Umverteilungsstruktur 206 eine dielektrische Schicht 208, eine Metallisierungsstruktur 210 (die gelegentlich als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet wird) und eine dielektrische Schicht 212 auf. Die rückseitige Umverteilungsstruktur 206 ist optional, und bei einigen Ausführungsformen wird statt der rückseitigen Umverteilungsstruktur 206 eine dielektrische Schicht ohne Metallisierungsstrukturen auf der Ablöseschicht 204 hergestellt.
  • Auf der Ablöseschicht 204 kann die dielektrische Schicht 208 hergestellt werden. Eine Unterseite der dielektrischen Schicht 208 kann in Kontakt mit einer Oberseite der Ablöseschicht 204 sein. Bei einigen Ausführungsformen wird die dielektrische Schicht 208 aus einem Polymer hergestellt, wie etwa PBO, Polyimid, BCB oder dergleichen. Bei anderen Ausführungsformen wird die dielektrische Schicht 208 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen hergestellt. Die dielektrische Schicht 208 kann mit jedem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden.
  • Auf der dielektrischen Schicht 208 kann die Metallisierungsstruktur 210 hergestellt werden. Zum Beispiel kann die Metallisierungsstruktur 210 dadurch hergestellt werden, dass zunächst eine Seedschicht über der dielektrischen Schicht 208 hergestellt wird. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seedschicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 210. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seedschicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seedschicht und das leitfähige Material bilden die Metallisierungsstruktur 210.
  • Auf der Metallisierungsstruktur 210 und der dielektrischen Schicht 208 kann die dielektrische Schicht 212 hergestellt werden. Bei einigen Ausführungsformen wird die dielektrische Schicht 212 aus einem Polymer hergestellt, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und das unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen wird die dielektrische Schicht 212 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen hergestellt. Die dielektrische Schicht 212 kann durch Schleuderbeschichtung, CVD, Laminierung oder dergleichen oder einer Kombination davon hergestellt werden. Die dielektrische Schicht 212 wird dann strukturiert, um Öffnungen 214 zu erzeugen, die Teile der Metallisierungsstruktur 210 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren durchgeführt werden, wie etwa durch Belichten der dielektrischen Schicht 212, wenn die dielektrische Schicht 212 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel durch anisotropes Ätzen. Wenn die dielektrische Schicht 212 ein lichtempfindliches Material ist, kann sie nach dem Belichten entwickelt werden.
  • Es dürfte wohlverstanden sein, dass die rückseitige Umverteilungsstruktur 206 jede Anzahl von dielektrischen Schichten und Metallisierungsstrukturen aufweisen kann. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die vorstehend erörtert worden sind, wiederholt werden. Die Metallisierungsstrukturen können leitfähige Leitungen und leitfähige Durchkontaktierungen umfassen. Die leitfähigen Durchkontaktierungen können während der Herstellung der Metallisierungsstruktur dadurch hergestellt werden, dass die Seedschicht und das leitfähige Material der Metallisierungsstruktur in der Öffnung der darunter befindlichen dielektrischen Schicht abgeschieden werden. Die leitfähigen Durchkontaktierungen können die verschiedenen leitfähigen Leitungen elektrisch miteinander verbinden.
  • In 9 werden in den Öffnungen 214 Durchkontaktierungen 216 so hergestellt, dass sie sich von einer obersten dielektrischen Schicht der rückseitigen Umverteilungsstruktur 206 (z. B. der dielektrischen Schicht 212) weg erstrecken. Zum Beispiel können die Durchkontaktierungen 216 dadurch hergestellt werden, dass zunächst eine Seedschicht (nicht dargestellt) über der rückseitigen Umverteilungsstruktur 206 hergestellt wird, z. B. auf der dielektrischen Schicht 212 und auf Teilen der Metallisierungsstruktur 210, die von den Öffnungen 214 freigelegt werden. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einer speziellen Ausführungsform umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seedschicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Durchkontaktierungen. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seedschicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seedschicht und das leitfähige Material bilden die Durchkontaktierungen 216.
  • In 10 werden integrierte Schaltungs-Dies 50 und Die-Packages 100 mit einem Klebstoff 218 an die dielektrische Schicht 212 angeklebt. In jedem der Package-Bereiche 200A und 200B werden integrierte Schaltungs-Dies 50 und Die-Packages 100 einer gewünschten Art und in einer gewünschten Menge angeklebt. Bei der dargestellten Ausführungsform werden ein integrierter Schaltungs-Die 50 und ein Die-Package 100 in jedem Package-Bereich 200A und 200B angeklebt. Der integrierte Schaltungs-Die 50 und das Die-Package 100 können zueinander benachbart angeklebt werden, wie dargestellt, oder sie können bei anderen Ausführungsformen durch eine oder mehrere Durchkontaktierungen 216 getrennt werden. Der integrierte Schaltungs-Die 50 und das Die-Package 100 können anders als dargestellt angeordnet werden, und weitere integrierte Schaltungs-Dies, Die-Packages oder andere Bauelemente können ebenfalls in jedem Package-Bereich angeklebt werden.
  • Bei einigen Ausführungsformen kann der integrierte Schaltungs-Die 50 ein vorstehend beschriebenes Speicherbauelement sein, wie etwa ein DRAM-Die, ein SRAM-Die, ein HMC-Modul, ein HBM-Modul, ein Wide-Input/Output-Speichermodul oder dergleichen. Bei einigen Ausführungsformen kann das Die-Package 100 ein vorstehend beschriebenes System-on-a-Chip (SoC) sein, oder das Die-Package 100 kann ein Logikbauelement, wie etwa ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein Microcontroller oder dergleichen sein. Der integrierte Schaltungs-Die 50 und das Die-Package 100 können unterschiedliche Größen (z. B. unterschiedliche Höhen und/oder Flächeninhalte) haben, oder sie können die gleiche Größe (z. B. die gleichen Höhen und/oder Flächeninhalte) haben. Der Platz, der für die Durchkontaktierungen 216 in den Package-Bereichen 200A und 200B zur Verfügung steht, kann begrenzt sein, insbesondere wenn der integrierte Schaltungs-Die 50 oder das Die-Package 100 ein Bauelement mit einer großen Grundfläche, wie etwa ein SoC, aufweist. Die Verwendung der rückseitigen Umverteilungsstruktur 206 ermöglicht eine verbesserte Verbindungsanordnung, wenn die Package-Bereiche 200A und 200B nur einen begrenzten Platz haben, der für die Durchkontaktierungen 216 verfügbar ist.
  • Der Klebstoff 218 wird auf die Rückseiten der integrierten Schaltungs-Dies 50 und der Die-Packages 100 aufgebracht und klebt die integrierten Schaltungs-Dies 50 und die Die-Packages 100 an die rückseitige Umverteilungsstruktur 206, wie etwa an die dielektrische Schicht 212. Der Klebstoff 218 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 218 kann auf die Rückseiten der integrierten Schaltungs-Dies 50 und der Die-Packages 100 aufgebracht werden, oder er kann über der Oberfläche des Trägersubstrats 202 aufgebracht werden. Der Klebstoff 218 kann zum Beispiel vor dem Zertrennen auf die Rückseiten der integriertes Schaltungs-Dies 50 und der Die-Packages 100 aufgebracht werden.
  • In 11 wird ein Verkapselungsmaterial 220 auf den und um die verschiedenen Komponenten abgeschieden. Nach der Abscheidung verkapselt das Verkapselungsmaterial 220 die Durchkontaktierungen 216, die integrierten Schaltungs-Dies 50 und die Die-Packages 100. Das Verkapselungsmaterial 220 kann eine Formmasse, ein Epoxid, ein Harz oder dergleichen sein. Das Verkapselungsmaterial 220 kann durch Formpressen, Pressspritzen oder dergleichen so über dem Trägersubstrat 202 aufgebracht werden, dass die Durchkontaktierungen 216, die integrierten Schaltungs-Dies 50 und/oder die Die-Packages 100 verdeckt und/oder bedeckt werden. Das Verkapselungsmaterial 220 wird außerdem in Spaltbereichen zwischen den integrierten Schaltungs-Dies 50 und den Die-Packages 100 hergestellt. Das Verkapselungsmaterial 220 kann in flüssiger oder halbflüssiger Form aufgebracht werden und anschließend gehärtet werden.
  • In 12 wird ein Planarisierungsprozess an dem Verkapselungsmaterial 220 durchgeführt, um die Durchkontaktierungen 216, die leitfähigen Verbindungselemente 46 der integrierten Schaltungs-Dies 50 und die TSVs 112 und die TDVs 130 der Die-Packages 100 freizulegen. Durch den Planarisierungsprozess kann auch Material der Durchkontaktierungen 216, der dielektrischen Schichten 48 und/oder der leitfähigen Verbindungselemente 46 der integrierten Schaltungs-Dies 50 oder des dielektrischen Materials 132, der TSVs 112 und/oder der TDVs 130 der Die-Packages 100 entfernt werden. Nach dem Planarisierungsprozess können Oberseiten der Durchkontaktierungen 216, der dielektrischen Schichten 48, der leitfähigen Verbindungselemente 46, des dielektrischen Materials 132, der TSVs 112, der TDVs 130 und/oder des Verkapselungsmaterials 220 koplanar sein. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess oder dergleichen sein. Bei einigen Ausführungsformen kann die Planarisierung entfallen, zum Beispiel wenn die Durchkontaktierungen 216, die leitfähigen Verbindungselemente 46, die TSVs 112 und/oder die TDVs 130 bereits freiliegen.
  • In den 13 bis 16 wird eine vorderseitige Umverteilungsstruktur 222 (siehe 16) über dem Verkapselungsmaterial 220, den Durchkontaktierungen 216, den integrierten Schaltungs-Dies 50 und den Die-Packages 100 hergestellt. Die vorderseitige Umverteilungsstruktur 222 umfasst dielektrische Schichten 224, 228, 232 und 236 und Metallisierungsstrukturen 226, 230 und 234. Die Metallisierungsstrukturen können auch als Umverteilungsschichten (RDLs) oder Umverteilungsleitungen bezeichnet werden. Die vorderseitige Umverteilungsstruktur 222 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen dargestellt. Es können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen in der vorderseitigen Umverteilungsstruktur 222 hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse wiederholt werden.
  • In 13 wird die dielektrische Schicht 224 auf dem Verkapselungsmaterial 220, den Durchkontaktierungen 216, den leitfähigen Verbindungselementen 46, den TSVs 112 und den TDVs 130 abgeschieden. Bei einigen Ausführungsformen wird die dielektrische Schicht 224 aus einem lichtempfindlichen Material, wie etwa PBO, Polyimid, BCB oder dergleichen, hergestellt, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 224 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Anschließend wird die dielektrische Schicht 224 strukturiert. Durch das Strukturieren werden Öffnungen erzeugt, die Teile der Durchkontaktierungen 216, der leitfähigen Verbindungselemente 46, der TSVs 112 und der TDVs 130 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 224, wenn die dielektrische Schicht 224 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel durch anisotropes Ätzen. Wenn die dielektrische Schicht 224 ein lichtempfindliches Material ist, kann sie nach dem Belichten entwickelt werden.
  • Dann wird die Metallisierungsstruktur 226 hergestellt. Die Metallisierungsstruktur 226 umfasst Leitungsteile (die auch als leitfähige Leitungen bezeichnet werden) auf und entlang der Hauptfläche der dielektrischen Schicht 224. Die Metallisierungsstruktur 226 umfasst weiterhin Durchkontaktierungsteile (die auch als leitfähige Durchkontaktierungen bezeichnet werden), die sich durch die dielektrische Schicht 224 erstrecken, um die Durchkontaktierungen 216, die integrierten Schaltungs-Dies 50 und die Die-Packages 100 physisch und elektrisch zu verbinden. Als ein Beispiel zum Herstellen der Metallisierungsstruktur 226 wird eine Seedschicht über der dielektrischen Schicht 224 und in den Öffnungen hergestellt, die sich durch die dielektrische Schicht 224 erstrecken. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seedschicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 226. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird dann ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Die Kombination aus dem leitfähigen Material und den darunter befindlichen Teilen der Seedschicht bildet die Metallisierungsstruktur 226. Dann werden das Fotoresist und die Teile der Seedschicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Bei einigen Ausführungsformen können die Durchkontaktierungsteile der Metallisierungsstruktur 226 einen Abstand von etwa 0,8 µm bis etwa 20 µm haben.
  • Die Durchkontaktierungsteile der Metallisierungsstruktur 226 können so hergestellt werden, dass elektrische Verbindungen mit leitfähigen Strukturelementen, wie etwa den Durchkontaktierungen 216, den leitfähigen Verbindungselementen 46, den TSVs 112 und den TDVs 130, entstehen, wie in 13 gezeigt ist. Die Durchkontaktierungsteile der Metallisierungsstruktur 226 können so strukturiert werden, dass elektrische Verbindungen mit diesen leitfähigen Strukturelementen auch dann entstehen, wenn die leitfähigen Strukturelemente unterschiedliche Größen oder Abstände haben. Zum Beispiel können die leitfähigen Verbindungselemente 46 eine größere Breite oder einen größeren Abstand als die TDVs 130 oder die TSVs 112 haben. In einigen Fällen können einige leitfähige Strukturelemente einen relativ kleinen Abstand im Vergleich zu dem der Durchkontaktierungsteile der Metallisierungsstruktur 226 haben, oder die leitfähige Strukturelemente können einen Abstand haben, der kleiner als der der Durchkontaktierungsteile der Metallisierungsstruktur 226 ist. In Fällen wie diesen kann bei einigen Ausführungsformen ein einziger Durchkontaktierungsteil der Metallisierungsstruktur 226 so hergestellt werden, dass er sich quer über zwei oder mehr benachbarte leitfähige Strukturelemente erstreckt. Auf diese Weise kann der Durchkontaktierungsteil eine elektrische Verbindung mit mehreren leitfähigen Strukturelementen herstellen. In 13 ist zum Beispiel nur ein Durchkontaktierungsteil der Metallisierungsstruktur 226 gezeigt, der sich quer über zwei TSVs 112 erstreckt, sodass eine elektrische Verbindung mit diesen zwei TSVs 112 entsteht. Dadurch, dass die Metallisierungsstruktur 226 auf diese Weise hergestellt wird, können Bauelemente, die unterschiedliche Größen, Abstände oder Arten von leitfähigen Strukturelementen haben, durch die Metallisierungsstruktur 226 verbunden werden. Zum Beispiel kann die Metallisierungsstruktur 226 mehrere Bauelemente verbinden, die mit Prozessen unterschiedlicher Technologieknoten hergestellt werden und unterschiedliche Arten von leitfähigen Strukturelementen haben, die zum Herstellen einer elektrischen Verbindung verwendet werden.
  • In 14 wird auf der Metallisierungsstruktur 226 und der dielektrischen Schicht 224 die dielektrische Schicht 228 abgeschieden. Die dielektrische Schicht 228 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 224 hergestellt werden. Dann wird die Metallisierungsstruktur 230 hergestellt. Die Metallisierungsstruktur 230 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 228. Die Metallisierungsstruktur 230 umfasst außerdem Durchkontaktierungsteile, die sich durch die dielektrische Schicht 228 erstrecken, um die Metallisierungsstruktur 226 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 230 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 226 hergestellt werden. Bei einigen Ausführungsformen hat die Metallisierungsstruktur 230 eine andere Größe als die Metallisierungsstruktur 226. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 230 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 226 sein. Außerdem kann die Metallisierungsstruktur 230 mit einem größeren Abstand als die Metallisierungsstruktur 226 hergestellt werden.
  • In 15 wird auf der Metallisierungsstruktur 230 und der dielektrischen Schicht 228 die dielektrische Schicht 232 abgeschieden. Die dielektrische Schicht 232 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 224 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 234 hergestellt. Die Metallisierungsstruktur 234 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 232. Die Metallisierungsstruktur 234 umfasst außerdem Durchkontaktierungsteile, die sich durch die dielektrische Schicht 232 erstrecken, um die Metallisierungsstruktur 230 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 234 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 226 hergestellt werden. Die Metallisierungsstruktur 234 ist die oberste Metallisierungsstruktur der vorderseitigen Umverteilungsstruktur 222. Daher sind alle Zwischen-Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 222 (z. B. die Metallisierungsstrukturen 226 und 230) zwischen der Metallisierungsstruktur 234 und den integrierten Schaltungs-Dies 50 und den Die-Packages 100 angeordnet. Bei einigen Ausführungsformen hat die Metallisierungsstruktur 234 eine andere Größe als die Metallisierungsstrukturen 226 und 230. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 234 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstrukturen 226 und 230 sein. Außerdem kann die Metallisierungsstruktur 234 mit einem größeren Abstand als die Metallisierungsstruktur 230 hergestellt werden.
  • In 16 wird auf der Metallisierungsstruktur 234 und der dielektrischen Schicht 232 die dielektrische Schicht 236 abgeschieden. Die dielektrische Schicht 236 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 224 hergestellt werden. Die dielektrische Schicht 236 ist die oberste dielektrische Schicht der vorderseitigen Umverteilungsstruktur 222. Daher sind alle Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 222 (d. h., die Metallisierungsstrukturen 226, 230 und 234) zwischen der dielektrischen Schicht 236 und den integrierten Schaltungs-Dies 50 und den Die-Packages 100 angeordnet. Außerdem sind alle dielektrischen Zwischenschichten der vorderseitigen Umverteilungsstruktur 222 (d. h., die dielektrischen Schichten 224, 228 und 232) zwischen der dielektrischen Schicht 236 und den integrierten Schaltungs-Dies 50 und den Die-Packages 100 angeordnet.
  • In 17 werden Metallisierungen unter dem Kontakthügel (UBMs) 238 für Außenanschlüsse an die vorderseitige Umverteilungsstruktur 222 hergestellt. Die UBMs 238 haben Kontakthügelteile auf und entlang der Hauptfläche der dielektrischen Schicht 236 sowie Durchkontaktierungsteile, die sich durch die dielektrische Schicht 236 erstrecken, um mit der Metallisierungsstruktur 234 physisch und elektrisch verbunden zu werden. Dadurch werden die UBMs 238 elektrisch mit den Durchkontaktierungen 216 und den integrierten Schaltungs-Dies 50 und den Die-Packages 100 verbunden. Die UBMs 238 können aus dem gleichen Material wie die Metallisierungsstruktur 226 oder aus einem anderen Material oder einer Kombination von Materialien hergestellt werden. Bei einigen Ausführungsformen können die UBMs 238 eine andere Größe als die Metallisierungsstruktur 226, 230 oder 234 haben. Bei einigen Ausführungsformen werden außerdem UBMs 240 für einen Außenanschluss von oberflächenmontierbaren Bauelementen 242 (die später beschrieben werden) an die vorderseitige Umverteilungsstruktur 222 hergestellt.
  • In 18 werden auf den UBMs 238 leitfähige Verbindungselemente 250 hergestellt. Die leitfähigen Verbindungselemente 250 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die Verbindungselemente 250 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die Verbindungselemente 250 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann ein Aufschmelzprozess durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform sind die leitfähigen Verbindungselemente 250 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und können im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • Bleiben wir bei 18. Ein oder mehrere oberflächenmontierbare Bauelemente 242 werden an den UBMs 240 befestigt, um eine elektrische Verbindung mit der Umverteilungsstruktur 222 herzustellen. Die oberflächenmontierbaren Bauelemente 242 können zum Beispiel Halbleiter-Bauelemente oder andere Bauelemente sein, die ein oder mehrere passive Bauelemente, wie etwa Kondensatoren, Widerstände, Induktoren und dergleichen, sind. Die oberflächenmontierbaren Bauelemente 242 können zum Beispiel integrierte passive Bauelemente (IPDs) sein. Die integrierten oberflächenmontierbaren Bauelemente 242, die an der Umverteilungsstruktur 222 befestigt sind, können ähnliche Bauelemente oder unterschiedliche Arten von Bauelementen sein. 18 zeigt eine Platzierung von zwei oberflächenmontierbaren Bauelementen 242, aber bei anderen Ausführungsformen können mehr oder weniger oberflächenmontierbare Bauelemente 242 befestigt werden.
  • Bei anderen Ausführungsformen können die oberflächenmontierbaren Bauelemente 242 vor der Herstellung der leitfähigen Verbindungselemente 250 befestigt werden. Die oberflächenmontierbaren Bauelemente 242 können zum Beispiel dadurch befestigt werden, dass nacheinander Verbindungselemente (z. B. leitfähige Kontakthügel oder Pads) der oberflächenmontierbaren Bauelemente 242, wie etwa Lotkugeln, in ein Lötmittel getaucht werden und dann mit einem Pick-and-Place-Gerät die Verbindungselemente der oberflächenmontierbaren Bauelemente 242 physisch zu entsprechenden UBMs 240 ausgerichtet werden. In einigen Fällen kann ein Aufschmelzprozess durchgeführt werden, um die Verbindungselemente der oberflächenmontierbaren Bauelemente 242 zu verbinden. In einigen Fällen kann der Aufschmelzprozess sowohl an den oberflächenmontierbaren Bauelementen 242 als auch an den leitfähigen Verbindungselementen 250 durchgeführt werden.
  • Bei einigen Ausführungsformen wird eine Unterfüllung zwischen jedem oberflächenmontierbaren Bauelement 242 und der Umverteilungsstruktur 222 so hergestellt, dass sie die Verbindungselemente der oberflächenmontierbaren Bauelemente 242 umschließt. Die Unterfüllung kann mechanische Spannungen reduzieren und die Verbindungsstellen gegen eine Beschädigung durch den Aufschmelzprozess schützen. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren nach dem Befestigen der oberflächenmontierbaren Bauelemente 242 hergestellt werden, oder sie kann mit einem geeigneten Abscheidungsverfahren vor dem Befestigen der oberflächenmontierbaren Bauelemente 242 hergestellt werden. Bei einigen Ausführungsformen, bei denen ein Lötmittel zum Befestigen der oberflächenmontierbaren Bauelemente 242 verwendet wird, kann dieses als die Unterfüllung fungieren.
  • In 19 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 202 von der rückseitigen Umverteilungsstruktur 206, z. B. von der dielektrischen Schicht 208, abzulösen. Bei einigen Ausführungsformen umfasst das Ablösen ein Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, auf die Ablöseschicht 204, sodass sich diese durch die Wärme des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Dann wird die Struktur gewendet und auf einem Band platziert.
  • In 20 werden leitfähige Verbindungselemente 252 so hergestellt, dass sie sich durch die dielektrische Schicht 208 erstrecken, um die Metallisierungsstruktur 210 zu kontaktieren. Durch die dielektrische Schicht 208 werden Öffnungen erzeugt, um Teile der Metallisierungsstruktur 210 freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden. In den Öffnungen werden die leitfähigen Verbindungselemente 252 hergestellt. Bei einigen Ausführungsformen umfassen die leitfähigen Verbindungselemente 252 Lötmittel, und sie werden mit einem Lötmittel-Tauchprozess hergestellt. Bei einigen Ausführungsformen umfassen die leitfähigen Verbindungselemente 252 eine leitfähige Paste, wie etwa Lotpaste, Silberpaste oder dergleichen, und sie werden in einem Druckprozess verteilt. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 252 in ähnlicher Weise und aus einem ähnlichen Material wie die leitfähigen Verbindungselemente 250 hergestellt.
  • Die 21 und 22 zeigen eine Herstellung und Implementierung von Packages 300 gemäß einigen Ausführungsformen. Die Packages 300 werden aus den integrierten Schaltungs-Packages (z. B. den integrierten Schaltungs-Dies 50 und den Die-Packages 100) hergestellt, die in der ersten Package-Komponente 200 hergestellt sind. Die Packages 300 können auch als Package-on-Package(PoP)-Strukturen oder Bauelementstapel bezeichnet werden.
  • In 21 werden zweite Package-Komponenten 350 mit den ersten Package-Komponenten 200 verbunden. In jedem der Package-Bereiche 200A und 200B wird eine der zweiten Package-Komponenten 350 verbunden, um einen Bauelementstapel in jedem Bereich der ersten Package-Komponente 200 herzustellen. Die zweite Package-Komponenten 350 weisen ein Substrat 302 und einen oder mehrere Stapel-Dies 310 (z. B. 310A und 310B) auf, die mit dem Substrat 302 verbunden sind. Es ist zwar nur eine Gruppe von Stapel-Dies 310 (z. B. 310A und 310B) dargestellt, aber bei anderen Ausführungsformen können mehrere Stapel-Dies 310 (die jeweils einen oder mehrere aufeinandergestapelte Dies umfassen) so nebeneinander angeordnet werden, dass sie mit der gleichen Fläche des Substrats 302 verbunden werden. Bei einer Ausführungsform sind die Stapel-Dies 310 gestapelte Speicher-Dies. Die Stapel-Dies 310 können Speicher-Dies, zum Beispiel Kleinleistungs(LP)-Speichermodule mit doppelter Datenrate (DDR), sein, wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule.
  • Das Substrat 302 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt werden. Bei einigen Ausführungsformen können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen, verwendet werden. Außerdem kann das Substrat 302 ein Halbleiter-auf-Isolator(SOI)-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder eine Kombination davon. Das Substrat 302 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten(PCB)-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Substrat 302 verwendet werden.
  • Das Substrat 302 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Es können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für die zweiten Package-Komponenten 350 verwendet werden. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden. Das Substrat 302 kann außerdem Metallisierungsschichten (nicht dargestellt) und leitfähige Durchkontaktierungen 308 aufweisen. Die Metallisierungsschichten werden über den aktiven und passiven Bauelementen hergestellt, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus dielektrischem Material (z. B. einem dielektrischen Low-k-Material) und leitfähigem Material (z. B. Kupfer) hergestellt werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden und mit einem geeigneten Verfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen hergestellt werden können. Bei einigen Ausführungsformen weist das Substrat 302 keine aktiven und passiven Bauelemente auf.
  • Das Substrat 302 kann Bondpads 304 auf einer ersten Seite des Substrats 302 zum Verbinden mit den Stapel-Dies 310 und Bondpads 306 auf einer der ersten Seite des Substrats 302 gegenüberliegenden zweiten Seite des Substrats 302 zum Verbinden mit den leitfähigen Verbindungselementen 252 aufweisen. Bei einigen Ausführungsformen werden die Bondpads 304 und 306 durch Erzeugen von Aussparungen (nicht dargestellt) in dielektrische Schichten (nicht dargestellt) auf der ersten und der zweiten Seite des Substrats 302 hergestellt. Die Aussparungen können ein Einbetten der Bondpads 304 und 306 in die dielektrischen Schichten ermöglichen. Bei anderen Ausführungsformen werden die Aussparungen weggelassen, da die Bondpads 304 und 306 auf der dielektrischen Schicht hergestellt werden können. Bei einigen Ausführungsformen weisen die Bondpads 304 und 306 eine dünne Seedschicht (nicht dargestellt) aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen oder einer Kombination davon auf. Das leitfähige Material der Bondpads 304 und 306 kann über der dünnen Seedschicht abgeschieden werden. Das leitfähige Material kann durch elektrochemische Plattierung, stromlose Plattierung, CVD, Atomlagenabscheidung (ALD), PVD oder dergleichen oder eine Kombination davon abgeschieden werden. Bei einer Ausführungsform ist das leitfähige Material der Bondpads 304 und 306 Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon. Die Bondpads 306 können in einigen Fällen als „Kontaktpads“ bezeichnet werden.
  • Bei einer Ausführungsform sind die Bondpads 304 und 306 UBMs, die drei Schichten aus leitfähigen Materialien aufweisen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titan-Wolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, können ebenfalls für die Herstellung der Bondpads 304 und 306 verwendet werden. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 304 und 306 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Anmeldung liegen. Bei einigen Ausführungsformen verlaufen die leitfähigen Durchkontaktierungen 308 durch das Substrat 302, und sie verbinden mindestens eines der Bondpad 304 mit mindestens einem der Bondpads 306.
  • Bei der dargestellten Ausführungsform werden die Stapel-Dies 310 durch Drahtverbindungen 312 mit dem Substrat 302 verbunden, aber es können auch andere Verbindungen verwendet werden, wie etwa leitfähige Kontakthügel. Die Stapel-Dies 310 und die Drahtverbindungen 312 können mit einem Formmaterial 314 verkapselt werden. Das Formmaterial 314 kann zum Beispiel durch Formpressen auf den Stapel-Dies 310 und den Drahtverbindungen 312 hergestellt werden. Bei einigen Ausführungsformen ist das Formmaterial 314 eine Formmasse, ein Polymer, ein Epoxid, ein Siliziumoxid-Füllmaterial oder dergleichen oder eine Kombination davon. Zum Härten des Formmaterials 314 kann ein Härtungsprozess durchgeführt werden, der eine thermische Härtung, eine UV-Härtung oder dergleichen oder eine Kombination davon sein kann.
  • Bei einigen Ausführungsformen werden die Stapel-Dies 310 und die Drahtverbindungen 312 in dem Formmaterial 314 vergraben, und nach dem Härten des Formmaterials 314 wird ein Planarisierungsprozess, wie etwa ein Schleifprozess, durchgeführt, um überschüssige Teile des Formmaterials 314 zu entfernen und eine planare Oberfläche für die zweiten Package-Komponenten 350 bereitzustellen.
  • Nachdem die zweiten Package-Komponenten 350 hergestellt worden sind, werden sie mittels der leitfähigen Verbindungselemente 252, der Bondpads 306 und einer Metallisierungsstruktur der rückseitigen Umverteilungsstruktur 206 mechanisch und elektrisch an die erste Package-Komponente 200 gebondet. Bei einigen Ausführungsformen können die Stapel-Dies 310 über die Drahtverbindungen 312, die Bondpads 304 und 306, die leitfähigen Durchkontaktierungen 308, die leitfähigen Verbindungselemente 252, die rückseitige Umverteilungsstruktur 206, die Durchkontaktierungen 216 und die vorderseitige Umverteilungsstruktur 222 mit den integrierten Schaltungs-Dies 50 und den Die-Packages 100 verbunden werden.
  • Bei einigen Ausführungsformen wird ein Lotresist auf der Seite des Substrats 302 hergestellt, die den Stapel-Dies 310 gegenüberliegt. Die leitfähigen Verbindungselemente 252 können in Öffnungen in dem Lotresist angeordnet werden, um mit leitfähigen Strukturelementen (z. B. den Bondpads 306) in dem Substrat 302 elektrisch und mechanisch verbunden zu werden. Das Lotresist kann zum Schützen von Bereichen des Substrats 302 gegen äußere Beschädigung verwendet werden. Bei einigen Ausführungsformen wird ein Epoxid-Flussmittel (nicht dargestellt) auf die leitfähigen Verbindungselemente 252 aufgebracht, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels nach dem Befestigen der zweiten Package-Komponenten 350 an den ersten Package-Komponenten 200 bestehen bleibt.
  • Bei einigen Ausführungsformen wird eine Unterfüllung zwischen der ersten Package-Komponente 200 und den zweiten Package-Komponenten 350 so hergestellt, dass sie die leitfähigen Verbindungselemente 252 umschließt. Die Unterfüllung kann mechanische Spannungen reduzieren und die Verbindungsstellen schützen, die durch das Aufschmelzen der leitfähigen Verbindungselemente 252 entstehen. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem die zweiten Package-Komponenten 350 befestigt worden sind, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor die zweiten Package-Komponenten 350 befestigt werden. Bei Ausführungsformen, bei denen das Epoxid-Flussmittel aufgebracht wird, kann dieses als die Unterfüllung fungieren.
  • In 22 wird ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen, z. B. zwischen dem ersten Package-Bereich 200A und dem zweiten Package-Bereich 200B, durchgeführt. Durch das Zersägen wird der erste Package-Bereich 200A von dem zweiten Package-Bereich 200B getrennt. Das resultierende zertrennte Package 300 stammt aus dem ersten Package-Bereich 200A oder dem zweiten Package-Bereich 200B. Bei einigen Ausführungsformen wird der Vereinzelungsprozess durchgeführt, nachdem die zweiten Package-Komponenten 350 mit der ersten Package-Komponente 200 verbunden worden sind. Bei anderen Ausführungsformen (nicht dargestellt) wird der Vereinzelungsprozess durchgeführt, bevor die zweiten Package-Komponenten 350 mit der ersten Package-Komponente 200 verbunden werden, zum Beispiel nachdem das Trägersubstrat 202 abgelöst worden ist und die leitfähigen Verbindungselemente 252 hergestellt worden sind. Auf diese Weise kann ein Package 300 gemäß einigen Ausführungsformen hergestellt werden.
  • Durch Herstellen der ersten Package-Komponente 200 so, dass ein integrierter Schaltungs-Die 50 benachbart zu einem Die-Package 100 ist, sind ein Package mit einer kleineren Größe und reduzierte Herstellungskosten möglich. Durch Befestigen des integrierten Schaltungs-Dies 50 und des Die-Packages 100 an der gleichen Umverteilungsstruktur (z. B. 222) kann außerdem ein Trassierungsabstand zwischen dem integrierten Schaltungs-Die 50 und dem Die-Package 100 reduziert werden, und dadurch kann der Hochgeschwindigkeitsbetrieb des Packages 300 verbessert werden. Durch Verwenden der hier beschriebenen Verfahren können der integrierte Schaltungs-Die 50 und das Die-Package 100 unter Verwendung von leitfähigen Verbindungselementen mit unterschiedlichen Größen oder Abständen mit der Umverteilungsstruktur 222 verbunden werden, was eine Entwurfsflexibilität ermöglicht. Außerdem können Größe und Kosten eines Packages 300 durch Herstellen eines Die-Packages 100 aus zwei oder mehr Halbleiter-Bauelementen 102, die mit einem ersten Wafer 120 zu einer SoIC-Struktur oder dergleichen verbunden werden, reduziert werden.
  • In 23 wird bei einigen Ausführungsformen ein Package 300 an ein Package-Substrat 450 gebondet, um eine Package-Struktur 400 herzustellen. Das Package 300 kann unter Verwendung der leitfähigen Verbindungselemente 250 an dem Package-Substrat 450 montiert werden. Das Package-Substrat 450 kann einen Substratkern 402 und Bondpads 404 über dem Substratkern 402 aufweisen. Der Substratkern 402 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt werden. Alternativ können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen, verwendet werden. Außerdem kann das Substrat 402 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder eine Kombination davon. Der Substratkern 402 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder alternativ andere PCB-Materialien oder -Schichten. Aufbauschichten, wie etwa eine ABF, oder andere Schichtstoffe können ebenfalls für den Substratkern 402 verwendet werden.
  • Der Substratkern 402 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für die Package-Struktur 400 verwendet werden. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Der Substratkern 402 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) aufweisen, wobei die Bondpads 404 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen verbunden sind. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus dielektrischem Material (z. B. einem dielektrischen Low-k-Material) und leitfähigem Material (z. B. Kupfer) hergestellt werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden und mit einem geeigneten Verfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen hergestellt werden können. Bei einigen Ausführungsformen weist der Substratkern 402 keine aktiven und passiven Bauelemente auf.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 250 aufgeschmolzen, um die erste Package-Komponente 200 an den Bondpads 404 zu befestigen. Die leitfähigen Verbindungselemente 250 verbinden das Package-Substrat 450, das Metallisierungsschichten in dem Substratkern 402 umfasst, elektrisch und/oder physisch mit der ersten Package-Komponente 200. Bei einigen Ausführungsformen wird ein Lotresist 406 auf dem Substratkern 402 hergestellt. Die leitfähigen Verbindungselemente 250 können in Öffnungen in dem Lotresist 406 angeordnet werden, um elektrisch und mechanisch mit den Bondpads 404 verbunden zu werden. Das Lotresist 406 kann zum Schützen von Bereichen des Substratkerns 402 gegen äußere Beschädigung verwendet werden.
  • Ein Epoxid-Flussmittel (nicht dargestellt) kann auf die leitfähigen Verbindungselemente 250 aufgebracht werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels nach dem Befestigen der ersten Package-Komponente 200 an dem Package-Substrat 450 bestehen bleibt. Dieser verbliebene Epoxid-Anteil kann als eine Unterfüllung zum Reduzieren von mechanischen Spannungen und zum Schützen der Verbindungsstellen verwendet werden, die durch das Aufschmelzen der leitfähigen Verbindungselemente 250 entstehen. Bei einigen Ausführungsformen kann eine Unterfüllung 408 zwischen der ersten Package-Komponente 200 und dem Package-Substrat 450 so hergestellt werden, dass sie die leitfähigen Verbindungselemente 250 umschließt. Die Unterfüllung 408 kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem die erste Package-Komponente 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor die erste Package-Komponente 200 befestigt wird.
  • Bei einigen Ausführungsformen können außerdem passive Bauelemente, z. B. oberflächenmontierbare Bauelemente (SMDs; nicht dargestellt), an dem Package-Substrat 450 (z. B. an den Bondpads 404) befestigt werden. Die passiven Bauelemente können zum Beispiel an die gleiche Fläche des Package-Substrats 450 wie die leitfähigen Verbindungselemente 250 gebondet werden. Die passiven Bauelemente können an dem Package-Substrat 450 befestigt werden, bevor die erste Package-Komponente 200 auf dem Package-Substrat 450 montiert wird oder nachdem sie darauf montiert worden ist.
  • Es dürfte wohlverstanden sein, dass die erste Package-Komponente 200 auch in anderen Bauelementstapeln, Packages oder Package-Strukturen implementiert werden kann. Als ein Beispiel ist eine PoP-Struktur gezeigt, aber die erste Package-Komponente 200 kann auch in einem FCGBA-Package (FCGBA: Flip Chip Ball Grid Array) implementiert werden. Bei diesen Ausführungsformen wird die erste Package-Komponente 200 an ein Substrat, wie etwa das Package-Substrat 450, montiert, aber die zweite Package-Komponente 350 wird weggelassen. Stattdessen kann eine Kappe oder ein Hitzeverteiler an der ersten Package-Komponente 200 befestigt werden. Wenn die zweite Package-Komponente 350 weggelassen wird, können auch die rückseitige Umverteilungsstruktur 206 und die Durchkontaktierungen 216 weggelassen werden.
  • Die 24A bis 28D zeigen weitere Ausführungsformen von Die-Packages 100, die in ersten Package-Komponenten 200, den Packages 300 oder den Package-Strukturen 400, wie etwa denen, die hier beschrieben werden, verwendet werden können. In den 24A und 24B sind ein Die-Package 100 und eine erste Package-Komponente 200 gezeigt. Das Die-Package 100 und die erste Package-Komponente 200 sind dem in 6 gezeigten Die-Package 100 bzw. der in 20 gezeigten ersten Package-Komponente 200 ähnlich, mit der Ausnahme, dass das Die-Package 100 TSVs 112, aber keine TDVs 130 aufweist. Das in den 24A und 24B gezeigte Die-Package 100 kann in einer ähnlichen Weise hergestellt werden, wie es unter Bezugnahme auf die 2 bis 6 dargelegt worden ist, mit der Ausnahme, dass die Schritte zum Herstellen der TDVs 130 weggelassen werden. Bei dieser Ausführungsform wird der erste Wafer 120 durch die TSVs 112 mit der vorderseitigen Umverteilungsstruktur 222 elektrisch verbunden. Der erste Wafer 120 kann entweder direkt oder indirekt durch Trassierung oder über Elemente des Halbleiter-Bauelements 102 mit den TSVs 112 verbunden werden. Die TDVs 130 können weggelassen werden, um zum Beispiel Herstellungskosten zu sparen.
  • In den 25A und 25B sind ein Die-Package 100 und eine erste Package-Komponente 200 gezeigt. Das Die-Package 100 und die erste Package-Komponente 200 sind dem in 6 gezeigten Die-Package 100 bzw. der in 20 gezeigten ersten Package-Komponente 200 ähnlich, mit der Ausnahme, dass das Die-Package 100 TDVs 130, aber keine TSVs 112 aufweist. Das in den 25A und 25B gezeigte Die-Package 100 kann in einer ähnlichen Weise hergestellt werden, wie es unter Bezugnahme auf die 2 bis 6 dargelegt worden ist, mit der Ausnahme, dass die Schritte zum Herstellen der TSVs 112 weggelassen werden. Bei dieser Ausführungsform wird das Halbleiter-Bauelement 102 durch die TDVs 130 mit der vorderseitigen Umverteilungsstruktur 222 elektrisch verbunden. Das Halbleiter-Bauelement 102 kann zum Beispiel durch die zweite Metallisierungsschicht 124 des ersten Wafers 120 mit den TDVs 130 verbunden werden. Die TSVs 112 können weggelassen werden, um zum Beispiel Herstellungskosten zu sparen.
  • In 26 ist eine erste Package-Komponente 200 gemäß einigen Ausführungsformen gezeigt, bei der das dielektrische Material 132 des Die-Packages 100 aus einem Formmaterial oder dergleichen hergestellt wird. Das Die-Package 100 und die erste Package-Komponente 200 sind dem in 6 gezeigten Die-Package 100 bzw. der in 20 gezeigten ersten Package-Komponente 200 ähnlich, mit der Ausnahme, dass das dielektrische Material 132 des Die-Packages 100 aus einem Formmaterial oder dergleichen hergestellt wird. Das dielektrische Material 132 kann zum Beispiel aus einem Formmaterial hergestellt werden, das dem ähnlich ist, das vorstehend für das Verkapselungsmaterial 220 beschrieben worden ist. Das dielektrische Material 132 kann die gleiche Art von Material wie das Verkapselungsmaterial 220 sein, oder es kann ein anderes Material sein. Durch Herstellen des dielektrischen Materials 132 aus einem Formmaterial kann das Die-Package 100 eine verbesserte konstruktive Steifigkeit und eine reduzierte Gefahr einer Beschädigung bei Planarisierungsprozessen haben. Außerdem kann das Formmaterial für das dielektrische Material 132 so gewählt werden, dass es thermische Eigenschaften der ersten Package-Komponente 200 verbessert. Zum Beispiel kann das Formmaterial für das dielektrische Material 132 so gewählt werden, dass es das gleiche Material wie das Verkapselungsmaterial 220 ist, sodass der Wärmeausdehnungskoeffizient (CTE) des dielektrischen Materials 132 dem des Verkapselungsmaterials 220 entspricht. Auf diese Weise sind Probleme auf Grund einer CTE-Diskrepanz zwischen dem dielektrischen Material 132 und dem Verkapselungsmaterial 220 (z. B. Rissbildung, Schichtablösung, Verbindungsstellendefekte usw.) weniger wahrscheinlich. Bei einigen Ausführungsformen kann das Material für das dielektrische Material 132 so gewählt werden, dass es einen CTE hat, der dichter an dem des Halbleiter-Bauelements 102 und/oder des ersten Wafers 120 ist, um die Gefahr von Problemen auf Grund einer CTE-Diskrepanz zwischen dem dielektrischen Material 132 und den anderen Komponenten des Die-Packages 100 zu reduzieren. Auf diese Weise kann das Die-Package 100 oder die erste Package-Komponente 200 aus Materialien hergestellt werden, die für einen bestimmten Verwendungszweck geeignet sind. Ein dielektrisches Material 132, das aus einem Formmaterial hergestellt wird, kann auch bei anderen Ausführungsformen verwendet werden, die hier beschrieben werden.
  • Die 27A und 27B zeigen ein Die-Package 100 und eine erste Package-Komponente 200, wobei in dem Die-Package 100 eine Schutzschicht 140 hergestellt wird. Das Die-Package 100 und die erste Package-Komponente 200 sind dem in 24A gezeigten Die-Package 100 bzw. der in 24B gezeigten ersten Package-Komponente 200 ähnlich, mit der Ausnahme, dass das Die-Package 100 die Schutzschicht 140 aufweist, die über der zweiten Bondschicht 126, dem ersten Substrat 104 und den TSVs 112 hergestellt ist. Das in den 27A und 27B gezeigte Die-Package 100 kann in einer ähnlichen Weise hergestellt werden, wie es unter Bezugnahme auf die 2 bis 6 und 24A und 24B dargelegt worden ist, mit der Ausnahme, dass die Schutzschicht 140 nach dem Aussparen der ersten Substrate 104 und vor dem Abscheiden des dielektrischen Materials 132 abgeschieden wird. Die Schutzschicht 140 kann aus einem Oxid wie Siliziumoxid, einem Nitrid wie Siliziumnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen oder einer Kombination davon hergestellt werden. Die Schutzschicht 140 kann mit einem Abscheidungsverfahren wie CVD, PVD, ALD oder dergleichen hergestellt werden. Bei einigen Ausführungsformen wird die Schutzschicht 140 so hergestellt, dass sie eine Dicke von etwa 0,5 µm bis etwa 3 µm hat. In einigen Fällen kann die Schutzschicht 140 die Planarität verbessern und eine Beschädigung des Halbleiter-Bauelements 102 während eines Planarisierungsprozesses, wie etwa während der bei 12 beschriebenen Planarisierung der TSVs 112, reduzieren. In einigen Fällen kann die Schutzschicht 140 als eine Diffusionsbarriere fungieren, die eine Diffusion von Dotanden, Ionen, Atomen oder dergleichen in das Halbleiter-Bauelement 102 oder den ersten Wafer 120 während späterer Bearbeitungsschritte reduziert. Zum Beispiel kann die Schutzschicht 140 als eine Diffusionsbarriere während der Herstellung der vorderseitigen Umverteilungsstruktur 222 fungieren. Auf diese Weise kann die Ausbeute der ersten Package-Komponente 200 verbessert werden.
  • Die 28A und 28B und 29A bis 29D zeigen ein Integrieren mehrerer Halbleiter-Bauelemente 102 in ein einziges Die-Package 100 gemäß einigen Ausführungsformen. Die 28A und 28B zeigen ein Die-Package 100 und eine erste Package-Komponente 200, wobei zwei Halbleiter-Bauelemente 102A und 102B an den ersten Wafer 120 gebondet werden. Die Halbleiter-Bauelemente 102A und 102B können in einer ähnlichen Weise an den ersten Wafer 120 gebondet werden, wie es bei 3 beschrieben worden ist. Zum Beispiel können die Halbleiter-Bauelemente 102A und 102B mit einem Hybridbondprozess gebondet werden. Die Halbleiter-Bauelemente 102A und 102B können bei einigen Ausführungsformen dem in 2 gezeigten Halbleiter-Bauelement 102 ähnlich sein. Die Halbleiter-Bauelemente 102A und 102B können ähnliche Halbleiter-Bauelemente sein, oder sie können unterschiedliche Halbleiter-Bauelemente sein, die unterschiedliche Größen oder Formen haben können. Bei anderen Ausführungsformen können mehr als zwei Halbleiter-Bauelemente 102 an dem ersten Wafer 120 befestigt werden und in ein Die-Package 100 integriert werden. Bei einigen Ausführungsformen können TDVs 130 benachbart zu einem oder mehreren der Halbleiter-Bauelemente 102A und 102B in einer ähnlichen Weise hergestellt werden, wie es bei 5 beschrieben worden ist. Bei einigen Ausführungsformen kann eine TDV 130 zwischen den zwei Halbleiter-Bauelementen 102A und 102B hergestellt werden. Durch Bonden mehrerer Halbleiter-Bauelemente 102 in einem Die-Package 100 können die Größe oder die Herstellungskosten einer ersten Package-Komponente 200 reduziert werden. Außerdem kann durch den kleinen Abstand zwischen den zwei Halbleiter-Bauelementen 102A und 102B der Hochgeschwindigkeitsbetrieb des Die-Packages 100 verbessert werden.
  • In den 29A bis 29D sind Zwischenstufen bei der Herstellung eines Die-Packages 100 gemäß einigen Ausführungsformen gezeigt, in dem Stapel von Halbleiter-Bauelemente 102A bis 102D verwendet werden. Die Halbleiter-Bauelemente 102A bis 102D können bei einigen Ausführungsformen dem bei 2 beschriebenen Halbleiter-Bauelement 102 ähnlich sein. Die Halbleiter-Bauelemente 102A bis 102D können ähnliche Halbleiter-Bauelemente sein, oder sie können unterschiedliche Halbleiter-Bauelemente sein, die unterschiedliche Größen oder Formen haben können. Die 29A bis 29D zeigen ein Die-Package 100, das vier Halbleiter-Bauelemente 102A bis 102D in zwei Stapeln mit jeweils zwei Halbleiter-Bauelementen aufweist, aber die Stapel und die Halbleiter-Bauelemente können auch anders als dargestellt angeordnet oder konfiguriert werden. Zum Beispiel können mehr oder weniger Stapel hergestellt werden, mehr oder weniger Halbleiter-Bauelemente können in einen Stapel integriert werden, und Stapel können mit anderen Anzahlen von Halbleiter-Bauelementen in dem Die-Package 100 hergestellt werden.
  • In 29A werden zwei Halbleiter-Bauelemente 102A und 102B an den ersten Wafer 120 gebondet und mit dem dielektrischen Material 132 bedeckt. Die Halbleiter-Bauelemente 102A und 102B können in einer ähnlichen Weise an den ersten Wafer 120 gebondet werden, wie es bei 3 beschrieben worden ist. Zum Beispiel können die Halbleiter-Bauelemente 102A und 102B mit einem Hybridbondprozess gebondet werden. In 29B wird nach dem Abscheiden des dielektrischen Materials 132 ein Planarisierungsprozess (z. B. eine CMP oder dergleichen) durchgeführt, um das dielektrische Material zu planarisieren und die TSVs 112 der Halbleiter-Bauelemente 102A und 102B freizulegen. Der Planarisierungsprozess kann dem ähnlich sein, der bei 12 beschrieben worden ist.
  • In 29C wird das Halbleiter-Bauelement 102C an das Halbleiter-Bauelement 102A gebondet, und das Halbleiter-Bauelement 102D wird an das Halbleiter-Bauelement 102B gebondet. Die Halbleiter-Bauelemente 102C und 102D können in einer ähnlichen Weise wie die Halbleiter-Bauelemente 102A und 102B platziert und gebondet werden. Zum Beispiel können die Halbleiter-Bauelemente 102C und 102D mit einem Hybridbondprozess an die Halbleiter-Bauelemente 102A und 102B gebondet werden. Wie in 29C gezeigt ist, können leitfähige Pads der Halbleiter-Bauelemente 102C und 102D an TSVs 112 der Halbleiter-Bauelemente 102A und 102B gebondet werden, um elektrische Verbindungen zwischen den Halbleiter-Bauelementen 102C und 102D und den Halbleiter-Bauelementen 102A und 102B herzustellen. In einigen Fällen können die Halbleiter-Bauelemente 102A bis 102D Bondschichten (nicht einzeln bezeichnet) an Bondflächen aufweisen, um eine Hybridbondung der Halbleiter-Bauelemente 102A bis 102D zu erleichtern.
  • In 29D werden die Substrate 104 der Halbleiter-Bauelemente 102C und 102D ausgespart, um die TSVs 112 freizulegen, und dann wird ein dielektrisches Material 132' über den Halbleiter-Bauelementen 102C und 102D abgeschieden. Diese Prozessschritte können denen ähnlich sein, die bei 29A beschrieben worden sind. An die Halbleiter-Bauelemente 102C und 102D können weitere Halbleiter-Bauelemente mit ähnlichen Verfahren wie denen gebondet werden, die in den 29A bis 29D gezeigt sind. Auf diese Weise kann ein Die-Package 100 so hergestellt werden, dass es einen oder mehrere Stapel von Halbleiter-Bauelementen 102 enthält. Ein Die-Package 100 mit Stapeln von Halbleiter-Bauelementen 102 kann in einer ersten Package-Komponente 200, einem Package 300 oder einer Package-Struktur 400 verwendet werden, die hier beschrieben werden, oder es kann mit Elementen anderer Ausführungsformen des Die-Packages 100 kombiniert werden, die hier beschrieben werden. Durch Herstellen von Stapeln von Halbleiter-Bauelementen 102 in einem Die-Package 100 können die Größe oder die Herstellungskosten einer ersten Package-Komponente 200 reduziert werden. Außerdem kann durch die gebondeten elektrischen Verbindungen zwischen den Halbleiter-Bauelementen 102 in einem Stapel der Hochgeschwindigkeitsbetrieb des Die-Packages 100 verbessert werden.
  • Weitere Elemente und Verfahren können ebenfalls verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung einer 3D-Verkappung oder von 3DIC-Bauelementen verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Verkappung oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Ausführungsformen, die hier beschrieben werden, können Vorzüge erzielen. Mit den hier beschriebenen Packages können Bauelemente mit unterschiedlichen Funktionen oder Technologien integriert werden, wodurch die Funktionalität erhöht werden kann und die Kosten gesenkt werden können. Durch Bonden von Halbleiter-Bauelementen zum Herstellen eines gebondeten Die-Packages [z. B. eines System-on-a-Chip (SoC) oder dergleichen] in einem Package kann die Größe des Packages reduziert werden. Das Package kann ein gebondetes Die-Package und einen anderen Halbleiter-Die, wie etwa einen Speicher-Die, einen E/A-Die oder dergleichen, umfassen. Das gebondete Die-Package und der Halbleiter-Die können mit der gleichen Umverteilungsstruktur verbunden werden, was eine kürzere Trassierung zwischen dem gebondeten Die-Package und dem Halbleiter-Die ermöglicht. Die Umverteilungsstruktur kann Durchkontaktierungen mit unterschiedlichen Größen aufweisen, um unterschiedliche Bauelemente zum Beispiel mit Durchkontaktierungen eines gebondeten Die-Packages oder mit Kontaktpads eines Halbleiter-Dies zu verbinden. In einigen Fällen, in denen die Verbindungen (z. B. Durchkontaktierungen oder leitfähige Pads) eines Bauelements einen relativ kleinen Abstand haben, kann eine einzige Durchkontaktierung der Umverteilungsstruktur mehrere Verbindungen herstellen. Durch die Verwendung eines gebondeten Die-Packages oder einer kürzeren Trassierung in dieser Weise kann der Hochfrequenz- oder Hochgeschwindigkeitsbetrieb eines Packages verbessert werden. Das gebondete Die-Package kann mehrere Halbleiter-Bauelemente oder Stapel von Halbleiter-Bauelementen aufweisen, was reduzierte Kosten und eine höhere Entwurfsflexibilität ermöglichen kann. In einigen Fällen kann durch die Verwendung von unterschiedlichen Schutzmaterialien in dem gebondeten Die-Package die Gefahr des Auftretens von Defekten zum Beispiel auf Grund einer CTE-Diskrepanz oder einer Diffusion von Dotanden in das gebondete Die-Package verringert werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Package Folgendes auf: eine Umverteilungsstruktur; ein Die-Package auf einer ersten Seite der Umverteilungsstruktur, wobei das Die-Package einen ersten Die, der durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung mit einem zweiten Die verbunden ist, ein erstes dielektrisches Material über dem ersten Die und dem zweiten Die, wobei das erste dielektrische Material den ersten Die umschließt, und eine erste Durchkontaktierung aufweist, die sich durch das erste dielektrische Material erstreckt, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist und eine erste Durchkontaktierung der Umverteilungsstruktur die erste Durchkontaktierung kontaktiert; eine Halbleitervorrichtung auf der ersten Seite der Umverteilungsstruktur, wobei die Halbleitervorrichtung ein leitfähiges Verbindungselement aufweist, wobei eine zweite Durchkontaktierung der Umverteilungsstruktur das leitfähige Verbindungselement der Halbleitervorrichtung kontaktiert; ein erstes Formmaterial auf der Umverteilungsstruktur und um das Die-Package und die Halbleitervorrichtung; und eine Package-Durchkontaktierung, die sich durch das erste Formmaterial erstreckt, um eine dritte Durchkontaktierung der Umverteilungsstruktur zu kontaktieren. Bei einer Ausführungsform weist das Die-Package weiterhin eine zweite Durchkontaktierung auf, die sich durch das erste dielektrische Material erstreckt, wobei die zweite Durchkontaktierung mit dem zweiten Die verbunden ist und die erste Durchkontaktierung der Umverteilungsstruktur die zweite Durchkontaktierung kontaktiert. Bei einer Ausführungsform ist der erste Die näher an der Umverteilungsstruktur als der zweite Die angeordnet. Bei einer Ausführungsform weist das Die-Package weiterhin eine dritte Durchkontaktierung auf, die sich durch das erste dielektrische Material erstreckt, wobei die dritte Durchkontaktierung mit dem zweiten Die verbunden ist. Bei einer Ausführungsform weist das Die-Package weiterhin einen dritten Die auf, der mit dem zweiten Die verbunden ist, wobei der dritte Die durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung an den zweiten Die gebondet ist. Bei einer Ausführungsform weist das Die-Package weiterhin einen vierten Die auf, der mit dem ersten Die verbunden ist, wobei der vierte Die durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung an den ersten Die gebondet ist. Bei einer Ausführungsform umfasst das erste dielektrische Material ein zweites Formmaterial. Bei einer Ausführungsform ist das zweite Formmaterial von dem ersten Formmaterial verschieden. Bei einer Ausführungsform weist das Package ein zweites dielektrisches Material auf, das sich über den ersten Die und den zweiten Die erstreckt, wobei das zweite dielektrische Material zwischen dem ersten dielektrischen Material und dem zweiten Die angeordnet ist. Bei einer Ausführungsform weist das zweite dielektrische Material Siliziumoxidcarbid (SiOC) auf.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Halbleiter-Package Folgendes auf: eine erste Package-Komponente mit einer System-on-a-Chip(SoC)-Vorrichtung mit einer ersten Halbleitervorrichtung, die an eine zweite Halbleitervorrichtung gebondet ist, wobei die erste Halbleitervorrichtung Silizium-Durchkontaktierungen (TSVs) mit einem ersten Abstand aufweist, wobei die SoC-Vorrichtung Dielektrikum-Durchkontaktierungen (TDVs) aufweist, die mit der zweiten Halbleitervorrichtung verbunden sind, wobei die TDVs einen zweiten Abstand haben, der größer als der erste Abstand ist, mit einem ersten Halbleiter-Die, der leitfähige Verbindungselemente mit einem dritten Abstand aufweist, der größer als der erste Abstand ist, mit einer ersten Umverteilungsstruktur, die mit den TSVs und den TDVs der SoC-Vorrichtung sowie den leitfähigen Verbindungselementen des ersten Halbleiter-Dies verbunden ist, mit einem Verkapselungsmaterial auf der ersten Umverteilungsstruktur, wobei das Verkapselungsmaterial die SoC-Vorrichtung von dem ersten Halbleiter-Die trennt, und mit Durchkontaktierungen, die sich durch das Verkapselungsmaterial erstrecken, wobei die Durchkontaktierungen mit der ersten Umverteilungsstruktur verbunden sind; und eine zweite Package-Komponente, die einen zweiten Halbleiter-Die und Kontaktpads aufweist, wobei die Kontaktpads mit den Durchkontaktierungen der ersten Package-Komponente verbunden sind. Bei einer Ausführungsform weist die erste Halbleitervorrichtung eine erste Bondschicht und erste Bondpads auf, und die zweite Halbleitervorrichtung weist eine zweite Bondschicht und zweite Bondpads auf, wobei die erste Bondschicht an die zweite Bondschicht gebondet ist und die ersten Bondpads an die zweiten Bondpads gebondet sind. Bei einer Ausführungsform ist der erste Halbleiter-Die ein gestapelter Speicher-Die. Bei einer Ausführungsform weist die erste Umverteilungsstruktur einen Durchkontaktierungsteil auf, der eine erste TSV und eine zweite TSV der ersten Halbleitervorrichtung kontaktiert, wobei sich der Durchkontaktierungsteil von der ersten TSV bis zu der zweiten TSV erstreckt. Bei einer Ausführungsform hat die erste Halbleitervorrichtung eine erste Fläche, die kleiner als eine zweite Fläche der zweiten Halbleitervorrichtung ist. Bei einer Ausführungsform hat die SoC-Vorrichtung die gleiche Dicke wie der erste Halbleiter-Die.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Bonden einer ersten Halbleitervorrichtung an einen Wafer mit einem Hybridbondprozess, wobei die erste Halbleitervorrichtung nach dem Bonden elektrisch mit dem Wafer verbunden ist und die erste Halbleitervorrichtung Substrat-Durchkontaktierungen aufweist; Freilegen der Substrat-Durchkontaktierungen durch Entfernen eines Teils der ersten Halbleitervorrichtung; Abscheiden eines dielektrischen Materials über der ersten Halbleitervorrichtung und dem Wafer; Zertrennen des Wafers, um ein Die-Package herzustellen; Befestigen des Die-Packages und einer zweiten Halbleitervorrichtung an einem Träger; Herstellen von Durchkontaktierungen auf dem Träger; Verkapseln des Die-Packages, der zweiten Halbleitervorrichtung und der Durchkontaktierungen in einem Verkapselungsmaterial; Dünnen des Verkapselungsmaterials, um die Substrat-Durchkontaktierungen freizulegen; und Herstellen einer ersten Umverteilungsstruktur über dem Verkapselungsmaterial, wobei die erste Umverteilungsstruktur elektrisch mit den Substrat-Durchkontaktierungen, der zweiten Halbleitervorrichtung und den Durchkontaktierungen verbunden wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Abscheiden einer Schutzschicht über der ersten Halbleitervorrichtung und dem Wafer, wobei das dielektrische Material über der Schutzschicht abgeschieden wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden einer dritten Halbleitervorrichtung an den Wafer, wobei das Die-Package die dritte Halbleitervorrichtung aufweist. Bei einer Ausführungsform umfasst das dielektrische Material ein Formmaterial.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Package mit: einer Umverteilungsstruktur; einem Die-Package auf einer ersten Seite der Umverteilungsstruktur, wobei das Die-Package Folgendes aufweist: einen ersten Die, der durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung mit einem zweiten Die verbunden ist, ein erstes dielektrisches Material über dem ersten Die und dem zweiten Die, wobei das erste dielektrische Material den ersten Die umschließt, und eine erste Durchkontaktierung, die sich durch das erste dielektrische Material erstreckt, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist und eine erste Durchkontaktierung der Umverteilungsstruktur die erste Durchkontaktierung kontaktiert; einer Halbleitervorrichtung auf der ersten Seite der Umverteilungsstruktur, wobei die Halbleitervorrichtung ein leitfähiges Verbindungselement aufweist, wobei eine zweite Durchkontaktierung der Umverteilungsstruktur das leitfähige Verbindungselement der Halbleitervorrichtung kontaktiert; einem ersten Formmaterial auf der Umverteilungsstruktur und um das Die-Package und die Halbleitervorrichtung; und einer Package-Durchkontaktierung, die sich durch das erste Formmaterial erstreckt, um eine dritte Durchkontaktierung der Umverteilungsstruktur zu kontaktieren.
  2. Package nach Anspruch 1, wobei das Die-Package weiterhin eine zweite Durchkontaktierung aufweist, die sich durch das erste dielektrische Material erstreckt, wobei die zweite Durchkontaktierung mit dem zweiten Die verbunden ist und die erste Durchkontaktierung der Umverteilungsstruktur die zweite Durchkontaktierung kontaktiert.
  3. Package nach Anspruch 1 oder 2, wobei der erste Die näher an der Umverteilungsstruktur als der zweite Die ist.
  4. Package nach einem der vorhergehenden Ansprüche, wobei das Die-Package weiterhin eine dritte Durchkontaktierung aufweist, die sich durch das erste dielektrische Material erstreckt, wobei die dritte Durchkontaktierung mit dem zweiten Die verbunden ist.
  5. Package nach einem der vorhergehenden Ansprüche, wobei das Die-Package weiterhin einen dritten Die aufweist, der mit dem zweiten Die verbunden ist, wobei der dritte Die durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung an den zweiten Die gebondet ist.
  6. Package nach einem der vorhergehenden Ansprüche, wobei das Die-Package weiterhin einen vierten Die aufweist, der mit dem ersten Die verbunden ist, wobei der vierte Die durch Metall-Metall-Bondung und Dielektrikum-Dielektrikum-Bondung an den ersten Die gebondet ist.
  7. Package nach einem der vorhergehenden Ansprüche, wobei das erste dielektrische Material ein zweites Formmaterial umfasst.
  8. Package nach Anspruch 7, wobei das zweite Formmaterial von dem ersten Formmaterial verschieden ist.
  9. Package nach einem der vorhergehenden Ansprüche, das weiterhin ein zweites dielektrisches Material aufweist, das sich über den ersten Die und den zweiten Die erstreckt, wobei das zweite dielektrische Material zwischen dem ersten dielektrischen Material und dem zweiten Die angeordnet ist.
  10. Package nach Anspruch 9, wobei das zweite dielektrische Material Siliziumoxidcarbid (SiOC) aufweist.
  11. Halbleiter-Package mit: einer ersten Package-Komponente, die Folgendes aufweist: eine System-on-a-Chip(SoC)-Vorrichtung mit einer ersten Halbleitervorrichtung, die an eine zweite Halbleitervorrichtung gebondet ist, wobei die erste Halbleitervorrichtung Silizium-Durchkontaktierungen (TSVs) mit einem ersten Abstand aufweist, wobei die SoC-Vorrichtung Dielektrikum-Durchkontaktierungen (TDVs) aufweist, die mit der zweiten Halbleitervorrichtung verbunden sind, wobei die TDVs einen zweiten Abstand haben, der größer als der erste Abstand ist, einen ersten Halbleiter-Die, der leitfähige Verbindungselemente mit einem dritten Abstand aufweist, der größer als der erste Abstand ist, eine erste Umverteilungsstruktur, die mit den TSVs und den TDVs der SoC-Vorrichtung sowie mit den leitfähigen Verbindungselementen des ersten Halbleiter-Dies verbunden ist, ein Verkapselungsmaterial auf der ersten Umverteilungsstruktur, wobei das Verkapselungsmaterial die SoC-Vorrichtung von dem ersten Halbleiter-Die trennt, und Durchkontaktierungen, die sich durch das Verkapselungsmaterial erstrecken, wobei die Durchkontaktierungen mit der ersten Umverteilungsstruktur verbunden sind; und einer zweiten Package-Komponente, die einen zweiten Halbleiter-Die und Kontaktpads aufweist, wobei die Kontaktpads mit den Durchkontaktierungen der ersten Package-Komponente verbunden sind.
  12. Halbleiter-Package nach Anspruch 11, wobei die erste Halbleitervorrichtung eine erste Bondschicht und erste Bondpads aufweist und die zweite Halbleitervorrichtung eine zweite Bondschicht und zweite Bondpads aufweist, wobei die erste Bondschicht an die zweite Bondschicht gebondet ist und die ersten Bondpads an die zweiten Bondpads gebondet sind.
  13. Halbleiter-Package nach Anspruch 11 oder 12, wobei der erste Halbleiter-Die ein gestapelter Speicher-Die ist.
  14. Halbleiter-Package nach einem der Ansprüche 11 bis 13, wobei die erste Umverteilungsstruktur einen Durchkontaktierungsteil aufweist, der eine erste TSV und eine zweite TSV der ersten Halbleitervorrichtung kontaktiert, wobei sich der Durchkontaktierungsteil von der ersten TSV bis zu der zweiten TSV erstreckt.
  15. Halbleiter-Package nach einem der Ansprüche 11 bis 14, wobei die erste Halbleitervorrichtung eine erste Fläche hat, die kleiner als eine zweite Fläche der zweiten Halbleitervorrichtung ist.
  16. Halbleiter-Package nach einem der Ansprüche 11 bis 15, wobei die SoC-Vorrichtung die gleiche Dicke wie der erste Halbleiter-Die hat.
  17. Verfahren mit den folgenden Schritten: Bonden einer ersten Halbleitervorrichtung an einen Wafer mit einem Hybridbondprozess, wobei die erste Halbleitervorrichtung nach dem Bonden elektrisch mit dem Wafer verbunden ist und die erste Halbleitervorrichtung Substrat-Durchkontaktierungen aufweist; Freilegen der Substrat-Durchkontaktierungen durch Entfernen eines Teils der ersten Halbleitervorrichtung; Abscheiden eines dielektrischen Materials über der ersten Halbleitervorrichtung und dem Wafer; Zertrennen des Wafers, um ein Die-Package herzustellen; Befestigen des Die-Packages und einer zweiten Halbleitervorrichtung an einem Träger; Herstellen von Durchkontaktierungen auf dem Träger; Verkapseln des Die-Packages, der zweiten Halbleitervorrichtung und der Durchkontaktierungen mit einem Verkapselungsmaterial; Dünnen des Verkapselungsmaterials, um die Substrat-Durchkontaktierungen freizulegen; und Herstellen einer ersten Umverteilungsstruktur über dem Verkapselungsmaterial, wobei die erste Umverteilungsstruktur elektrisch mit den Substrat-Durchkontaktierungen, der zweiten Halbleitervorrichtung und den Durchkontaktierungen verbunden wird.
  18. Verfahren nach Anspruch 17, das weiterhin ein Abscheiden einer Schutzschicht über der ersten Halbleitervorrichtung und dem Wafer umfasst, wobei das dielektrische Material über der Schutzschicht abgeschieden wird.
  19. Verfahren nach Anspruch 17 oder 18, das weiterhin ein Bonden einer dritten Halbleitervorrichtung an den Wafer umfasst, wobei das Die-Package die dritte Halbleitervorrichtung aufweist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das dielektrische Material ein Formmaterial umfasst.
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