JPH05143535A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05143535A JPH05143535A JP3271311A JP27131191A JPH05143535A JP H05143535 A JPH05143535 A JP H05143535A JP 3271311 A JP3271311 A JP 3271311A JP 27131191 A JP27131191 A JP 27131191A JP H05143535 A JPH05143535 A JP H05143535A
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- circuit
- bus line
- impedance
- line
- semiconductor integrated
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H7/38—Impedance-matching networks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
(57)【要約】
【目的】基本バスラインの長い配線路において他経路に
信号が伝送される端部に設けられた入力インピーダンス
調整手段がインピーダンス・ミスマッチングを解消する
ことを最も主要な特徴とする。 【構成】論理動作を主目的とする半導体集積回路におい
て、ディジタル信号を伝送する長い配線を有した前記半
導体集積回路内部の基本バスライン2 と、前記基本バス
ライン2 の特性インピーダンスと合わせた入力インピー
ダンスを持つ入力インピーダンス調整手段4 ，5 ，6 ，
7 を有し、前記基本バスライン2 から他経路に伝送され
る際の信号の反射波の派生を防止するバッファ装置1 ，
4 ，5 ，3，6 ，7 とを具備したことを特徴としてい
る。
信号が伝送される端部に設けられた入力インピーダンス
調整手段がインピーダンス・ミスマッチングを解消する
ことを最も主要な特徴とする。 【構成】論理動作を主目的とする半導体集積回路におい
て、ディジタル信号を伝送する長い配線を有した前記半
導体集積回路内部の基本バスライン2 と、前記基本バス
ライン2 の特性インピーダンスと合わせた入力インピー
ダンスを持つ入力インピーダンス調整手段4 ，5 ，6 ，
7 を有し、前記基本バスライン2 から他経路に伝送され
る際の信号の反射波の派生を防止するバッファ装置1 ，
4 ，5 ，3，6 ，7 とを具備したことを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】この発明は内部基本バス回路の長
い配線の伝送線路とそれらに接続されるインバータの入
力回路に使用され、特に論理動作を主な目的とする半導
体集積回路に関する。
い配線の伝送線路とそれらに接続されるインバータの入
力回路に使用され、特に論理動作を主な目的とする半導
体集積回路に関する。
【０００２】
【従来の技術】シリコン基板を有する集積回路は微細加
工技術の進歩が著しい。１チップの中に１個で独立に機
能する回路ブロックが複数組み込まれた回路構成も多く
みられる。例えば、一般にＣＩＳＣ（complex instruct
ion system chip ）の１６ビットＣＰＵブロックをはじ
めとして、ＲＡＭブロック、ＲＯＭブロック、制御回路
ブロック等を互いに大規模なバスラインで接続し、１チ
ップ上にシステムが構成されるＬＳＩチップがある。
工技術の進歩が著しい。１チップの中に１個で独立に機
能する回路ブロックが複数組み込まれた回路構成も多く
みられる。例えば、一般にＣＩＳＣ（complex instruct
ion system chip ）の１６ビットＣＰＵブロックをはじ
めとして、ＲＡＭブロック、ＲＯＭブロック、制御回路
ブロック等を互いに大規模なバスラインで接続し、１チ
ップ上にシステムが構成されるＬＳＩチップがある。
【０００３】このような回路構成における高集積化は、
ＭＯＳトランジスタ素子の微細化によるところが大き
い。ＭＯＳトランジスタ素子の微細化はＭＯＳトランジ
スタの遮断周波数を向上させる。これにより、過渡特性
に対するＭＯＳトランジスタの応答性能が必然的に上げ
られる。従って、各回路ブロック自体は微細化に見合う
ように高速で動作できるようになる。しかしながら、Ｌ
ＳＩチップのシステム全体の動作速度の向上は必ずしも
微細加工に見合ったものではない。
ＭＯＳトランジスタ素子の微細化によるところが大き
い。ＭＯＳトランジスタ素子の微細化はＭＯＳトランジ
スタの遮断周波数を向上させる。これにより、過渡特性
に対するＭＯＳトランジスタの応答性能が必然的に上げ
られる。従って、各回路ブロック自体は微細化に見合う
ように高速で動作できるようになる。しかしながら、Ｌ
ＳＩチップのシステム全体の動作速度の向上は必ずしも
微細加工に見合ったものではない。
【０００４】ＬＳＩチップのシステム全体の動作速度の
劣化は、システムのアーキテクチャにもよるが、大規模
バスライン回路の存在が大きいと考えられる。大規模バ
スライン回路は長い配線（バスライン）を有し、微細化
され高速になった各機能回路ブロックどうしの信号の伝
送路を構成する。このバスラインの存在により、回路の
動作遅延時間が増大する。
劣化は、システムのアーキテクチャにもよるが、大規模
バスライン回路の存在が大きいと考えられる。大規模バ
スライン回路は長い配線（バスライン）を有し、微細化
され高速になった各機能回路ブロックどうしの信号の伝
送路を構成する。このバスラインの存在により、回路の
動作遅延時間が増大する。
【０００５】大規模バスライン回路が招く動作遅延時間
にはインピーダンスミスマッチングが起因している。す
なわち、バスラインが有する長い配線とその先端に接続
されるＭＯＳトランジスタで構成される高インピーダン
ス入力回路とのインピーダンスミスマッチングである。
にはインピーダンスミスマッチングが起因している。す
なわち、バスラインが有する長い配線とその先端に接続
されるＭＯＳトランジスタで構成される高インピーダン
ス入力回路とのインピーダンスミスマッチングである。
【０００６】このインピーダンスミスマッチングは電気
信号の過渡特性にリンギングを生じさせ、回路の誤動作
を招く原因になる。これは回路の動作が高速になるほど
深刻な問題となる。
信号の過渡特性にリンギングを生じさせ、回路の誤動作
を招く原因になる。これは回路の動作が高速になるほど
深刻な問題となる。
【０００７】上記リンギングによる誤動作を防ぐ手段と
しては、スルーレイトバッファや、入力回路にシュミッ
ト回路を用いる方法がある。しかし、これらの手段で
は、回路素子数分の動作遅延の増大、集積度の低下をも
たらす。
しては、スルーレイトバッファや、入力回路にシュミッ
ト回路を用いる方法がある。しかし、これらの手段で
は、回路素子数分の動作遅延の増大、集積度の低下をも
たらす。
【０００８】一方、大規模バスライン回路を駆動するバ
ッファドライバーにＢｉ−ＣＭＯＳインバータ回路が用
いられる場合を考える。Ｂｉ−ＣＭＯＳインバータ回路
は上記バッファドライバーに高駆動能力をもたらすが、
上記インピーダンスミスマッチングの問題はなんら解消
されない。また、ＣＭＯＳ回路を用いたとしても、上記
と同様であり、単に長い配線路を駆動するインバータの
駆動能力を高めるだけではインピーダンスミスマッチン
グの問題はなんら解消されない。
ッファドライバーにＢｉ−ＣＭＯＳインバータ回路が用
いられる場合を考える。Ｂｉ−ＣＭＯＳインバータ回路
は上記バッファドライバーに高駆動能力をもたらすが、
上記インピーダンスミスマッチングの問題はなんら解消
されない。また、ＣＭＯＳ回路を用いたとしても、上記
と同様であり、単に長い配線路を駆動するインバータの
駆動能力を高めるだけではインピーダンスミスマッチン
グの問題はなんら解消されない。
【０００９】他方、ＥＣＬ（emitter coupled logic ）
回路は、上記バスライン回路の高速動作における伝送路
の特性インピーダンスと能動デバイスの入力インピーダ
ンスとのミスマッチングの問題を解決し得る。しかしな
がら、ＥＣＬ回路の採用は次のような問題を含んでい
る。
回路は、上記バスライン回路の高速動作における伝送路
の特性インピーダンスと能動デバイスの入力インピーダ
ンスとのミスマッチングの問題を解決し得る。しかしな
がら、ＥＣＬ回路の採用は次のような問題を含んでい
る。
【００１０】第１に、ＣＭＯＳ、ＴＴＬ（transistor t
ransistor logic ）論理レベルと振幅の関係上、容易に
内部のＣＭＯＳ論理回路に接続できない。第２に、すべ
てをＥＣＬ回路で構成しようとすると消費電力が大き
く、集積化も困難である。
ransistor logic ）論理レベルと振幅の関係上、容易に
内部のＣＭＯＳ論理回路に接続できない。第２に、すべ
てをＥＣＬ回路で構成しようとすると消費電力が大き
く、集積化も困難である。
【００１１】上記問題点から考慮すれば、ＬＳＩの高速
化はＣＭＯＳ論理回路を基本とし、特に、基本バスライ
ンが有する長い配線とその伝送路の先端で起こるインピ
ーダンスの違いにより生ずるリンギング等の反射波の問
題を解決することが得策である。
化はＣＭＯＳ論理回路を基本とし、特に、基本バスライ
ンが有する長い配線とその伝送路の先端で起こるインピ
ーダンスの違いにより生ずるリンギング等の反射波の問
題を解決することが得策である。
【００１２】
【発明が解決しようとする課題】このように、従来では
ＬＳＩ内で長い配線長を有するバスラインの伝送路の電
気信号駆動において、高速化するには入力回路とのイン
ピーダンス・ミスマッチングによる反射波の問題があ
る。ＥＣＬ回路等を構成してこの問題を解決する方法が
あるが、消費電力、高集積化の面で不利な点が大きい。
ＬＳＩ内で長い配線長を有するバスラインの伝送路の電
気信号駆動において、高速化するには入力回路とのイン
ピーダンス・ミスマッチングによる反射波の問題があ
る。ＥＣＬ回路等を構成してこの問題を解決する方法が
あるが、消費電力、高集積化の面で不利な点が大きい。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、省電力、高集積化を達
成しつつ、インピーダンス・ミスマッチングによる反射
波の問題を解決し、回路動作の高速化が図れる半導体集
積回路装置を提供することにある。
されたものであり、その目的は、省電力、高集積化を達
成しつつ、インピーダンス・ミスマッチングによる反射
波の問題を解決し、回路動作の高速化が図れる半導体集
積回路装置を提供することにある。
【００１４】
【課題を解決するための手段】この発明の半導体集積回
路装置は、論理動作を主目的とする半導体集積回路にお
いて、ディジタル信号を伝送する長い配線を有した前記
半導体集積回路内部の基本バスラインと、前記基本バス
ラインの特性インピーダンスと合わせた入力インピーダ
ンスを持つ入力インピーダンス調整手段を有し、前記基
本バスラインから他経路に伝送される際の信号の反射波
の派生を防止するバッファ装置とを具備したことを特徴
としている。
路装置は、論理動作を主目的とする半導体集積回路にお
いて、ディジタル信号を伝送する長い配線を有した前記
半導体集積回路内部の基本バスラインと、前記基本バス
ラインの特性インピーダンスと合わせた入力インピーダ
ンスを持つ入力インピーダンス調整手段を有し、前記基
本バスラインから他経路に伝送される際の信号の反射波
の派生を防止するバッファ装置とを具備したことを特徴
としている。
【００１５】
【作用】基本バスラインの長い配線路において他経路に
信号が伝送される端部に設けられた入力インピーダンス
調整手段を有するバッファにより、インピーダンス・ミ
スマッチングによる反射波が軽減でき、回路全体のしき
い値電圧Ｖthをより０Ｖに近付けても誤動作が生じない
ようになる。
信号が伝送される端部に設けられた入力インピーダンス
調整手段を有するバッファにより、インピーダンス・ミ
スマッチングによる反射波が軽減でき、回路全体のしき
い値電圧Ｖthをより０Ｖに近付けても誤動作が生じない
ようになる。
【００１６】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１７】この発明では、長い配線路からなるバスラ
イン回路を高速で動作させるための従来の対策に止まら
ない。すなわち、ドライバのインバータを構成するトラ
ンジスタのゲート長を短くしゲート幅を広げるといった
ドライバの駆動能力を向上させる対策に加え、さらに、
回路全体のしきい値電圧Ｖthをできるだけ０Ｖに近付
け、その上で基本的にバスラインの長い配線路の両端に
入出力インピーダンスを整える抵抗機能を持つ素子から
なる回路を電源線、接地線に対して挿入する。
イン回路を高速で動作させるための従来の対策に止まら
ない。すなわち、ドライバのインバータを構成するトラ
ンジスタのゲート長を短くしゲート幅を広げるといった
ドライバの駆動能力を向上させる対策に加え、さらに、
回路全体のしきい値電圧Ｖthをできるだけ０Ｖに近付
け、その上で基本的にバスラインの長い配線路の両端に
入出力インピーダンスを整える抵抗機能を持つ素子から
なる回路を電源線、接地線に対して挿入する。
【００１８】図１はこの発明の一実施例による半導体集
積回路装置の要部を示すものであり、１チップの中に１
個で独立に機能する回路ブロックが複数組み込まれた回
路構成中に存在する、回路ブロックどうしを繋ぐ大規模
バスライン回路の構成を示す回路図である。
積回路装置の要部を示すものであり、１チップの中に１
個で独立に機能する回路ブロックが複数組み込まれた回
路構成中に存在する、回路ブロックどうしを繋ぐ大規模
バスライン回路の構成を示す回路図である。
【００１９】入力信号が印加されるアンプ1 の出力端は
バスライン2 の一端に接続され、基本バスライン2 の他
端はアンプ3 の入力端に接続される。バスライン2 の両
端部には、それぞれ入出力インピーダンスを調整するた
めの調整用インピーダンス素子が設けられる。すなわ
ち、バスライン2 の一方端において、電源線ＶDDとの間
にインピーダンス成分Ｚiaを有するインピーダンス素子
4 が設けられ、接地線ＧＮＤとの間にインピーダンス成
分Ｚibを有するインピーダンス素子5 が設けられる。バ
スライン2 の他方端において、電源線ＶDDとの間にイン
ピーダンス成分Ｚoaを有するインピーダンス素子6 が設
けられ、接地線ＧＮＤとの間にインピーダンス成分Ｚob
インピーダンス素子7 が設けられる。
バスライン2 の一端に接続され、基本バスライン2 の他
端はアンプ3 の入力端に接続される。バスライン2 の両
端部には、それぞれ入出力インピーダンスを調整するた
めの調整用インピーダンス素子が設けられる。すなわ
ち、バスライン2 の一方端において、電源線ＶDDとの間
にインピーダンス成分Ｚiaを有するインピーダンス素子
4 が設けられ、接地線ＧＮＤとの間にインピーダンス成
分Ｚibを有するインピーダンス素子5 が設けられる。バ
スライン2 の他方端において、電源線ＶDDとの間にイン
ピーダンス成分Ｚoaを有するインピーダンス素子6 が設
けられ、接地線ＧＮＤとの間にインピーダンス成分Ｚob
インピーダンス素子7 が設けられる。
【００２０】基本バスライン2 の途中には内部の機能回
路ブロック8 へ信号が入力されるための伝送線路9 が所
々に設けられ、伝送線路9と電源線ＶDDの間、および伝
送線路9 と接地線ＧＮＤとの間にはそれぞれインピーダ
ンス成分Ｚiiを有する入出力のインピーダンス素子10が
挿入されている。
路ブロック8 へ信号が入力されるための伝送線路9 が所
々に設けられ、伝送線路9と電源線ＶDDの間、および伝
送線路9 と接地線ＧＮＤとの間にはそれぞれインピーダ
ンス成分Ｚiiを有する入出力のインピーダンス素子10が
挿入されている。
【００２１】上記インピーダンス素子4 ，5 ，6 ，7
は、図示しない半導体基体上表面の不純物添加導電層と
配線層とを絶縁分離する絶縁膜上に所望の抵抗値を有し
て形成される。例えば、Ｐ（リン）を導入した多結晶シ
リコン薄膜をパターン形成したものを用いる。その抵抗
値Ｒは次式で設定される。 Ｒ＝ρs ×Ｌ／Ｗ …(1) 上式でρs は電気的に活性な添加不純物の濃度（ここで
はＰの濃度）より決まるシート抵抗、Ｌは係る抵抗素子
の長さ、Ｗは係る抵抗素子の幅である。上記設定された
抵抗値を有するインピーダンス素子4 〜7 は例えばアル
ミニウム配線で形成された電源線ＶDDや接地線ＧＮＤに
接続される。
は、図示しない半導体基体上表面の不純物添加導電層と
配線層とを絶縁分離する絶縁膜上に所望の抵抗値を有し
て形成される。例えば、Ｐ（リン）を導入した多結晶シ
リコン薄膜をパターン形成したものを用いる。その抵抗
値Ｒは次式で設定される。 Ｒ＝ρs ×Ｌ／Ｗ …(1) 上式でρs は電気的に活性な添加不純物の濃度（ここで
はＰの濃度）より決まるシート抵抗、Ｌは係る抵抗素子
の長さ、Ｗは係る抵抗素子の幅である。上記設定された
抵抗値を有するインピーダンス素子4 〜7 は例えばアル
ミニウム配線で形成された電源線ＶDDや接地線ＧＮＤに
接続される。
【００２２】上記調整用のインピーダンス素子4 〜7 の
抵抗値Ｒは、通常ＥＣＬ等で用いられる５０Ωを設定し
て構成してもよいが、その場合、基本バスライン2 の信
号線路に流れる電流値を考慮しないとロジック振幅、レ
ベルにおいて、機能回路ブロック8 の入出力インタフェ
ース回路を改善しなくてはならない。また、５０Ω系で
は電流値をかなり多く設定する必要がある。よって、上
記抵抗値Ｒは実仕様の状態（仕様等）を考慮して決めれ
ば良い（例えば、１００〜数ｋΩ）。これは、機能回路
ブロック8 の入出力インピーダンス素子10の設定につい
ても同様である。以下に、調整用のインピーダンス素子
4 〜7 の具体的構成例を示す。
抵抗値Ｒは、通常ＥＣＬ等で用いられる５０Ωを設定し
て構成してもよいが、その場合、基本バスライン2 の信
号線路に流れる電流値を考慮しないとロジック振幅、レ
ベルにおいて、機能回路ブロック8 の入出力インタフェ
ース回路を改善しなくてはならない。また、５０Ω系で
は電流値をかなり多く設定する必要がある。よって、上
記抵抗値Ｒは実仕様の状態（仕様等）を考慮して決めれ
ば良い（例えば、１００〜数ｋΩ）。これは、機能回路
ブロック8 の入出力インピーダンス素子10の設定につい
ても同様である。以下に、調整用のインピーダンス素子
4 〜7 の具体的構成例を示す。
【００２３】図２〜図４の断面図は上記図１におけるバ
スライン2 への信号線と電源線ＶDDと接地線ＧＮＤが互
いに同じ配線層上で形成されている場合の調整用インピ
ーダンス素子の構成である。
スライン2 への信号線と電源線ＶDDと接地線ＧＮＤが互
いに同じ配線層上で形成されている場合の調整用インピ
ーダンス素子の構成である。
【００２４】図２は調整用インピーダンス素子が抵抗の
場合である。絶縁膜11上に多結晶ポリシリコン等の高抵
抗12が形成されている。高抵抗12上には絶縁膜13が形成
され、絶縁膜13上の電源線ＶDD、接地線ＧＮＤ、バスラ
イン2 （図１に示す）への信号線14がコンタクトホール
を介して高抵抗12に接続される。
場合である。絶縁膜11上に多結晶ポリシリコン等の高抵
抗12が形成されている。高抵抗12上には絶縁膜13が形成
され、絶縁膜13上の電源線ＶDD、接地線ＧＮＤ、バスラ
イン2 （図１に示す）への信号線14がコンタクトホール
を介して高抵抗12に接続される。
【００２５】図３は調整用インピーダンス素子がキャパ
シタの場合である。絶縁膜21上にある程度導電性のよい
低抵抗22が形成されている。低抵抗22上には絶縁膜23が
形成されている。絶縁膜23上の電源線ＶDD、接地線ＧＮ
Ｄが通る箇所は低抵抗22を挟んで絶縁膜23の膜厚がエッ
チングにより薄くなっている。バスライン2 （図１に示
す）への信号線24はコンタクトホールで低抵抗22に接続
され、低抵抗22は電源線ＶDD、接地線ＧＮＤそれぞれの
キャパシタの一方の電極となる。図４は図３の他の例で
あり、絶縁膜23の膜厚が薄くなっているところを残さず
に、代わりにシリコン窒化膜等、高誘電率の絶縁膜25を
設けたものである。なお、これらキャパシタ、抵抗の組
み合わせで調整用インピーダンス素子を構成してもよ
い。
シタの場合である。絶縁膜21上にある程度導電性のよい
低抵抗22が形成されている。低抵抗22上には絶縁膜23が
形成されている。絶縁膜23上の電源線ＶDD、接地線ＧＮ
Ｄが通る箇所は低抵抗22を挟んで絶縁膜23の膜厚がエッ
チングにより薄くなっている。バスライン2 （図１に示
す）への信号線24はコンタクトホールで低抵抗22に接続
され、低抵抗22は電源線ＶDD、接地線ＧＮＤそれぞれの
キャパシタの一方の電極となる。図４は図３の他の例で
あり、絶縁膜23の膜厚が薄くなっているところを残さず
に、代わりにシリコン窒化膜等、高誘電率の絶縁膜25を
設けたものである。なお、これらキャパシタ、抵抗の組
み合わせで調整用インピーダンス素子を構成してもよ
い。
【００２６】図５〜図７は上記図１におけるバスライン
2 への信号線と電源線ＶDDと接地線ＧＮＤが多層構造で
形成されている場合の調整用インピーダンス素子の構成
である。
2 への信号線と電源線ＶDDと接地線ＧＮＤが多層構造で
形成されている場合の調整用インピーダンス素子の構成
である。
【００２７】図５（ａ）は調整用インピーダンス素子が
キャパシタと抵抗の組み合わせの場合の各線部分を示す
斜視図である。電源線ＶDDと接地線ＧＮＤの層間にバス
ライン2 （図１に示す）への信号線31が形成されてい
る。各線において、キャパシタ電極32，33，34が互いに
向かい合うように形成され、各キャパシタ35，36が形成
される。信号線31と接地線ＧＮＤの間には抵抗37が形成
され、信号線31と電源線ＶDDとの間には抵抗38が形成さ
れる。図５（ｂ）は図５（ａ）の等価回路図である。
キャパシタと抵抗の組み合わせの場合の各線部分を示す
斜視図である。電源線ＶDDと接地線ＧＮＤの層間にバス
ライン2 （図１に示す）への信号線31が形成されてい
る。各線において、キャパシタ電極32，33，34が互いに
向かい合うように形成され、各キャパシタ35，36が形成
される。信号線31と接地線ＧＮＤの間には抵抗37が形成
され、信号線31と電源線ＶDDとの間には抵抗38が形成さ
れる。図５（ｂ）は図５（ａ）の等価回路図である。
【００２８】図５（ｃ）は図５（ａ）の５Ａ−５Ａ′線
に沿うキャパシタ部分を示す断面図である。所定の誘電
率εi を有する絶縁膜39中に各線が形成されている。絶
縁膜39はシリコン酸化膜や、ＢＰＳＧ膜（ボロン・リン
・シリケートガラス）、ＰＳＧ膜（リン・シリケートガ
ラス）等が考えられる。
に沿うキャパシタ部分を示す断面図である。所定の誘電
率εi を有する絶縁膜39中に各線が形成されている。絶
縁膜39はシリコン酸化膜や、ＢＰＳＧ膜（ボロン・リン
・シリケートガラス）、ＰＳＧ膜（リン・シリケートガ
ラス）等が考えられる。
【００２９】図６（ａ）は調整用インピーダンス素子が
抵抗のみの構成の斜視図であり、図５（ａ），（ｂ）に
おける抵抗37，38の部分と同様である。図６（ｂ）は等
価回路図である。図６（ｃ）は図６（ａ）の６Ａ−６
Ａ′線に沿う抵抗部分を示す断面図である。信号線31と
接地線ＧＮＤの間の抵抗37、信号線31と電源線ＶDDとの
間の抵抗38はＮｉ，Ｃｒ等の高抵抗金属で構成される。
抵抗のみの構成の斜視図であり、図５（ａ），（ｂ）に
おける抵抗37，38の部分と同様である。図６（ｂ）は等
価回路図である。図６（ｃ）は図６（ａ）の６Ａ−６
Ａ′線に沿う抵抗部分を示す断面図である。信号線31と
接地線ＧＮＤの間の抵抗37、信号線31と電源線ＶDDとの
間の抵抗38はＮｉ，Ｃｒ等の高抵抗金属で構成される。
【００３０】図７（ａ）は図５（ａ）におけるキャパシ
タと抵抗の順序が逆に構成された斜視図であり、図７
（ｂ）はその等価回路図である。上記図５、図６、図７
の各構成の調整用インピーダンス素子は、インピーダン
スの対称性を考慮して例えば、１ｍｍ程度の等間隔おき
に図５、図６、図７の順に構成される。上記実施例の
他、集積回路の基本要素であるMOS FET で構成する例を
以下説明する。
タと抵抗の順序が逆に構成された斜視図であり、図７
（ｂ）はその等価回路図である。上記図５、図６、図７
の各構成の調整用インピーダンス素子は、インピーダン
スの対称性を考慮して例えば、１ｍｍ程度の等間隔おき
に図５、図６、図７の順に構成される。上記実施例の
他、集積回路の基本要素であるMOS FET で構成する例を
以下説明する。
【００３１】図８に示されるように、調整用のインピー
ダンス素子としてMOS FET 41，42を採用する。バッファ
等各回路43を構成するMOS FET （図示せず）と共に、し
きい値電圧（Ｖth）設定用のイオン注入を行い、次に、
MOS FET 41，42をデプレッション型（Ｄ型）化するため
のイオン注入工程をMOS FET 41，42に施すことによっ
て、調整用のインピーダンス素子を形成する。また、別
個に１回のイオン注入工程でインピーダンス調整用のＤ
型の MOS FET41，42を構成してもよい。
ダンス素子としてMOS FET 41，42を採用する。バッファ
等各回路43を構成するMOS FET （図示せず）と共に、し
きい値電圧（Ｖth）設定用のイオン注入を行い、次に、
MOS FET 41，42をデプレッション型（Ｄ型）化するため
のイオン注入工程をMOS FET 41，42に施すことによっ
て、調整用のインピーダンス素子を形成する。また、別
個に１回のイオン注入工程でインピーダンス調整用のＤ
型の MOS FET41，42を構成してもよい。
【００３２】上記Ｄ型 MOS FET41，42の抵抗値は、この
MOS FET 41，42それぞれのゲート幅Ｗ、ゲート長Ｌを考
慮して決める。因みに、飽和ドレイン電流をＩｄとする
と、μＷ（Ｖth−Ｖｇ）2 ／Ｌに比例することを（ここ
で、Ｖｇはゲート電圧、μは電子移動度）考慮してゲー
ト幅Ｗ、ゲート長Ｌを設定するとよい。
MOS FET 41，42それぞれのゲート幅Ｗ、ゲート長Ｌを考
慮して決める。因みに、飽和ドレイン電流をＩｄとする
と、μＷ（Ｖth−Ｖｇ）2 ／Ｌに比例することを（ここ
で、Ｖｇはゲート電圧、μは電子移動度）考慮してゲー
ト幅Ｗ、ゲート長Ｌを設定するとよい。
【００３３】係るインピーダンス調整用素子として単体
で用いるＤ型のMOSFET 41，42はゲート電圧を固定する
ため、そのゲート電極を電源線ＶDDあるいは接地線ＧＮ
Ｄに電気的に接続する。
で用いるＤ型のMOSFET 41，42はゲート電圧を固定する
ため、そのゲート電極を電源線ＶDDあるいは接地線ＧＮ
Ｄに電気的に接続する。
【００３４】なお、MOS FET のゲート電極材料にポリサ
イド構造を用いる場合はゲート幅、ゲート長をあらかじ
め決めておき、シリサイド膜を除去する工程を設け、抵
抗値Ｒを制御してもよい。
イド構造を用いる場合はゲート幅、ゲート長をあらかじ
め決めておき、シリサイド膜を除去する工程を設け、抵
抗値Ｒを制御してもよい。
【００３５】例えば、電源電圧が５Ｖで動作する集積回
路の場合を考えると、基本バスラインのインピーダンス
を小さめ（例えば５０Ω）に設定したときは各機能回路
ブロックの入出力インタフェースに差動増幅、その他の
回路を用い、入力レベルを調整しなくてはならない。集
積度がさらに向上し、基本要素で能動素子のMOS FETの
ゲート長が短くなった場合や、サブミクロン領域では電
源電圧が小さくなる方向にある。これにより、本発明の
主旨が一層活かされ、論理レベルを調整する回路が簡略
化ないしはＶthの調整のみで可能となる。
路の場合を考えると、基本バスラインのインピーダンス
を小さめ（例えば５０Ω）に設定したときは各機能回路
ブロックの入出力インタフェースに差動増幅、その他の
回路を用い、入力レベルを調整しなくてはならない。集
積度がさらに向上し、基本要素で能動素子のMOS FETの
ゲート長が短くなった場合や、サブミクロン領域では電
源電圧が小さくなる方向にある。これにより、本発明の
主旨が一層活かされ、論理レベルを調整する回路が簡略
化ないしはＶthの調整のみで可能となる。
【００３６】MOS FET を上記構成のようにインピーダン
ス調整素子として用いる他、キャパシタとして用いるこ
ともできる。これにより、バスラインのリアクタンス成
分を考慮した回路構成が可能となる。
ス調整素子として用いる他、キャパシタとして用いるこ
ともできる。これにより、バスラインのリアクタンス成
分を考慮した回路構成が可能となる。
【００３７】上記各実施例のインピーダンス調整用の抵
抗素子やMOS FET 、MOS FET で構成したキャパシタ素子
を分布させた構成を基本バスラインに接続配置しても、
本発明の主旨を満足する。また、係る絶縁膜の材質Ｓｉ
Ｏ2 、ＳｉＮ4 等、膜厚を調節することにより、基本バ
スラインの伝送線路特性をも調節できる。
抗素子やMOS FET 、MOS FET で構成したキャパシタ素子
を分布させた構成を基本バスラインに接続配置しても、
本発明の主旨を満足する。また、係る絶縁膜の材質Ｓｉ
Ｏ2 、ＳｉＮ4 等、膜厚を調節することにより、基本バ
スラインの伝送線路特性をも調節できる。
【００３８】本発明の入出力インタフェース調整機能に
より、図９において点線で示される従来問題になりがち
であった内部基本バスライン端におけるリンギング等の
反射波を抑制し、実線の波形のようにリンギングを小さ
くさせることができる。この結果、回路全体のＶthを低
めに設定しても、誤動作を減じることが回路設計上容易
になり、動作スピード（クロックないしトグル周波数）
をあげることができる。
より、図９において点線で示される従来問題になりがち
であった内部基本バスライン端におけるリンギング等の
反射波を抑制し、実線の波形のようにリンギングを小さ
くさせることができる。この結果、回路全体のＶthを低
めに設定しても、誤動作を減じることが回路設計上容易
になり、動作スピード（クロックないしトグル周波数）
をあげることができる。
【００３９】
【発明の効果】以上説明したようにこの発明によれば、
基本バスラインの長い配線路の他経路への信号伝送端部
に入出力インピーダンスを整える素子を設けることによ
り、省電力、高集積化を達成しつつ、インピーダンス・
ミスマッチングによる反射波の問題を解決し、回路動作
の高速化が図れる半導体集積回路装置が提供できる。
基本バスラインの長い配線路の他経路への信号伝送端部
に入出力インピーダンスを整える素子を設けることによ
り、省電力、高集積化を達成しつつ、インピーダンス・
ミスマッチングによる反射波の問題を解決し、回路動作
の高速化が図れる半導体集積回路装置が提供できる。
【図１】この発明の一実施例による半導体集積回路装置
の要部の構成を示す回路ブロック図。
の要部の構成を示す回路ブロック図。
【図２】この発明の要部の第１の具体的な構成を示す断
面図。
面図。
【図３】この発明の要部の第２の具体的な構成を示す断
面図。
面図。
【図４】この発明の要部の第３の具体的な構成を示す断
面図。
面図。
【図５】図５（ａ）はこの発明の要部の第４の具体的な
構成を示す斜視図。図５（ｂ）は図５（ａ）の等価回路
図。図５（ｃ）は図５（ａ）の一部の断面図。
構成を示す斜視図。図５（ｂ）は図５（ａ）の等価回路
図。図５（ｃ）は図５（ａ）の一部の断面図。
【図６】図６（ａ）はこの発明の要部の第５の具体的な
構成を示す斜視図。図６（ｂ）は図６（ａ）の等価回路
図。図６（ｃ）は図６（ａ）の一部の断面図。
構成を示す斜視図。図６（ｂ）は図６（ａ）の等価回路
図。図６（ｃ）は図６（ａ）の一部の断面図。
【図７】図７（ａ）この発明の要部の第６の具体的な構
成を示す斜視図。図７（ｂ）は図７（ａ）の等価回路
図。
成を示す斜視図。図７（ｂ）は図７（ａ）の等価回路
図。
【図８】この発明の要部の他の実施例の構成を示す回路
図。
図。
【図９】この発明の効果を示す回路ブロック図。
1，3 …アンプ、 2…基本バスライン、 4， 5， 6，
7，10…インピーダンス素子、 9…伝送線路。
7，10…インピーダンス素子、 9…伝送線路。
Claims (4)
- 【請求項１】 論理動作を主目的とする半導体集積回路
において、 ディジタル信号を伝送する長い配線を有した前記半導体
集積回路内部の基本バスラインと、 前記基本バスラインの特性インピーダンスと合わせた入
力インピーダンスを持つ入力インピーダンス調整手段を
有し、前記基本バスラインから他経路に伝送される際の
信号の反射波の派生を防止するバッファ装置とを具備し
たことを特徴とする半導体集積回路。 - 【請求項２】 入力インピーダンス調整手段は抵抗素子
により構成されることを特徴とした請求項１記載の半導
体集積回路。 - 【請求項３】 入力インピーダンス調整手段はキャパシ
タ素子により構成されることを特徴とした請求項１記載
の半導体集積回路。 - 【請求項４】 入力インピーダンス調整手段はデプレッ
ション型の電界効果型ＭＯＳトランジスタにより構成さ
れることを特徴とした請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271311A JPH05143535A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路 |
| US07/962,337 US5406118A (en) | 1991-10-18 | 1992-10-16 | Semiconductor integrated circuit having a long bus line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271311A JPH05143535A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143535A true JPH05143535A (ja) | 1993-06-11 |
Family
ID=17498285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271311A Pending JPH05143535A (ja) | 1991-10-18 | 1991-10-18 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406118A (ja) |
| JP (1) | JPH05143535A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883839A (en) * | 1996-10-31 | 1999-03-16 | Fujitsu Limited | Waveform stabilizing drive circuit for modularized memory |
| KR100328368B1 (ko) * | 1993-08-06 | 2002-08-24 | 가부시끼가이샤 히다치 세이사꾸쇼 | 다른배선길이를갖는차동신호전송회로를구비한집적회로장치 |
| JP2005503004A (ja) * | 2001-06-13 | 2005-01-27 | 株式会社ソニー・コンピュータエンタテインメント | 低電力クロック分配方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723908A (en) * | 1993-03-11 | 1998-03-03 | Kabushiki Kaisha Toshiba | Multilayer wiring structure |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| US5640112A (en) * | 1994-02-28 | 1997-06-17 | Rikagaku Kenkyusho | Clock signal distributing system |
| US6087728A (en) * | 1996-06-27 | 2000-07-11 | Intel Corporation | Interconnect design with controlled inductance |
| US5874778A (en) * | 1997-06-11 | 1999-02-23 | International Business Machines Corporation | Embedded power and ground plane structure |
| JP2006197374A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | データバス回路 |
| JP4947967B2 (ja) * | 2005-12-12 | 2012-06-06 | 富士通株式会社 | 回路モジュール |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3330026A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierte rs-flipflop-schaltung |
| JPS60134440A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01169946A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体集積回路及びその半導体装置 |
| US5086271A (en) * | 1990-01-12 | 1992-02-04 | Reliability Incorporated | Driver system and distributed transmission line network for driving devices under test |
| US5208562A (en) * | 1991-10-07 | 1993-05-04 | Isp Technologies, Inc. | Bus terminator circuit having RC elements |
-
1991
- 1991-10-18 JP JP3271311A patent/JPH05143535A/ja active Pending
-
1992
- 1992-10-16 US US07/962,337 patent/US5406118A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328368B1 (ko) * | 1993-08-06 | 2002-08-24 | 가부시끼가이샤 히다치 세이사꾸쇼 | 다른배선길이를갖는차동신호전송회로를구비한집적회로장치 |
| US5883839A (en) * | 1996-10-31 | 1999-03-16 | Fujitsu Limited | Waveform stabilizing drive circuit for modularized memory |
| JP2005503004A (ja) * | 2001-06-13 | 2005-01-27 | 株式会社ソニー・コンピュータエンタテインメント | 低電力クロック分配方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5406118A (en) | 1995-04-11 |
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