JPH01169946A - 半導体集積回路及びその半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路及びその半導体装置、特にＭＯ
Ｓ）ランジスタやバイポーラトランジスタ等の信号線に
超低抵抗配線を用いるＬＳＩや半導体デバイスに関し、 信号線の抵抗値が超低抵抗に近づくことにより生ずる反
射波を防止して、歪みのない高速波形（立ち上がり時間
１００　（ＰＳ）以内）の伝送をすることを目的とし、 その回路を複数の駆動デバイス及び超低抵抗配線が同一
基板上に集積され、 前記超低抵抗配線の終端部には、該配線の特性抵抗に概
略等しい終端抵抗が接続されていることを含み構成し、 その装置を駆動デバイスと、超低抵抗材料による配線と
、多結晶半導体膜により形成される終端抵抗とを具備す
ることを含み構成する。

〔産業上の利用分野〕

本発明は半導体集積回路及びその半導体装置に関するも
のであり、更に詳しく言えばＭＯＳ）ランジスタやバイ
ポーラトランジスタの信号線に超低抵抗材料を用いるＬ
ＳＩや半導体デバイスに関するものである。

〔従来の技術〕

第８．９図は従来例に係る半導体集積回路及びその半導
体装置の説明図であり、第８図はＣＭＯＳインバータの
電気回路図と、信号線りの構造図とを示している。

図において、ＴＩ、Ｔ３はｐチャンネルＭＯＳトランジ
スタ、Ｔｔ、ＴａはｎチャンネルＭＯＳトランジスタで
あり、Ｌは信号線である。なお、破線円内に示す信号線
りの構造図において、１は信号の伝送路となるＡｌ配線
、２は該Ａｌ配線１を絶縁する層間絶縁膜であり、ＰＳ
Ｇ膜２ａやＳｉ０を膜２ｂにより形成されている。

第９回は従来例に係る問題点を説明する図である。

同図（ａ）は、ＭＯ５Ｉ−ランジスタＴ、やＴ２の駆動
源から見た出力側の伝送等価回路である。

図においてＣ６は層間絶縁膜２と、Ａｌ配線１とにより
半導体デバイス内に寄生する等価寄生容量であり、７ｏ
はＡｌ配線１との等価寄生抵抗、Ｚ。

は次段の駆動デバイスのＭＯＳ）ランジスタＴ。

やＴ、の等値入力インピーダンスである。なお信号線り
にＡｌ配線等を常温で用いた場合、駆動源の伝送信号波
の周波数ｆがＧＨ２単位になると伝送波形がなまり、次
段の駆動デバイスが追従できないという問題がある。

同図（ｂ）は、高速波形伝送をする場合、例えば信号線
りを配線抵抗がほぼ０〔Ω〕となる超低抵抗配線（常温
超電導材料＝未定）やアルミ配線等を７７Ｋに冷却した
様な超低抵抗配線にした場合を示している。なお、例え
ば、高速なパルス波形（信号波形の立ち上がり時間が１
００（ｐｓ）以内）を信号線りに伝送しようとすると、
終端部と配線にインピーダンスのミスマツチングがある
と反射波４を生ずる。なお反射波４は、配線抵抗０〔Ω
〕によるダンピング効果が無くなった為であり１．リン
ギング状態を招いて、駆動デバイスに悪影を与える。

同図（Ｃ）はＬＳＩ配線において信号線りの終端部を開
放して、駆動源３から立ち上がり時間１０〔ｐｓ）の台
形波を伝送した模擬応答波形を示している０図において
、７は超低抵抗配線の応答波形であり、反射波によるリ
ンギングを生じている。

また５は室温のＡｌ配線の応答波形であり、波形がなま
っている様子を示している。６は、Ａ′！！、配線を７
７Ｋに冷却した場合の応答波形を示している。

（発明が解決しようとする問題点） ところで従来例によれば第９図（ａ）に示すように、駆
動源３から出力側の伝送線路を見ると、信号線りの等価
寄生抵抗や等価寄生容量が介在し、伝送する信号波が高
速（信号波形の立ち上がり時間が１０　（ｐａｌ　、周
波数ｆ＝１０〜３０ＧＩ（Ｚ単位）になると次段の駆動
デバイスが追従できなくなる。

そこで同図（ｂ）に示すような信号線りを超低抵抗配線
にして、次段の駆動デバイスに高速波形を伝送する考案
がされている。

しかし、同図（ｂ）に示すように信号、ＩＬを超低抵抗
配線にすることにより次のような問題点を生ずる。

■駆動源３の出力点と次段の入力点の間にインピーダン
スのミスマツチングがあると反射波４を生じ、その応答
波形中にリンギングを生ずる。

■反射波４の影響により駆動デバイスは誤動作を生ずる
。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、信号線の抵抗値が超低抵抗に近づくことにより
生ずる反射波を防止して、歪みのない高速波形を伝送す
ることを可能とする半導体集積回路とその半導体装置の
捉供を目的とする。

〔問題点を解決するための手段〕

本発明の半導体集積回路の原理図を第１図、その一実施
例を第２〜４図に、またその半導体装置の一実施例を第
５〜７図に示すように、その回路を複数の駆動デバイス
１１．１３及び超低抵抗配線１２が同一基板上に集積さ
れ、前記超低抵抗配線１２の終端部には、該配線１２の
特性抵抗に概略等しい終端抵抗ＲＬが接続されているこ
とを特徴とし、 その装置を駆動デバイスＴ、　、Ｔ、　、Ｑ２０又はＱ
ｚ６と、超低抵抗材料による配線Ｌ１１、ＬＳＩ又はＬ
ｉ２と、多結晶半導体膜により形成される終端抵抗Ｒ１
，１１、ＲＬｌｇ又はＲＬ１０とを具備することを特徴
とし、上記目的を達成する。

〔作　用〕

本発明の半導体集積回路によれば、超低抵抗配線の終端
部に特性抵抗に概略等しい終端抵抗を接続している。こ
のため伝送線路に特有の特性抵抗と終端抵抗とにより抵
抗整合（インピーダンスマツチング）することができ、
反射波を吸収することが可能となる。

さらに、終端抵抗には論理振幅の２の中間電位を供給し
ているため、電源電圧ＶＣＣとスイッチングトランジス
タの、闇値電圧Ｖいとの関係を概略４１Ｖい１−≧−Ｖ
ＣＣとすることができ無効消費電力の増大を抑えること
が可能となる。

また、本発明の半導体装置によれば各電極を構成する多
結晶半導体膜により形成される終端抵抗を半導体基板に
設けている。このため終端抵抗５０Ωは、多結晶半導体
膜に不純物イオンを含有した拡散抵抗、例えばそのシー
ト抵抗１５Ω／口を３個直列に並べることにより超低抵
抗材料を用いる信号線の終端部に形成することが可能と
なる。

〔実施例］ 次に図を参照しながら本発明の実施例について説明する
。

第２〜４図は本発明の実施例に係る半導体集積回路の説
明図であり、第５〜７図は本発明の実施例に係る半導体
装置の説明図である。

第２図は本発明の第１の実施例に係る半導体集積回路図
であり、ＣＭＯＳインバータ回路を示している。

図において、Ｔｅｌ、Ｔ２３はｐチャンネル型ＭＯＳト
ランジスタであり、’ｒｚｚ、　Ｔ２４はｎチャンネル
型ＭＯ３）ランジスタである。Ｌ、は信号線であり、超
低抵抗材料を用いた配線（超低抵抗配線）である。ＲＬ
、は終端抵抗であり、特性抵抗５０Ωに等しい抵抗値で
ある。ＶＣＣは電源電圧であり、例えばＶｃｃ−３Ｖと
し、各ＭＯ３）ランジスタ’ｒｚ＋〜Ｔ”ｚ４の閾値電
圧Ｖいは０．８ｖである。なお、終端抵抗ＲＬ、には、
電源電圧ＶＣＣの％の中間電位ｔ、Ｓ　Ｖを供給してい
る。また、この回路の場合、オン状態での各ＭＯＳトラ
ンジスタＴ２．〜Ｔ２４等の駆動デバイスの内部抵抗は
、信号線Ｌ１の特性抵抗（５０Ω）に等しくするように
素子寸法を設定している。

これにより、終端抵抗ＲＬＩ　＝５０Ωとインピーダン
スマツチングをして反射波を吸収している。

なお、特性抵抗は、例えば幅０．５μｍ、厚さ１μｍの
導電層が０．６　μｍの厚さの５ｉＱｔｌ！を介して接
地導体平面上にあったときの配線特有の抵抗値である。

次にこの論理回路の動作について説明すると、まず駆動
デバイスＴｉｔがオン、Ｔ２□がオフのときＣＭＯＳイ
ンバータの出力電圧はＴ２．の内部抵抗５０Ωと終端抵
抗ＲＬ、＝５０Ωとにより分圧される。

ここで、信号線Ｌ１の特性抵抗を５０Ωとすると、ＭＯ
Ｓ）ランジスタＴ’ｚ＋のオン抵抗を５０Ωとしたとき
、ＭＯ５Ｉ−ランジスタＴｚ＋、　Ｔ’ｚｔで構成され
るＣＭＯＳインバータの出力電圧は分圧効果により、中
間電位Ｖｃｃ／　２　＝１．５　Ｖと電源電圧Ｖｃｃ”
”３Ｖ１７）中間（７）２．２５Ｖとなる。コノときＭ
ＯＳトランジスタＴＺ４は閾値電圧ＶＬｈ以上の電圧が
ゲートに印加されてオンし、ＭＯＳ）ランジスタＴ０は
ゲート・ソース間バイアスが３−２．２５＝０．７５Ｖ
になって、闇値電圧Ｖｔ１．以下となるためカットオフ
する。

このようにして、超低抵抗配線を用いる信号線り、の終
端部に特性抵抗（＝５０Ω）に概略等しい終端抵抗ＲＬ
ｌ＝５０Ωを接続している。このため伝送線路は特有の
特性抵抗と終端抵抗ＲＬ。

とによりインピーダンスマツチングすることができ反射
波を吸収することが可能となる。これにより歪みの無い
高速波形を次段の駆動デバイスに伝送することが可能と
なる。

さらに、終端抵抗ＲＬ、には論理振幅（電源電圧Ｖｃｃ
）の２の中間電位Ｖ　ｃｃ／　２　＝　１．５　Ｖ　ヲ
供給しているため電源電圧ＶＣＣとスイッチングトラン
ジスタ’Ｌ＋〜Ｔｔ４の闇値電圧Ｖいとの関係を概略４
１Ｖｔｈｌ≧Ｖ　ｃｊとすることができ、無効消費電力
の増大を抑えることが可能となる。

第３図は本発明の第２の実施例に係る半導体集積回路で
あり、同図（ａ）、（ｂ）はバイポーラトランジスタを
用いたインバータ回路を示している。

同図（ａ）において、Ｑ８、Ｑ　３１はｐｎｐ型トラン
ジスタであり、Ｑ□、Ｑ４１はｎｐｎ型トランジスタで
ある。Ｌｘは信号線であり、超低抵抗材料による配線で
ある。またＲ　Ｌ　ｚは終端抵抗であり、その抵抗値は
５０Ωである。なおＶＣＣは電源電圧であり、その値は
２．５ｖである。また、バイポーラトランジスタをシリ
コン系で形成すると、ベース・エミッタ間の電圧ｖＩｌ
ｔは、Ｖ、＞０．６５Ｖでコレクタ電流が流れ始める。

このため、電源電圧ＶＣＣは２．６ｖ以内とする。なお
、終端抵抗ＲＬｔに供給する中間電位Ｖｃｃ／２は１．
２５Ｖとなる。また、Ｒ１１ＩＳＯ□はバイポーラトラ
ンジスタ系のような電流入力型の素子の場合に、その入
力電流を規定する抵抗や容量である。

次にこの論理回路の動作について説明すると、スイッチ
ングトランジスタＱ　＋　Ｉｓ　Ｑ　ｔ　＋がターンオ
ンしたとき、次段のトランジスタＱ　３１　ｓ　Ｑ　ａ
　＋のベースに流れる電流ｒ　Ｂｍａｘは、終端抵抗Ｒ
Ｌ、に現れる例えば電圧値ｖＬと電源電圧ＶＣＣＯ差か
らスイッチングトランジスタのベース・エミッタ間の電
圧ｖ＠ｔを差し引いた値と、入力電流を規定する抵抗値
Ｒ０とにより決定される。すなわちＶｃｃ　　Ｖｔ　　
　Ｖａｔ １　　！＠ａ１１！Ｒ１１１ で表される。

例、ｔ　Ｌｔ’　ｔ　Ｒ電圧Ｖｃｃ＝２．５　Ｖ、Ｖｔ
　＝０．６２５　Ｖ、Ｖｉｉ＝０．６５Ｖ、Ｒｍ＋＝２
　ｋΩとすると、スイ・ンチングトランジスタがターン
オンしたときにベースに流れる電流１　Ｂ＊ｈｘは６１
３　μＡとなる。

これにより、バイポーラトランジスタの電流増幅率ｈ１
を５０とすると、コレクタには最大３１ｍＡまで定常的
に流すことができる。

なお、容量Ｃ□はスピードアップコンデンサである。ま
た過渡状態において、高速波形（立ち上がり時間１００
　（ｐｓ）単位）の信号は抵抗Ｒ１１を通過せずに容量
Ｃ１よバイパスして、駆動トランジスタのベースにＩ　
１ｓａｘｃｋりも大きい電流を瞬間的に流し、駆動トラ
ンジスタのターンオンを速くする。

これは人力信号の時間変化分が容量ＣＩ＋又はＣ＠□の
充放電を通じて直接駆動トランジスタのベースに与えら
れるために、抵抗Ｒｓ＋によってクランプされる最大入
力電流Ｔ　Ｉ１１＋ａｘ以上の電流を瞬時にベースに流
れ込み、駆動トランジスタの導通を早めるためである。

このようにして、超低抵抗配線を用いる信号線Ｌ２の終
端部に特性抵抗（＝５０Ω）に概略等しい終端抵抗ＲＬ
ｘ　＝　５０Ωを接続している。このため伝送線路に特
有の特性抵抗と終端抵抗ＲＬ。

とによりインピーダンスマツチングすることができ、反
射波を吸収することが可能となる。これにより歪みのな
い高速波形を次段の駆動デバイスに伝送することが可能
となる。

さらに、終端抵抗ＲＬ、には論理振幅（電源電圧Ｖ　ｃ
ｃ）の２の中間電位Ｖｃｃ／　２　＝１．５　Ｖを供給
しているため電源電圧ＶＣＣと駆動トランジスタＱ　＋
　ｌ−Ｑ　ｓ　＋のベース・エミッタ間の電圧Ｖ＊ｔ（
ＭＯＳトランジスタの闇値電圧Ｖいに相当）との関係を
概略４１Ｖ□１≧ＶＣＣとすることができ、無効消費電
力の増大を抑えることが可能となる。

同図（ｂ）は、バイポーラトランジスタを用いたインバ
ータの別の実施例を示している。なお、同実施例では、
同図（ａ）の実施例に比べてバイポーラトランジスタＱ
　ｌｚ　−Ｑ　ａ　ｚのベースのクランプ抵抗Ｒ６と容
量ＣＩとをｐｎｐ）ランジスタＱ　＋　ｔ、Ｑａｔとｎ
ｐｎ　）ランジスタＱ１０Ｑａｔとにより共通にしてい
る点で異なっている。また、信号線Ｌ３や終端抵抗ＲＬ
１０電源電圧ＶＣＣ１中間電位Ｖｃｃ／２については、
同図（ａ）と同様であり、その基本的動作は同様である
。

第４図は本発明の第３の実施例に係る半導体集積回路の
説明図であり、バイポーラトランジスタを用いたＥＣＬ
２人力ＮＯＲ回路を示している。

図においてＱ１０Ｑ、はｎｐｎ型バイポーラトランジス
タであり、入力トランジスタである。Ｑ。

はｎｐｎ型バイポーラトランジスタであり、基準電位Ｖ
　ｒ＊ｆを供給して、入力トランジスタＱ１０Ｑ２と定
電流源を形成するトランジスタＱ６と共に差動増幅回路
を構成している。

また、Ｑ４はｎｐｎ型バイポーラトランジスタ、Ｑ、は
ｐｎｐ型バイポーラトランジスタであり、このトランジ
スタＱ、　、Ｑｓによりコンプリメンタリ（相補性）出
力回路を構成している。なお、Ｄｌ、Ｄ２はトランジス
タＱ、　、Ｑｓに所定バイアスに保つレベルシフトダイ
オードである。また、Ｒｏは駆動デバイスの内部抵抗を
補正する出力抵抗である。Ｌ４は信号線であり、超低抵
抗材料を用いる配線である。

なお、コンプリメンタリ出力トランジスタＱ４、Ｑ、は
、第１．２図のようにインバーター形式の回路とは異な
り、エミッタフォロア接続となっている。したがってこ
の段での論理反転は行われない。

次にこの論理回路の動作について説明する。まず、エミ
ッタフォロアの出力インピーダンスＺＥＯはトランジス
タの相互コンダクタンスｇｍの逆数であり、ターンオン
時のエミッタ電流を■１゜とすると、 Ｚ！Ｏ＝　（ｇ　ｍ）　−’＝　（（了ｒ　ｔｏ）　−
’で表される。

但し、９：単位電荷１．６０２　Ｘｌ０−”　（ｃ　）
ｋ：ボルツマン定数１．３８Ｘ１０−”　　（Ｊ／’Ｃ
）Ｔ：絶対温度〔°Ｋ］ である。

ここで、信号線Ｌ４に超低抵抗配線を用いた場合、出力
インピーダンスＺ７゜を高速波形を伝送する伝送線路の
特性インピーダンス５０Ωとすると、エミッタ電流１１
゜＝０．５１７　ｍＡを得ることができる。

従って、駆動トランジスタＱ４又はＱ、がオン状態の時
、約０．５ｍＡのエミッタ電流を流すものとすれば、そ
の駆動トランジスタの出力インピーダンスＺＥＯは伝送
線路（−信号線り、）とインピーダンスマツチングする
。しかし、エミ・νり電流を０．５ｍＡと規定すると終
端抵抗ＲＬ、＝５０Ωに発生する出力電圧は２５ｍＶに
過ぎず、論理振幅が不足する。そこでバイポーラトラン
ジスタＱ４又はＱ、のエミッタ電流を増幅するために、
トランジスタＱ、の定電流源により、エミッタ電流Ｉ２
０＝５ｍＡに設定する。

これにより終端抵抗ＲＬ４＝５０Ωの負荷に対して、電
圧振幅２５０ｍＶが得られ、ＥＣＬ振幅の入力レベルと
することができる。

なお、エミッタ電流Ｉ２０＝５ｍＡのときのトランジス
タＱ、　、Ｑ、の出力インピーダンスは５Ωとなるため
、信号線Ｌ４の特性インピーダンスと整合しなくなる。

従って、特性抵抗５ｏΩとその出力インピーダンスとの
差５Ｏ−５＝４５　（Ω〕の出力抵抗Ｒ０を信号線Ｌ４
に挿入する。

これにより、信号線Ｌ４に超低抵抗材料を用いた場合で
も、特性抵抗と終端抵抗ＲＬ　ａとをインピーダンスマ
ツチングすることができる。

また終端抵抗ＲＬ、に供給する基準電圧Ｖ　ｒａｔは第
１．２の実施例と異なり、−１Ｖとし、−１Ｖ±１２５
ｍＶ（論理振幅２５０ｍＶ）を得ている。

なお、駆動トランジスタＱ、　、Ｑ、の動作は、例えば
出力が“ビのときにはトランジスタＱ４がオンし、終端
抵抗ＲＬ、に電流を供給し、トランジスタＱ４のベース
・エミッタ間のバイアス電圧が若干（１００ｍＶ〜２０
０ｍＶ）増大する。一方トランジスタＱ、のベース・エ
ミッタ間のバイアス電圧はこの分だけ減少し、Ｑ、はカ
ットオフし、無効電流の発生が無くなる。

なお、この実施例では出力に直列に４５Ωが入れられて
いるが、これをＯとして出力抵抗Ｒ０を実質的に線路の
特性抵抗よりも十分に低い状態にしてもかまわない場合
がある。これは、駆動出力端でインピーダンスミスマツ
チングが生じている状態になるが、このとき負荷端での
信号反射がなければ（つまりインピーダンスミスマツチ
ングが少なく、入射電力のほとんどが終端抵抗（ＲＬ、
）で消費されて線路に反射する成分が無視できる程小さ
いとき）駆動出力部の大きなミスマツチングは実質的に
問題にならなくなるためである。

これは第１の実施例（第２図）についても言え、ＭＯＳ
）ランジスタＴ２１、Ｔｔｔの内部抵抗が必ずしも線路
の特性抵抗ＲＬ、と等しくなくても良いことを示してい
る。もしＭＯＳ）ランジスクＴ２Ｉ、Ｔ、の内部抵抗が
線路よりも低ければ、負荷端に現れる振幅はＭＯＳ）ラ
ンジスタＴ’ｚ＋、Ｔ２□の内部抵抗と終端抵抗の関係
で第１の実施例の値よりも大きくなる。これによってＭ
Ｏ３’）ランジスタＴｅｌ、ＴＺ□より強力にゲートを
ドライブされるため、より内部抵抗を下げる働きをする
。またこれに対応してＭＯＳトランジスタＴｉｔ、Ｔｚ
□の闇値を小さくすることができるので、より良い方向
に向かう。つまり駆動トランジスタの内部抵抗は線路と
ミスマツチングしても線路の特性抵抗よりも低くするこ
とができる。

このようにして、超低抵抗配線を用いる信号線Ｌ４の終
端部に特性抵抗（＝５０Ω）に概略等しい終端抵抗ＲＬ
、＝５０Ωを接続している。このため伝送線路に特有の
特性抵抗と終端抵抗ＲＬ。

とによりインピーダンスマツチングをすることができ反
射波を吸収することが可能となる。これにより、歪みの
無い高速波形を次段の駆動デバイスに伝送することが可
能となる。

第５図は本発明の第１の実施例に係る半導体装置の構造
図であり、ＣＭＯＳインバータ回路を構成する半導体デ
バイスの平面図を示している。

図において、Ｔ、はＰチャンネルＭＯＳトランジスタで
あり、Ｔ１１はｎチャンネルＭＯ３Ｉ−ランジスタであ
る。またＬ１１は超低抵抗配線であり、１４は電源ＶＣ
Ｃや■５．を供給するアルミ配線である。

ＲＬ、は終端抵抗を示している。なお、終端抵抗ＲＬ１
１はＭＯ３Ｉ−ランジスタのゲート電極Ｇを構成する不
純物イオンをドープしたポリＳｉ膜等と共有して形成さ
れ、その一端に電源電圧■。、の２の電位が供給されて
いる。また終端抵抗ＲＬ１１＝５０ΩはポリＳｉ膜より
形成される拡散抵抗、例えばシート抵抗１５Ω／口を幅
１に対して、長さ３．３３　（１５Ｘ３．３３＝　５０
Ω）とすることにより得られる。

このようにして、ゲート電極を構成するポリＳｉ膜によ
り形成される終端抵抗ＲＬ１１を半導体基板に設けてい
る。このため終端抵抗５０Ωは不純物イオンを含有した
ポリＳｉ膜により形成される拡散抵抗、例えばそのシー
ト抵抗１５Ω／口を３個直列に並べることにより超低抵
抗材料を用いる信号線Ｌ１１の終端部にゲート電極Ｇと
共有して形成することが可能となる。

第６図は本発明の第２の実施例に係る半導体装置の構造
図である。なお、同図（ａ）はバイポーラトランジスタ
素子Ｑ１゜の平面図であり、同図（ｂ）はその断面図で
ある。

図において、Ｑ　Ｉｏはバイポーラトランジスタ、Ｌｌ
１は超低抵抗材料を用いる信号線であり、ＲＬ１□は終
端抵抗を示している。なお終端抵抗ＲＬ＋ｔは例えばエ
ミッタ電極と同時に不純物イオンをドープしたポリＳｉ
膜１５によりベース電極に接合して形成する。

このようにして終端抵抗５０Ω、ポリＳｉ膜１５に不純
物イオンをドープした拡散抵抗、例えば、そのシート抵
抗１５Ω／口を３個直列に並べることにより、超低抵抗
材料を用いる信号線ＬｚＩの終端部（ベース電極）に、
エミッタ電極と同時工程により形成することが可能とな
る。

第７図は、本発明の第３の実施例に係る半導体装置の構
造図である。なお同図（ａ）はＳＳＴ構造のバイポーラ
トランジスタＱ２０の平面図、同図（ｂ）はその断面図
を示している。

図において、Ｑ２０は外部ベース電極Ｂ、エミッタＥを
有するＳＳＴ構造のバイポーラトランジスタ、Ｌ３１は
超低抵抗材料を用いる信号線であり、ＲＬ＋ｉは終端抵
抗を示している。なお、終端抵抗ＲＬ１０は、外部ベー
ス引出電極Ｂを形成する不純物イオンをドープしたポリ
Ｓｉ膜１６を共有して設けられている。またその終端抵
抗ＲＬＩ３の一端には、論理振幅の２の電源が接続され
ている。

このようにして、外部ベース引出電極Ｂを構成するポリ
Ｓｉ膜１６により形成される終端抵抗ＲＬ１３を半導体
基板に設けている。このため、終端抵抗５０Ωを、不純
物イオンを含有したポリＳｉ膜により形成される拡散抵
抗、例えばそのシート抵抗１５Ω／口を３個を直列に並
べることにより、超低抵抗材料を用いる信号線Ｌ＋３の
終端部に外部ベース電極Ｂと共有して形成することが可
能となる。

〔発明の効果〕

以上説明したように本発明によれば、信号線に超低抵抗
を用いても、その終端部に終端抵抗を接続し、電源電圧
の％の電圧を供給しているので、反射波を吸収すること
ができる。これにより高速波形を歪み無しに次段の駆動
デバイスに伝送することが可能となる。

また本発明によれば、終端抵抗は拡散抵抗によって駆動
デバイスの入力点に設けることができる。

これにより駆動点において、高速信号波形を忠実に追従
動作させることが可能となる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の原理図、第２図は本
発明の第１の実施例に係る半導体集積回路図、 第３図は本発明の第２の実施例に係る半導体集積回路図
、 第４図は本発明の第３の実施例に係る半導体集積回路図
、 第５図は本発明の第１の実施例に係る半導体装置の構造
図、 第６図は本発明の第２の実施例に係る半導体装置の構造
図、 第７図は本発明の第３の実施例に係る半導体装置の構造
図、 第８図は従来例に係る半導体集積回路とその半導体装置
の説明図、 第９図は従来例に係る問題点を説明する図である。 （符号の説明） Ｔ−、Ｔ＋　、　Ｔ３　、　ＴＺｌ、　　Ｔ２３・・・
ｐチャンネル型ＭＯＳ）ランジスタ、 Ｔ１１、　Ｔｚ　、　Ｔａ　、　Ｔｚｔ、　Ｔｚａ”’
ｎチャンネル型ＭＯＳ）ランジスタ、 Ｑ１０、Ｑ２０・・・バイポーラトランジスタ、Ｑ１１
、　Ｑ３１．　Ｑ１０．　Ｑ３２．　ＱＳ　・＝Ｔ’　
ｎ　Ｐ型バイポーラトランジスタ Ｑ１０、Ｑ１０、Ｑ１０、Ｑ１０、Ｑ、−Ｑ１０Ｑａ　
−°゛ｎｐｎ型バイポーラトランジスタ、 Ｄ　Ｉ””　Ｄ　ｘ・・・レベルシフトダイオード、Ｌ
・・・信号線、 １２、　　Ｌｌ”−Ｌ４．Ｌ１１’＝Ｌ＊、・・・信号
線（超低抵抗配線）、 ＲＬ、ＲＬ、−ＲＬ１０ＲＬＩＩ〜ＲＬＩ３・・・終端
抵抗、 １．１４・・・Ａｊ２配線、 ２・・・層間絶縁膜、 ２ａ・・・ＰＳＧ膜、 ２ｂ・・・Ｓｉ０ｇ膜、 ３・・・駆動源、 ４・・・反射波、 ５・・・Ａｎ配線の応答波形、 ６　・Ａ　ｆｉ配！Ｊｌ　（７７Ｋ）　＋７１応答波形
、７・・・超低抵抗配線の応答波形、 １１．１３・・・駆動デバイス、 １５．１６・・・ポリＳｉ膜（多結晶半導体膜）、ＶＣ
Ｃ・・・電源電圧、 Ｖｃｃ／２・・・中間電圧、 Ｖ　ｒａｔ・・・基準電圧、 γ。・・・等価寄生抵抗、 Ｃ，・・・等価寄生容量、 Ｚｌ・・・入力インピーダンス、 Ｃ，、Ｃ□＋ＣＩ！・・・容量（スピードアップコンデ
ンサ）、 Ｒｓ　、　　Ｒｍ＋、　　Ｒ−ｚ＝’抵抗（クランプ抵
抗）、Ｒｏ・・・出力抵抗。 第　　１　　図 オぐイごつ月０Ｓ３６グの窒化拶・１１−イ弄る。ギ１
１捲算オｆ回丁各（わ第２図 ＶＣＣ／２畦２５Ｖｆｍａｚ ＶｃＣ／２．１．２５ｙ （ｂ） 不発叩ω拓Ｚの亥姥例しく踵６平箒坏隻稽回訪図第３図 １４アルミ貿痒槃 不全叩の閤！■Ｙ党４列＋：ＩｉＳギ薄装置のａＩ口第
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Claims (8)

【特許請求の範囲】
1. （１）複数の駆動デバイス（１１、１３）及び超低抵抗
   配線（１２）が同一基板上に集積され、前記超低抵抗配
   線（１２）の終端部には、該配線（１２）の特性抵抗に
   概略等しい終端抵抗（ＲＬ）が接続されていることを特
   徴とする半導体集積回路。
2. （２）前記終端抵抗（ＲＬ）には、前記超低抵抗配線（
   １２）に伝送する信号の論理振幅（Ｖｃｃ）の概略１／
   ２に近似する中間電位（Ｖｃｃ／２）に接続されている
   ことを特徴とする特許請求の範囲第１項に記載する半導
   体集積回路。
3. （３）前記終端抵抗（ＲＬ）は５０〔Ω〕であることを
   特徴とする特許請求の範囲第１項に記載する半導体集積
   回路。
4. （４）前記駆動デバイス（１１、１３）のターンオン時
   の内部抵抗がこれに接続される超低抵抗配線（１２）の
   特性抵抗よりも低いことを特徴とする特許請求の範囲第
   １項に記載する半導体集積回路。
5. （５）駆動デバイス（Ｔ＿ｐ、Ｔ＿ｎ、Ｑ＿１＿０又は
   Ｑ＿２＿０）と、超低抵抗材料による配線（Ｌ＿１＿１
   、Ｌ＿２＿１又はＬ＿３＿１）と、多結晶半導体膜によ
   り形成される終端抵抗（ＲＬ＿１＿１、ＲＬ＿１＿２又
   はＲＬ＿１＿３）とを具備することを特徴とする半導体
   装置。
6. （６）ＭＯＳトランジスタ（Ｔ＿ｐ、Ｔ＿ｎ）のゲート
   電極（Ｇ）を構成する多結晶半導体膜を用いて終端抵抗
   （ＲＬ＿１＿１）が形成されていることを特徴とする特
   許請求の範囲第３項に記載する半導体装置。
7. （７）バイポーラトランジスタ（Ｑ＿１＿０）のエミッ
   タ電極（Ｅ）を構成する多結晶導電体膜（１５）を用い
   て終端抵抗（ＲＬ＿１＿２）が形成されていることを特
   徴とする特許請求の範囲第３項に記載する半導体装置。
8. （８）バイポーラトランジスタ（Ｑ＿２＿０）の外部ベ
   ース引出電極（Ｂ）を構成する多結晶半導体膜（１６）
   を用いて終端抵抗（ＲＬ＿１＿３）が形成されているこ
   とを特徴とする特許請求の範囲第３項に記載する半導体
   装置。