KR100328368B1 - 다른배선길이를갖는차동신호전송회로를구비한집적회로장치 - Google Patents

Abstract

반도체집적회로장치에 형성된 신호전송용 배선에 관한 것으로써, 배선길이가 길고 배선저항이 높은 신호전송로에 있어서의 배선지연을 단축할 수 있게 하기 위해, 반도체집적회로장치의 논리회로간의 신호전송용의 배선중 배선길이가 짧은 배선에는 전압구동회로를 마련함과 동시에 배선의 종단의 전압에 응답하는 논리회로에 수신회로의 기능을 겸용시킨다. 한편, 배선길이가 길고, 따라서 배선저항이 큰 배선의 송신단을 논리회로의 출력신호에 따라서 전압구동회로로 전압 구동하고, 종단에 이 배선에서 유입하는 전류를 감지하여 전압으로 변환하는 전류센스회로를 마련한다.

이러한 장치를 이용하는 것에 의해, 구동회로의 출력저항과 전류센스회로의 입력저항을 이 배선의 직류저항보다도 작게 한다.

Description

다른 배선길이를 갖는 차동신호전송회로를 구비한 집적회로장치

본 발명은 반도체집적회로장치에 형성된 신호전송용 배선에 관한 것으로써,특히 고속의 전송방식에 관한 것이다.

근래,특히 반도체집적회로칩의 고집적화, 대면적화에 따라 논리회로간을 연결하는 신호전송용 배선, 즉 신호배선의 길이는 증가하고 있다. 이것에, 또 고집적화를 위해 배선폭의 미세화로 배선저항도 현저하게 증가하고 있다. 이 때문에 배선저항에 의한 지연시간(이하, 배선저항지연이라 한다)이 현저하게 증가하고,이 배선저항지연이 논리회로간의 선호전파시간의 큰 비율을 차지하도록 되어 왔다. 이 배선저항지연의 단축이 반도채집적회로장치의 고속화의 큰 문제로 되고 있다.

종래의 반도체집적치로의 신호전송용 배선으로써는 수신단 개방의 전송계와 수신단 종단의 전송계가 있다. 논리회로간의 신호배선에는 배선의 배선저항에 의한 신호전압의 저하가 없는 제12도에 등가회로로 도시한 수신단개방의 전송방식이 널리 사용되고 있다. (101)과 (10b)는 논리회로로써, (101)이 구동회로, (10b)가 수신회로로 된다. 일반적으로 구동회로(101), 수신회로(10b) 로써 바이폴라트랜지스터를 사용한 것으로써는 에미터결합형 논리회로, 소위 ECL이, MOS트랜지스터를 사용한 것으로써는 CMOS회로가 녈리 사용된다. 어떤 회로를 사용한 경우에도 구동회로 (101) 은 등가전압원 (106)과 출력저항 (105)로 나타낼 수 있고 출력임피던스는 수십Ω이다. 또, 수신회로 (10b)의 입력임피던스는 ECL의 경우는 베이스입력으로 되어 수백kΩ이상, CMOS의 경우는 무한대이고, 배선저항과 비교해서 매우 크고 수신회로도 포함하여 사실상 수신단 개방의 전송계로 된다.

또, 일반적으로 LSI 상의 배선과 같이 배선저항이 비교적 높은 전송계, 즉 RC의 분포정수선로애서 이론적으로는 수신단개방시의 수신단에 있어서의 전압파형보다도 수신단 단락시의 수신단에 있어서의 전류파형의 쪽이 상승시간이 빠르다. 이 전류파형은 톰슨의 착류곡선이라 불리우며, 예를들면 옴사의 「대학과정전기회로(2)」(소화44년5월30일발행)에 상세한 해석이 설명되어 있다. 여기에서는 유한길이의 선로에 직류전압을 부가한 경우로써, 말하자면 이상적인 전압원으로 구동한 경우의 해석이 기술되어 있다.

수신단 종단의 전송계를 상기와 같은 ECL을 사용해서 실현하고자하면 일반적으로는 배선의 배선저항에 의해서 수신단의 신호전압진폭이 송신단에 비해서 현저하게 저하한다. 이 때문에 제13도에 도시한 바와 같이 구동회로가 전류구동회로로, 수신회로가 전류센스회로로 구성된 전송방식이 일본국 특허공개공보 평성02-265093호에 개시되어 있다. 이 도면은 메모리셀의 정보를 센스회로에서 추출하는 신호배선의 일부를 도시하고 있다. (1301)은 메모리셀로써, 메모리셀의 정보에 의해서 MOS트랜지스터 (1308)의 전류공급능력에 따른 리드전류 Ir을 흐르게 하는 전류구동회로로 된다. 이때, MOS트랜지스터 (1308)은 전류원동작하므로 출력저항은 거의 무한대로 된다. (1302), (1303) 은 신호배선, (1304), (1305) 는 종단저항으로써 작용하는 트랜지스터, (1306)은 리드전류 Ir이 저항(1307)에 흐르는 것에 의해 전압으로 변환하는 전류센스회로이다. 또, C는 단위 길이당 배선용량, R은 단위길이당 배선저항을 나타내고 있다. 또, 수신단 종단의 전송제의 종래예로써는 일본국 특허공개공보 평성 4-207226호에 개시되어 있지만 이 종래예에서도 구동회로가 전류원으로써, 출력저항이 매우 크다.

선로를 전압신호로 구동하고, 수신단측을 개방상태로 하는 전송계에서 배선저항지연은 총배선용량과 총배선저항의 곱에 비례하고,구동회로의 개량으로 출력저항 Rs를 어느 정도 내려도 임의의 값이하로 단축되지 않는다. 또, 상술한 종래예, 즉 전류원구동 ( Rs = = Ω)의 수신단종단의 전송계에서도 수신회로의 개량으로 종단저항 Rt를 어느 정도 내려도 임의의 값이하로 단축되지 않는다. 제14도에 상술한 종래예에 있어서의 수신단 개방으로 구동회로의 출력저항 Rs를 0 Ω까지 내린 이상적인 경우와 수신단 종단으로 종단저항 Rt를 0 Ω까지 내린 이상적인 경우에 대해서 수신단 전압파형 또는 수신단전류파형을 도시한다. 상술한 종래에의 수신단 개방의 전송계에서도 수신단 종단의 전송계에 있어서도 배선저항지연 tpdcr, 즉 수신단전압 또는 수신단전류가 50%까지 상승하는 시간은 모두 이상적인 경우(Rs = 0 Ω 또는 R t =0 Ω)에도 다음식으로 나타내는 값 이하,

즉, 총배선용랑과 총배선저항의 곱의 약4할 이하로 단축할 수 없다. 현실의반도체회로에서는 구동회로의 출력저항 R s가 유한이므로 이 저항과 배선용량에 의한 지연시간도 문제로 된다. 이 출력저항에 비해서 상기 배선총저항이 적은 경우 상기 식1에 의한 지연은 감당할 수 있다. 그러나, 배선저항이 증대하면 상기 식1에 의한 지연은 감당할 수 없게 된다.

또, 상술한 톰슨의 착류곡선을 얻기 위해서는 이상적인 전압원으로 구동하며 (R s = 0Ω), 또한 수신단을 단락 (R t =0 Ω) 하지 않으면 안된다. 그러나, 수신단을 단락한 경우 거기에서 신호를 추출하는 것은 용이하지 않다. 또, 이상적인 R s =0Ω 및 R t = 0Ω에 상당히 가까운 조건을 실현할 수 있다고 해도 이때 전압원에서 수신단측에 흐르는 전류는 통상 반도체집적회로로써는 매우 큰 것으로 되어 현실적이지 못하다. 예를들면 ECL의 신호진폭은 500 mV이고, 배선저항을 100 Ω (약2mm)로 하면 수신단에 흐르는 전류는 5mA로 된다. 현재는 바이폴라의 회로에서도 수백μA정도로 되어 있으므로 소비전력의 점에서 이와 같은 전송방법은 그대로 적용할 수 없다. 또, 현실적으로는 그 빠른 전류파형을 이용하는 수단, 즉 일반적으로는 디지탈회로의 신호는 전압파형이므로 전압으로 변환하는 수단을 포함하지 않고 고려한다는 것은 의미가 없다.

본 발명의 목적은 배선길이가 길고, 따라서 배선저항이 높은 신호배선에 있어서의 배선지연을 단축할 수 있는 반도체집적회로장치를 제공하는 것이다.

본 발명의 목적은 배선길이가 길고, 따라서 배선저항이 높은 신호배선과 배선길이가 짧고, 따라서 배선저항이 낮은 신호배선을 혼재해서 사용하는 반도체집적회로장치로써, 전자에 있어서의 배선지연을 단축할 수 있는 반도체집적회로장치를제공하는 것이다.

본 발명의 보다 구체적인 목적은 다른 블럭간의 배선으로써 배선길이가 길고, 따라서 배선저항이 높은 신호배선과 배선길이가 짧고, 따라서 배선저항이 낮은 신호배선을 필요로 하는 반도체집적회로장치로써, 전자에 있어서의 배선지연을 단축할 수 있는 반도체집적회로장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 반도체집적회로장치에 있어서 배선길이가 상대적으로 길고, 따라서 배선저항이 높은 신호배선에 대해서는 신호배선의 개시단을 구동하는 전압구동회로 및 신호배선의 종단에 위치하는 신호배선에서 유입하는 전류를 감지하여 전압으로 변환하는 전류센스회로를 사용하며, 또한 전압구동회로의 출력저항과 전류센스회로의 입력저항을 신호배선의 직류저항보다도 작게 한다. 한편, 배선길이가 상대적으로 짧고 배선저항이 낮은 신호배선에 대해서 그 개시단에 위치하는 전압구동회로 및 신호배선의 종단에 위치하는 전압센스회로를 사용한다.

특히,다른 블럭에 걸치는 길이가 다른 여러개의 신호배선에 대해서 상기 전류센스회로, 상기 전압센스회로를 적절히 사용한다.

또, 동일 신호배선의 도중에서 신호를 수신하는 회로와 그 신호배선의 종단에서 신호를 수신하는 경우애 상기 전류센스회로, 상기 전압센스회로를 적절히 사용한다.

이하, 본 발명의 실시예를 설명한다. 제19도A와 제19도B는 본 발명의 실시예의 칩평면도를 도시한 도면이다. 제19도A에서는 반도체집적회로칩 (104)상에 기능블럭 (1901), (1902), (1903), (1904)등이 배치된다. 이들 기능블럭간은 배선에 의해서 연결되지만 예를들면 블럭 (1901)에서 인접하는 블럭 (1900) 에는 단거리배선 (1905) 가 사용된다. 한편, 블럭 (1901)에서 블럭 (1903)까지는 장거리배선 (1906)이 사용된다. 또,블럭 (1902)에서 (1904)까지는 버스배선 (1907)이 마련된다. 이 버스배선은 32비트나 64비트등의 데이타나 어드레스신호를 보내는 것으로써, 다수의 배선이 평행하게 배치되이 있지만 배선길이의 관점에서 장거리배선 (1906)과 동등하게 취급할수 있다.

단거리배선 (1905)의 구동은 종래와 마찬가지로 제12도의 수신단 개방의 전송방식을 사용한다. 또, 장거리배선 (1906)이나 버스배선 (1907)은 배선저항이 커서 후술하는 전압구동의 수신단 종단전송계를 사용한다. 수신단에 흐르는 전류는 송신단측의 구동전압을 배선저항과 종단저항의 합으로 나눈 값이 되지만 배선저항이 크기 때문에 전류값은 비교적 작게 할 수 있다. 또, 구동측은 단거리배선과 장거리배선의 양자에서 기본적으로는 동일한 전압구동의 회로방식을 이용한다.

또, 배선 (1906)을 그 도중에서 분기한 배선 (1906a)를 거쳐서 블럭 (1900)에 접속되어 있어도 좋다. 이 배선 (1906a)는 근거리 배선의 예이다.

제19도B는 반도체집적회로칩 (104)가 게이트어레이인 경우를 도시한 도면이다. 기본셀 (1908)은 여러개의 회로로 이루어져 있으며, 칩 (104)는 여러개의 기본셀 (1908)로 이루어져 있다. 각각의 기본셀 (1908)내의 트랜지스터의 배치는 동일하지만 배선등을 변경하는 것에 의해서 여러가지 다른 가능을 갖게 할 수 있다. 따라서, 기본셀 (1908)간의 배선은 상기의 제 19도A의 경우와 동일하고, 단거리배선 (1905)나 장거리배선 (1906)의 각각의 구동방법에 대해서 상기와 마찬가지로 고려할 수 있다.

제1도A는 본 발명의 실시예의 기본 구성을 도시한 도면으로써, 제19도A 및 제19도B에서 사용하는 회로를 도시하고 있다.

(10a), (10b), (10c), (10d), (10e)는 이 반도체집적회로장치 (104)내에 존재하는 다수의 논리회로의 일부를 나타낸다. 이 논리회로는 공지의 회로, 예를들면 에미터결합 논리회로를 사용한 것 (후술하는 제6도에 도시한 전압구동회로 (101)의 구성과 동일한 것)을 사용할 수 있다.

(102), (1011), (1012)는 이들 논리회로간에서 신호를 전송하는 배선의 예이고, (1011)은 논리회로(10a)와 (10b)간의 단거리배선의 예이며, (1012)는 논리회로 (10c)와 (10e)간의 단거리배선의 예이다. 각 논리회로는 각각에 입력되는 1개 또는 여러개의 전압신호에 의존한 전압신호를 출력하는 회로로 이루어진다. (102)는 논리회로(10c)와 (10d)간의 장거리배선의 예이다. 신호배선 (1012)는 신호배선 (102)의 도중에 접속되어 있는 배선이고, 신호배선 (1012)와 (102)는 동일한 논리회로(10c)의 출력을 전송하는 예이기도 하다. 신호배선 (1011)은 제19도A 및 제19도B의 단거리배선 (1905)에 해당하고, (102)는 제19도A, 제19도B의 장거리배선 (1906) 또는 버스배선 (1907)에 해당하고, 배선 (1012)는 제19도A의 배선 (1906a)에 해당한다.

(101a)는 논리회로 (10a)의 출력에 의존하는 전압을 신호배선 (1011)에 인가하는 전압구동회로, (101)은 논리회로 (10c)의 출력에 의존하는 전압을 신호배선 (102)에 인가하는 전압구동회로이다. 경우에 따라서는 어느 하나의 논리회로를 이들 구동회로로써 사용할 수도 있다.

(103)은 신호배선 (102)의 종단에 마련된 수신회로로써 기능하는 전류센스회로이다.

신호배선 (1011), (1012)의 종단에는 이와 같은 전류센스회로가 마련되어 있지 않고, 논리회로, 예를들면 NOR회로 (10b), (10e)가 직접 접속되어 있어 이들 논리회로가 각각 배선 (1011), (1012)에 대한 수신회로를 겸한다.

구동회로(101)은 제1도B의 회로(101)로 나타낸 바와 같이 (110)이 입력단자이고, (111)이 송신단이며, 등가적으로 전압원 (106) 과 출력저항 (105) 로 이루어지는 전압구동회로이다. 구동회로 (101a)도 동일하다.

전류센스회로(103)은 제1도B에 도시한 바와 같이 수신단(112)를 종단하는 종단저항(107)과 이 종단저항(107)에 흐르는 전류를 감지하여 전압신호로 변환하여 출력단자(109)로 출력하는 회로(108)로 이루어진다. 여기에서, 구동회로(101)의 출력저항 (105)와 종단저항 (107)은 신호배선 (102)의 총배선저항보다도 작게 설정한다. 이 전송계에서는 구동회로 (101)이 전압신호에 의해 구동하면 전압신호진폭을 출력저항 (105), 신호배선 (102)의 총배선저항과 종단저항 (107)의 합으로 나눈 신호전류가 종단저항 (107) 에 흐르고, 수신회로 (103) 으로 이 전류를 감지하여 전압으로 변환하고 신호전송이 실행된다. 이 전송계의 등가회로를 제2도에 도시한다. 배선 (102)는 저항과 용량의 분포정수선로로 취급할 필요가 있다. 여기에서, R은 단위길이당 배선저항을, C는 단위길이당 배선용량이다.

제1도B에는 수신회로(10e)와 신호배선 (1012)가 (102)의 도중에서 분기하는형태로 접속되는 경우도 도시하고 있다. 신호배선 (1012) 는 (1011) 과 마찬가지로 단거리배선이므로 수신회로도 수신단 개방으로써 통상의 ECL등으로 구성된다.

그런데, 여기에서 전류감지 또는 전압감지라는 것에 대해서 약간 언급한다. 본 발명에서는 장거리배선에 대해서 수신단을 저항성 소자로 종단하고, 이 저항성 소자에 흐르는 전류를 감지한다.

한편, 제12도와 같은 수신단 개방의 전송계에서는 송신측에서 수신회로로 (또는 수신회로에서)전류는 거의 흐르지 않는다 (정확히는 ECL회로에서는 바이폴라트랜지스터의 베이스에서 신호를 받으므로 약간의 베이스전류가 흐르지만 ECL게이트회로의 전류에 비해서 2자리수정도 작기 때문에 거의 흐르지 않는다고 생각해도 좋다. 또, CMOS회로에서는 정상적으로 전류는 전혀 흐르지 않는다).

따라서, 수신단에 있어서 신호는 전압으로 감지되고, 또 입력저항은 매우 높다. 반대로 수신단을 종단하는 전송계에서는 전하의 충방전을 신속하게 실행하기 위해 수신단에 있어서의 전압의 진폭은 매우 작게 하고 수신단에서 전류의 변화를 "감지"하여 회로내에서 큰 전압의 변화로 변환한다. 따라서, 수신단에 있어서의 입력저항은 일반적으로 작다. 본 발명에 있어서는 이 수신단 종단의 회로의 입력저항과 배선저항의 대소관계가 중요하며, 후자가 전자보다 큰 조건에서 사용된다.

또, 구동회로에 대해서 전압구동회로는 일정한 전압진폭을 발생시키는 것으로써, 출력전류의 변화에 의한 전압의 변화는 작으므로 출력저항은 일반적으로 작다. 그러나, 출력전류가 커지면 유한의 출력저항에 의해서 전압진폭이 저하한다. 한편, 전류구동회로는 일정한 전류진폭을 발생시키는 것으로써, 출력전압의 변화에의한 전류의 변화는 작으므로 출력저항은 일반적으로 크다. 따라서, 양자의 차는 출력저항의 차로 보는 것이 가장 알기 쉬운 방법의 하나이다. 그래서, 본 발명에서는 전압구동회로의 정의로써 상기와 같이 본 발명을 구성하는 조건인 출력저항이 배선저항보다 작은 조건의 구동회로로 한다.

다음에 제2도의 본 발명의 장거리배선의 전송계에 있어서의 수신단 전류파형에 대해서 기술한다.

제3도A는 구동회로의 출력저항 Rs를 파라미터로 해서 이상적으로 수신단 (112) 를 단락 (종단저항 Rt =0 Ω) 하고, 구동전압원 (101)의 입력펄스파형을 스텝펄스로 했을때의 수신란 파형을 도시한 것이다. 이 도면은 단위길이당의 배선저항R이 53.6 Ω/mm, 단위길이당의 배선용량C가 0.19pF/mm이고, 배선길이L이 10mm인 경우의 수신단전류파형을 수신개방시의 수신단파형과 비교해서 도시하고 있다. 이 도면에서 알 수 있는 바와 같이, 수신단종단의 전송계에서는 구동회로의 출력저항 Rs를 작게하면 할수록 수신단개방의 전송계에 비해서 수신단파형의 상승시간이 빨라진다.

특히, 출력저항 Rs가 배선의 총배선저항 (=R ·L)정도이하에서 보다 큰 효과가 얻어지게 된다. 단, 배선길이는 L로 한다. 한편, 상술한 종래의 수신단종단에서는 전류원구동 때문에 출력저항 Rs가 매우 크므로 이 효과가 얻어지지 않는 것도 알 수 있다.

제3도B는 제3도A와 동일한 계에 대해서 수신회로의 종단저항Rt를 파라미터로 해서 이상적으로 구동회로의 출력저항 Rs를 0 (RS = 0 Ω) Ω로 하고, 구동전압원(101)의 입력펄스파형을 스텝펄스로 했을때의 수신단 파형을 도시한 것이다. 이 경우에도 수신단종단의 전송계에서는 수신회로의 종단저항 Rt를 작게 하면 할수록 수신단개방의 전송계에 비해서 수신단파형의 상승시간이 빨라진다.

또, 제18도는 가로축에 총배선저항RL과 종단저항 Rt 또는 출력저항 Rs의 비, 세로축에 지연시간을 나타내고, 본 발명의 고속화의 효과를 도시한 것이다. 출력저항Rs 또는 종단저항Rt가 배선의 총배선저항 (=R ·L)정도 이하에서 보다 큰 효과가 얻어지는 것을 알 수 있다.

제20도는 제19도A, 제19도B 및 제1도A, 제1도B의 실시예에 있어서의 전송방법의 적절한 사용에 관해서 소비전력과 고속화의 효과의 점에서 설명한 도면이다. 가로축에는 배선길이를 나타내고, 세로축에는 지연시간과 소비전력을 나타내고 있다. 종래의 회로에서 소비전력을 일정하게 하고, 배선길이를 크게 해가면 2승에 가까운 특성으로 되어 급격하게 지연시간이 증대한다. 한편, 본 발명에서 수신단 종단에서 종단저항을 배선저항과 동일한 것으로 하고, 배선길이L에서 종래회로와 소비전력이 동일한 설계를 한 것으로 한다. 이 배선길이를 짧게해 간 경우에 대해서 고려한다.

종단저항과 배선저항의 비를 일정하게 한채 (예를들면 1대 2로 한 경우)로 하면 구동회로에서 수신단에 흐르는 전류가 점점 증가하므로 소비전력이 증대한다. 그러나, 지연시간 (특히 배선지연)의 고속화의 비율은 거의 유지되므로, 항상 종래회로보다 빨라진다. 한편, 소비전력을 일정하게 유지한 채 배선길이를 L부터 짧게 해 간 경우에는 배선저항이 점점 작아지므로 종단저항을 크게 해서는 안되기 때문에 제18도보다 고속화의 효과는 작아진다. 실제로는 전류에서 전압으로 변환하는 회로등이 있으므로 종래회로보다 느려지는 배선길이가 존재한다. 이 배선길이가 본 발명의 신호전송방법과 종래의 신호전송방법의 사용구분의 경계로 된다. 또, 제19도A, 제19도B와 제1도A, 제1도B에 있어서의 장거리배선과 단거리배선이 각각에 대응한다.

제4도에 종단저항으로 트랜지스터 (401) 을 사용하고, 수신회로 (103)을 베이스접지형의 전류전압 변환회로로 구성한 본 발명의 실시예를 도시한다. 트랜지스터 (401)은 베이스와 에미터간 전압이 약 0. 8 V이상으로 되도록 전류원 (403)에 의해서 바이어스전류Ist를 흐르게 해주면 트랜지스터 (401)의 에미터에서 본 저항 (입력저항)은 수십Ω으로 된다. 따라서, 예를들면 배선폭이 수㎛이고, 배선두께가 1 ㎛정도인 알루미늄배선애서는 단위 길이당 배선저항이 수십 Ω/mm정도로 되므로 수mm의 배선에서도 트랜지스터(401)의 저항(종단저항)을 총배선저항보다도 작게할 수 있다. 또, 총배선저항보다 이 입력저항을 작게 하기위해 이 입력저항을 더욱 내릴 필요가 있을때에는 예를들면 저항 (402)를 더욱 작게 해서 전류Ist를 증대시키면 좋다. 한편, 이 실시예에 의한 신호 전송은 구동회로 (101)이 전압구동하면 배선 (102)에 전압진폭을 출력저항Rs, 종단저항과 총배선저항의 합으로 나눈신호전류ΔId가 흐르고, 이 전류가 수신회로(103)의 트랜지스터 (401)을 거쳐서 저항(402)에 흐르는 것에 의해서 실행된다. 즉, 이 전류에 의해서 저항 (402)의 양끝에 신호전류 ΔId에 비례한 전압강하가 발생하여 전압신호로써 출력단자(109)에 추출되게 된다.

제5도에 종단저항으로 트랜지스터 (501) 을 사용하고, 수신회로 (103)을 커런트미러형의 전류전압 변환회로로 구성한 본 발명의 실시예를 도시한다. 트랜지스터 (501)은 배이스와 컬렉터를 접속하고 있으므로 다이오드로써 작용하고 베이스와 에미터간 전압이 약0.8 V이상으로 되도록 전류원 (503)에 의해서 바이어스전류Ist를 흐르게 해두면 트랜지스터 (501)의 저항은 수십Ω이 된다. 즉, 이 전송계의 종단저항 (회로(103)의 입력저항)은 수십Ω정도로 되어 상술한 제4도의 실시예와 마찬가지로 종단저항을 총배선저항보다도 작게할 수 있다. 또, 이 입력저항을 더욱 내릴 필요가 있을때에는 예를들면 바이어스전류Ist를 증대시키면 좋다.

한편, 이 실시예에 의한 신호전송은 구동회로 (101)이 전압구동하면 배선 (102)에 전압진폭을 출력저항Rs, 종단저항과 총배선저항의 합으로 나눈 신로전류 ΔId가 흐르고, 이 전류가 수신회로(103)의 트랜지스터 (501)에 흐르는 것에 의해서 실행된다.

이때, 트랜지스터 (501) 과 (502) 가 커런트미러회로를 구성하고 있으므로 이 신호전류 ΔId와 동일한 전류가 트랜지스터 (502)와 저항(504)에 흐르고, 저항 (504)의 양끝애 신호전류 ΔId에 비례한 전압강하가 발생하여 전압신호로써 출력단자(109)에 추출된다.

제6도에 구동회로(101)로 에미터폴로워회로를 갖는 에미터결합형 논리회로를 사용한 본 발명의 실시예를 도시한다. 수신회로(103)은 제4도의 실시예에서 설명 한 수신회로 (103)이고, 전류원 (403) 을 트랜지스터 Q6과 저항RE로 구성하였다. 구동회로 (101)은 에미터결합형의 커런트스위치회로 (602)와 에미터폴로워회로(601)로 구성인 에미터폴로워회로를 갖는 에미터결합형 논리회로이다. 에미터결합형의 커런트스위치회로 (602)는 정전류원의 전류Ics가 입력 (110)의 전위와 기준전압VBB의 고저에 따라 트랜지스티 Q1 또는 Q2에 흐른다. 예를들면 입력의 전위가 기준전압 VBB보다도 높은 경우에는 트랜지스터Q1을 거쳐서 저항Rcn에 흐르고, 전압강하가 발생하여 (603)이 로우레벨로 된다. 반대로 입력의 전위가 기준전압VBB보다도 낮은 경우에는 정전류원의 전류Ics가 트랜지스터Q2에 흐르므로 저항Rcn에는 전류가 흐르지 않기 때문에 하이레벨로 된다. 이 신호의 레벨차가 전압신호로 되고, 에미터폴로워회로(601)이 신호전송로(신호배선) (102) 를 전압구동한다. 신호전송동작은 제4도의 실시예와 동일한 동작에 의해 실행된다. 이때, 구동회로(101) 의 출력저항은 트랜지스터Q3의 에미터에서 본 저항과 풀다운저항RL의 병렬저항으로 된다. 한편, 에미터폴로워회로(601)의 트랜지스터Q3은 베이스와 에미터간 전압이 약0.8V정도로 풀다운저항RL과 신호배선 (102)에 흐르는 전류에 의해 바이어스되고 있다. 이 때문에 트랜지스터Q3의 에미터에서 본 저항은 수십Ω정도로 저저항화되고 구동회로 (101) 의 출력저항도 수십 Ω정도로 작다. 또, 이 출력저항을 작게하기 위해서는 예를들면 저항RL을 작게하고, 트랜지스터Q3에 흐르는 전류를 크게 한다. 에미터저항도 그 전류가 크게 되면 작게 된다. 또, 이 전송계의 구성에서 수신회로(103)으로서 제5도의 실시예에서 설명한 수신회로를 사용할 수도 있다.

제7도에 제6도의 실시예를 차동전송의 계로 한 본 발명의 실시예를 도시한다. 구동회로 (101)을 차동출력으로 하기 위해 에미터결합형의 커런트스위치회로 (701)의 긍정측 출력 (703)과 부정측출력 (702)의 각각에 에미터폴로워회로(705)와(704) 를 마련하였다. 신호전송로 (102) 도 차동신호를 수수하기 위해 신호배선 (707)과 (706)의 2계통 마련하였다. 수신회로 (103)도 차동신호의 각각의 계통의 신호를 수신하기 위해 제4도의 실시예의 수신회로를 (708)과 (709)의 2회로 마련한 구성이다. 구동회로 (101)의 에미터결합형의 커런트스위치회로 (701)의 출력 (703)과 (704)에는 상보전압신호가 출력되므로 각각의 전송계를 통해서 수신회로 (103)의 출력 (710)과 (711)에는 상보전압신호가 전송되게 된다. 또, 이 전송계의 구성에서 수신회로 (103)으로시 제5도의 실시예에서 설명 한 수신회로를 사용할 수도 있다.

제8도에 구동회로 (101)에 CMOS를 사용한 본 발명의 실시예를 도시한다. 구동회로 (101)은 pMOS트랜지스터(801) 과 nMOS트랜지스터(802) 로 구성된다. 수신회로 (103)은 제4도의 실시예와 동일한 구성이고, 다른점은 트랜지스터 (401)에 바이어스전류를 흐르게 하기 위한 전류원 (403)을 게이트 (803)이 바이어스된 nMOS트랜지스터로 구성하고 있다. 이 전송계는 다음과 같이 동작한다. 구동회로 (101)의 입력 (110)이 하이레벨일때 MOS트랜지스터 (802)가 온하여 수신회로 (103)에서, 신호배선 (102)를 거쳐서 전류 Id1이 유입된다.

반대로 입력 (110)이 로우레벨일때 MOS트랜지스터 (801)이 온하여 전류 Idh가 MOS트랜지스터 (801)에서 신호배선 (102) 를 통해서 수신회로 (103) 의 MOS트랜지스터 (403) 으로 유입된다. 이 결과, 트랜지스터 (401)과 저항 (402)에 흐르는 전류가 이 전류차만큼 변화하고, 이 변화가 저항(402)의 전위차로써 나타나고, 수신전압신호로 된다. 종단저항은 트랜지스터 (401)의 에미터에서 본 저항으로 제4도의 실시예와 마찬가지로 수십 Ω으로 작다. 구동회로 (101)의 출력임피턴스는 MOS트랜지터의 온저항으로 되므로 게이트폭을 넓게 하면 수백Ω이하로 할 수 있고, 배선길이가 걸어 총배선저항이 수백Ω이상으로 되는 경우에 유효하다. 또, 이 수신회로(103)의 출력 (109)에 플립플롭회로를 접속하고, 수신신호는 항상 이 플립플롭회로에 의해 유지할 수 있도록 구성한다. 또한, 구동회로 (101)이 신호송신할때만 수신회로(103)의 전류원 (403)인 MOS트랜지스터의 게이트전위를 높게 하고, 송수신동작이 실행되지 않을때에는 이 MOS 트랜지스터를 오프시키도록 제어하면 소비전력을 절약할 수 있다.

제9도는 제5도의 실시예의 수신회로 (103)에 있어서의 전류원(503)을 MOS트랜지스터로 구성한 본 발명의 실시예를 도시한 도면이다. 제5도의 실시예의 수신회로(103)의 전류원 (503) 을 nMOS트랜지스터 (901) 과 저항 (902) 로, 저항(504)를 nMOS트랜지스터 (903)과 저항 (904)로 구성하였다.

저항(902)와 (904)는 수신단(112) 및 출력단자(109)의 전위의 플로팅상태를 방지하기 위한 것이다. MOS트랜지스터 (901)과 (903)은 게이트의 전위를 높게 하면 온하여 비선형저항소자로써 작용한다. 이 실시예에서도 송수신동작이 실행되지 않을 때에는 이 MOS트랜지스터를 오프시키도록 제어하면 소비전력을 절약할 수 있다.

제10도에 본 발명의 수신회로 (103)의 실시예를 도시한다. 제8도의 실시예의 수신회로(103)의 저항 (402)를 pMOS트랜지스터 (1001) 로 구성하고, 또한 전압증폭회로 (1005) 를 마련한 구성이다. 신호전류 Id가 흐르면 접속점 (1006)의 전위가 저하한다. 이 결과, pMOS트랜지스터 (1002)의 게이트전위가 내러가므로 이 pMOS트랜지스터 (1002)의 전류가 증가하여 수신회로 (103)의 출력 (109)의 전위가 상승한다.

출력 (109)의 전위가 상승하면 nMOS트랜지스터 (1004)의 전류가 증가하고, 또 접속점 (1006) 의 전위가 저하하는 것으로 되어 접속점 (1006)의 전위변화가 증폭된다. 이때, nMOS트랜지스터 (1004)의 전류공급능력은 pMOS트랜지스터 (1002)의 전류공급능력보다도 작게 설정한다.

제 11도에 종단저항 (107) 로 MOS트랜지스터를 사용한 본 발명의 실시예를 도시한다. 수신회로 (103)은 전압신호를 추출하는 저항 (1103)과 종단저항으로 되는 nMOS 트랜지스터(1101)과 nMOS트랜지스터 (1101)에 바이어스전류를 흐르게하는 nMOS트랜지스터 (1102)로 구성한다. 게이트폭이 넓은 nMOS트랜지스터 (1101)의 게이트 (1104)에 일정전압을 인가하고, 게이트와 소오스간 전압이 MOS트랜지스터의 임계값 전압이상으로 되도록 바이어스전류를 흐르게 하면 소오스에서 본 저항을 수백Ω이하로 할 수 있다. 또, nMOS트랜지스터 (1101) 에 흐르게 하는 바이어스전류는 nMOS트랜지스터 (1102) 의 개이트전위로 설정할 수 있다. 저항(1103)은 게이트에 전위를 인가한 nMOS트랜지스터로 치환할 수도 있다.

제15도에 본 발명을 메모리에 적용한 실시예를 도시한다.

각 메모리셀에 인접해서 비트선 부하회로를 마련한 구성이다.

비트선 부하회로 DC11은 부하RL 1 또는 RR 1을 비트선 부하회로 선택선WD 1의 제어에 의해 비트선 BL 1, BR 1에 전기적으로 접속하는 스위치SL 1, SR 1로 이루어진다. 다음에 메모리셀 MC 11이 선택되고, 메모리셀의 정보가 리드되는 경우의동작을 설명한다. 비트선 선택선 VY1이 선택되면 비트선 선택스위치SW 1의 스위치SL 1, SR 1이 온하고 비트선BL 1, BR 1이 공통선CL, CR에 접속된다. 또, 워드선 W1과 비트선 부하회로 선택선 WD 1이 선택상태로 되면 메모리셀 MC 11과 비트선 부하회로 DC 11이 선택된다.

이 결과, 비트선 BL 1, 공통선CL과 공통선부하CDL에는 리드전류 IR과 비트선 정상전류 I_ST의 합의 전류가 흐르고, 비트선BR 1, 공통선CR과 공통선부하CDR에는 비트선 정상전류I_ST가 흐르게 된다. 이 전류차 IR과 공통선부하에 의해서 센스앰프SA의 입력에 전위차가 발생하고, 이 전위차를 센스앰프SA로 증폭하여 메모 리셀MC 11의 정보가 리드된다. 또, 비트선 정상전류IST는 비트선부하회로의 저항RL I, RR 1 ,비트선BL 1, BR 1의 배선저항과 공통선CL, CR의 배선저항, 더 나아가서는 공통선 부하저항에 의해서 결정된다. 이 리드동작에 있어서 메모리셀MC 11이 구동회로에 공통선CR , CL의 부하CDR, CDL이 종단저항으로써 기능하고, 또 비트선 부하회로DC 11이 메모리셀MC 11의 출력저항으로써 작용하게 되어 본 발명의 효과가 얻어진다. 즉, 상기의 비트선 부하회로의 저항의 저항값과 공통선 부하의 저항값을 비트선과 공통선의 배선저항값보다도 작게하면 할수록 배선저항에 의한 지연시간을 단축할 수 있다.

제16도에 본 발명을 메모리에 적용한 실시예를 도시한다.

이 실시예는 비트선 부하회로의 부하와 스위치를 트랜지스터QSL 1, QSR 1로 구성하고, 비트선 선택스위치SW 1을 바이폴라트랜지스터로 구성하였다. 이 메모리의 동작은 제15도의 실시예와 거의 동일한 동작으로 되지만 다음의 점이 다르다. 비트선BL 1, BR 1에 흐르는 전류I_ST+ IR 또는 I_ST는 비트선택선VY 1의 전위가 어떤 고정 전위VB보다도 높을 때에는 트랜지스터QLC 1, QRC 1에 흐르고, 비트선BL 1, BR 1은 공통선CL, CR에 접속되지 않는다. 한편, 비트 선택선VY 1의 전위가 임의의 고정전위VB보다도 낮을때, 즉 비트선BL 1, BR 1이 선택되었을때에는 공통선 부하저항RCL, RCR에서 공통선CL, CR을 거쳐서 트랜지스터QLC 1, QRC1을 거쳐서 비트선BL 1, BR 1에 유입되게 된다. 이 결과, 공통선 부하저항RCL, RCR에 전압강하가 발생하여 센스앰프SA의 입력에 전위차가 발생하고, 이 전위차를 센스앰프SA에 의해 증폭하여 메모리셀MC 11의 정보가 리드된다. 이 회로에서는 메모리셀MC 11이 구동회로로써, 트랜지스터QLC 1, QRC1이 종단저항으로써 기능하게 된다. 또, 비트선 부하회로의 부하QSL 1, QSR 1의 저항이 구동회로의 출력저항으로써 기능한다. 따라서, 상기의 비트선 부하회로의 저항인 트랜지스터QSL 1, QSR 1의 저항과 비트선 선택회로SW 1의 트랜지스터QLC 1, QRC 1의 저항을 비트선의 배선저항보다도 작게하면 할수록 비트선의 배선저항에 의한 지연시간을 단축할 수 있다. 또, 트랜지스터QLC 1, QRC 1은 비트선이 선택되었을때 정상적으로 흐르게 하는 전류IBL 1, IBR 1에 의해서 저저항화할 수 있다.

제17도에 제5도의 실시예를 MOS트랜지스터로 구성한 실시예를 도시한다. 구동회로(101)을 CMOS로 구성하고, 수신회로(103)은 MOS트랜지스터 (1701) , (1702)로 구성한 커런트미러회로로 이루어진다. 구동회로 (101)의 출력부는 트랜지스터(801), (802)로 구성된다. 데이타를 전송할때만 게이트단자(1710), (1711)에 신호를 인가하고, 트랜지스터 (801), (802)중의 어느 하나의 트랜지스터를 온시킨다. 예를들면 하이레벨신호를 전송하는 경우는 게이트단자(1710)에 로우레벨 (접지레벨) 을, 게이트단자 (1711) 에 로우레벨 (접지레벨) 을 인가하면 트랜지스터 (801)이 온하여 배선 (102)를 통해서 수신회로 (103)의 트랜지스터 (1701)로 전류가 유입되어 이 트랜지스터 (1701)에 흐르는 전류에 변화가 생긴다. 이 결과, 커런트미러회로를 구성하는 다른 한쪽의 트랜지스터 (1702)에도 이 전류변화가 생기고 부하 (1703)의 양끝에 전압변화가 발생하는 것에 의해서 신호전송이 실행된다. 한편,통상의 경우 즉, 데이타를 전송하지 않는 시간에는 게이트단자 (1710)에 하이레벨(전원단자VDD의 레벨) 을, 게이트단자 (1711) 에는 로우레벨 (접지레벨)을 인가하도록 하면 구동회로(101)의 출력은 고저항상태로 되고 이 부분에서의 전력소비도 없다. 트랜지스터 (1704) 는 트랜지스터 (1701)에 의해 바이어스전류를 흐르게 하는 것에 의해 저저항화된다. 따라서, 구동회로(101)의 트랜지스터 (801), (802)의 게이트폭을 넓게 하는 것에 의해 구동회로 (101)의 출력저항의 저저항화가 가능하게 된다. 또, 트랜지스터(1704)의 게이트전위를 변경해서 바이어스전류를 크게 하면 종단저항인 트랜지스터 (1701)의 저저항화가 가능하다. 본 발명의 어떤 실시예도 수신단 종단의 전송계에 있어서 전압구동에 있어서 전류감지의 전송계를 실현하며, 또한 구동회로의 출력저항과 종단저항의 저저항화를 실현할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면 수신단 종단의 전송계에 있어서의 종단저항에 흐르는 전류파형을 감지하기 위해 수신단개방시의 수신단전압파형의 상승시간에 비해 수배 빠르게 상승하고, 이때문에 배선에서의 신호전송의 지연을 감소시킬 수 있는 반도체집적회로장치가 얻어진다.

제1 도 A는 본 발명에 의한 반도체집적회로의 실시예의 개략구성을 도시한 도면.

제 1 도 B는 상기 실시예에 사용하는 회로의 등가회로를 도시한 도면.

제2도는 제1도 A, B의 장치의 주요부의 등가회로를 도시한 도면.

제3A는 제1도 A, B의 반도체집적회로장치의 배선에 있어서의 송신단의 구동회로의 출력저항과 수신단에서의 전류파형의 변화를 도시한 도면.

제3도B는 제1도A, 제1도B의 반도체집적회로장치의 배선에 있어서의 수신단에서의 종단저항에 의한 수신단 전류파형의 변화를 도시한 도면.

제4도는 제1도A, 제1도B의 장치의 전류센스회로로써 사용하는 베이스접지형회로를 도시한 도면.

제5도는 제1도A, 제1도B의 장치의 전류센스회로로써 사용하는 커련트미러회로를 도시한 도면.

제6도는 제1도A, 제1도B의 구동회로로써 사용하는 에미터결합형 논리회로를 도시한 도면.

제7도는 차동전송계를 사용한 본 발명에 의한 반도체집적회로장치의 다른 실시예를 도시한 도면.

제8도는 제1도A, 제1도B의 장치에 사용하는 CMOS로 구성한 구동회로 및 전류센스회로를 도시한 도면.

제9도는 제1도A, 제1도B의 장치에 사용하는 바이폴라트랜지스터와 MOS 트랜지스터로 구성한 전류센스회로를 도시한 도면.

제10도는 제1도A, 제1도B의 장치에 사용하는 CMOS로 구성한 전류센스회로의 다른 예를 도시한 도면.

제11도는 제1도A, 제1도B의 장치에 사용하는 MOS 트랜지스터로 구성한 전류센스회로를 도시한 도면.

제 12도는 수신단 개방의 회로의 등가회로를 도시한 도면.

제 13도는 수신단 종단을 한 수신회로를 갖는 종래예를 도시한 도면.

제14도는 수신단개방과 수신단 종단의 경우에 있어서의 수신단에서의 전류와 전압의 파형을 도시한 도면.

제15도는 제1도A, 제1도B의 장치를 적용한 메모리의 예를 도시한 도면.

제16도는 제1도A, 제1도B의 장치를 적용한 다른 메모리의 예를 도시한 도면.

제 17도는 제 1도A, 제1도B의 장치를 MOS트랜지스터로 구성한 본 발명의 다른 실시예를 도시한 도면.

제18도는 제1도A, 제1도B의 장치에 있어서의 배선저항,전류센스회로의 입력저항의 비와 신호전송의 지연시간의 관계를 도시한 도면.

제19도A는 본 발명을 적용하는 여러개의 블럭으로 이루어지는 반도체집적회로장치의 실시예의 개략구성을 도시한 도면.

제19도B는 본 발명을 적용하는 마스터슬라이스형 반도체집적회로 장치의 실시예의 개략구성을 도시한 도면.

제20도는 본 발명에 의한 전류센스회로와 전압센스회로의 적절한 사용을 설명하는 도면.

Claims (18)

1. 반도체 기판;

   상기 반도체 기판상에 마련된 여러개의 블럭;

   상기 반도체 기판상에 형성되고, 상기 여러개의 블럭 중 비교적 가깝게 배치된 제1 블럭과 제2 블럭 사이에서 신호를 전파하는 적어도 하나의 제1 블럭간 배선;

   상기 반도체기판상에 형성되고, 상기 적어도 하나의 제1 블럭간 배선의 길이보다 길고, 상기 여러개의 블럭 중 비교적 멀리 배치된 제3블럭과 제4블럭 사이에서 신호를 전파하는 적어도 하나의 제2 블럭간 배선;

   상기 제1 블럭간 배선의 한쪽끝과 상기 제1 블럭내에 포함된 제1 논리회로에 접속되고, 상기 제1 논리회로가 출력하는 전압신호에 따른 전압신호를 상기 제1 블럭간 배선의 상기 한쪽끝에 인가하는 제1 구동회로;

   상기 제2 블럭간 배선의 한쪽끝과 상기 제3 블럭내에 포함된 제3 논리회로에 접속되고, 상기 제3 논리회로의 전압출력에 따른 전압신호를 상기 제2 블럭간배선의 다른쪽끝에 전파하고, 상기 제2 블럭간 배선의 한쪽끝과 그의 다른쪽끝 사이의 직류 저항보다 작은 출력저항을 갖는 제2 구동회로;

   상기 제2 블럭간배선의 다른쪽끝에 접속되고, 상기 제2 블럭간배선의 다른쪽끝에서 유입되는 전류신호에 응답해서 그 전류신호에 의존하는 전압신호를 출력하고, 상기 직류저항보다 작은 입력저항을 갖는 전류센스회로;

   상기 제2 블럭내에 포함되고, 상기 제2 블럭내의 상기 제1 블럭간배선의 다른쪽끝에 접속되고, 상기 제1 블럭간배선의 다른쪽끝에 나타나는 전압신호를 입력으로서 받는 제2 논리회로 및;

   상기 제4 블럭내에 포함되고, 상기 전류센스회로에 접속되며, 상기 전류센스회로에 의해 출력된 전압신호를 입력으로서 받는 제4 논리회로를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
2. 반도체 기판;

   상기 반도체 기판상에 형성된 여러개의 논리회로;

   상기 반도체기판상에 형성되고, 상기 여러개의 논리회로내에 포함된 제1 논리회로와 제2 논리회로 사이에서 신호를 전파하는 적어도 하나의 제1 배선;

   상기 반도체기판상에 형성되고, 상기 여러개의 논리회로내에 포함된 상기 제1 논리회로와 제3 논리회로 사이에서 신호를 전파하는 적어도 하나의 제2 배선;

   상기 제1 배선의 한쪽끝에 접속되고, 상기 제1 논리회로가 출력하는 전압신호에 따른 전압신호를 상기 제1 배선의 상기 한쪽끝에 인가하는 구동회로 및;

   상기 제1 배선의 다른쪽끝에 접속되고, 상기 제1 배선의 다른쪽끝에서 유입되는 전류신호에 응답해서 그 전류신호에 의존하는 전압신호를 출력하는 전류센스회로를 포함하며,

   상기 구동회로는 상기 제1 배선의 상기 한쪽끝과 상기 다른쪽끝 사이의 제1 직류저항보다 작은 출력저항을 갖고,

   상기 전류센스회로는 상기 제1 직류저항보다 작은 입력저항을 갖고,

   상기 제2 논리회로는 상기 전류센스회로에 접속되고, 상기 전류센스회로가 출력하는 전압신호를 입력으로서 받고,

   상기 제2 배선은 상기 제1 배선의 상기 한쪽끝과 상기 다른쪽끝 사이에 배치된 지점에서 상기 제1배선에 접속되는 한쪽끝을 갖고,

   상기 제1 배선의 한쪽끝과 상기 지점 사이의 상기 제1 배선 부분의 제2 직류저항 및 상기 제2 배선의 한쪽끝과 상기 제2 배선의 다른쪽끝 사이의 상기 제2 배선의 제3 직류저항의 합은 상기 제1 배선의 상기 제1 직류저항보다 작고,

   상기 제3 논리회로는 상기 제2 배선의 다른쪽끝에 접속되고, 상기 제2 배선의 다른쪽끝에 나타나는 전압신호를 입력으로서 받는 것을 특징으로 하는 반도체 집적회로 장치.
3. 반도체 기판;

   상기 반도체 기판에 형성된 여러개의 논리회로,

   상기 반도체 기판상에 형성되고, 상기 여러개의 논리회로내의 제1 논리회로와 제2 논리회로 사이에서 신호를 전파하는 제1 배선;

   상기 제1 배선의 한쪽끝에 접속되는 출력단자를 갖고, 상기 제1 논리회로에서 출력되는 전압신호에 따른 전압신호를 상기 출력단자로 출력하는 제1 구동회로및,

   상기 제1 배선의 다른쪽끝에 접속된 입력단자를 갖고, 그 입력단자로 유입되는 전류신호를 감지하고, 상기 감지한 전류신호를 전압신호로 변환해서 출력하는 전류센스회로를 포함하며,

   상기 제2 논리회로는 상기 전류센스회로에 접속되고, 상기 전류센스회로에서 공급되는 상기 전압신호를 입력으로서 받고,

   상기 출력단자에서 본 상기 제1 구동회로의 출력저항은 상기 제1 배선의 직류저항보다 작고,

   상기 입력단자에서 본 상기 전류센스회로의 입력저항은 상기 제1 배선의 직류저항보다 작은 것을 특징으로 하는 반도체 집적회로 장치.
4. 제3항에 있어서,

   상기 전류센스회로는

   실질적으로 일정 전압에 접속되는 베이스, 상기 제1 배선의 다른쪽끝에 접속되는 에미터 및 상기 제2 논리회로에 접속되는 컬렉터를 구비하는 트랜지스터,

   상기 컬렉터와 제1 전압된 사이에 마련된 저항성소자 및

   상기 트랜지스터의 상기 에미터와 제2 전압원에 접속되고, 상기 트랜지스터에 바이어스전류를 공급하는 전류원을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
5. 제3항에 있어서,

   상기 전류센스회로는

   상기 제1 배선에 공통 접속되는 베이스와 컬렉터 및 제1 전압원에 접속된 에미터를 갖는 제1 트랜지스터,

   상기 제1 트랜지스터의 상기 베이스와 상기 컬렉터의 양측에 접속되는 베이스, 상기 제1 전압원에 접속된 에미터 및 상기 제2 논리회로로 전압신호를 공급하는 컬렉터를 갖는 제2 트랜지스터,

   상기 제1 트랜지스터의 컬렉터와 제2 전압원 사이에 마련되는 전류원 및

   상기 제2 트렌지스터의 상기 컬렉터와 상기 제2 전압원 사이에 마련된 저항성소자를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
6. 제4항에 있어서,

   상기 트랜지스터는 바이폴라 트랜지스터이고,

   상기 전류원은 MIS트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
7. 제6항에 있어서,

   상기 저항성소자는 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
8. 제7항에 있어서,

   상기 트랜지스터의 상기 컬렉터에 접속되고 여러개의 MIS 트랜지스터로 구성되는 전압증폭회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
9. 제5항에 있어서,

   상기 제1 및 게2 트랜지스터는 바이폴라 트랜지스터이고,

   상기 전류원은 MIS트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
10. 제9항에 있어서,

    상기 전류원은 MIS 트랜지스터와 저항의 병렬 접속을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
11. 제10항에 있어서,

    상기 저항성소자는 MIS 트랜지스터와 저항의 병렬 접속을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
12. 제3항에 있어서,

    상기 전류센스회로는

    실질적으로 일정한 전압에 접속되는 게이트, 상기 제1 배선의 다른쪽끝에 접속되는 소오스 및 출력단자에 접속되는 드레인을 구비하는 제1 MIS 트랜지스터,

    상기 드레인과 제1 전압원 사이에 마련되는 저항성소자 및

    상기 제1 MIS 트랜지스터의 상기 소오스와 제2 전압원 사이에 접속된 제2 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
13. 제3항에 있어서,

    상기 제1 구동회로는

    상기 제1 논리회로의 출력신호에 응답할 수 있는 에미터 결합 논리회로 및

    상기 제1 배선의 한쪽끝에 접속된 에미터를 갖고 상기 에미터 결합 논리회로의 출력이 입력되는 에미터 폴로워 회로를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
14. 제3항에 있어서,

    상기 제1 구동회로는

    상기 제1 배신의 한쪽끝에 접속되는 드레인, 제1 전압원에 접속되는 소오스 및 상기 제1 논리회로의 출력신호가 인가되는 게이트를 구비하는 P형 MIS 트랜지스터 및

    제2 전압원에 접속되는 소오스, 상기 제1 배선의 한쪽끝에 접속되는 드레인 및 상기 제1 논리회로의 상기 출력신호가 인가되는 게이트를 구비하는 N형 MIS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
15. 반도체 기판;

    상기 반도체 기판에 형성된 여러개의 논리회로;

    상기 반도체 기판상에 형성되고, 상기 여러개의 논리회로내에 포함된 제1 논리회로와 제2 논리회로 사이에서 신호를 전파하는 한쌍의 배선;

    상기 한쌍의 배선의 한쪽끝에 접속되는 한쌍의 출력단자를 갖고, 상기 제1 논리회로가 출력하는 전압신호에 따른 한쌍의 상보의 전압신호를 상기 한쌍의 출력단자로 출력하는 구동회로 및;

    상기 한쌍의 배선의 다른쪽끝에 접속되는 한쌍의 입력단자를 갖고, 상기 한쌍의 입력단자로 유입되는 한쌍의 전류신호를 감지하고, 상기 감지한 한쌍의 전류신호를 한쌍의 상보의 전압신호로 변환해서 출력하는 전류센스회로를 포함하며,

    상기 제2 논리회로는 상기 전류센스회로에 접속되고, 상기 한쌍의 전압신호간의 차에 응답해서 상기 전류센스회로에서 공급된 상기 한쌍의 상보의 전압신호를 입력으로서 받고,

    상기 한쌍의 출력단자의 각각에서 본 상기 구동회로의 한쌍의 출력저항의 각각은 상기 한쌍의 배선의 각각의 직류저항보다 작고,

    상기 한쌍의 입력단자의 각각에서 본 상기 전류센스회로의 한쌍의 입력저항의 각각은 상기 한쌍의 배선의 각각의 직류저항보다 작은 것을 특징으로 하는 반도체 집적회로 장치.
16. 제15항에 있어서,

    상기 전류센스회로는

    실질적으로 일정한 전압에 접속되는 제1 베이스, 상기 한쌍의 배선의 하나의 다른쪽끝에 접속되는 제1 에미터 및 상기 한쌍의 배선의 출력단자의 하나에 접속되는 제1 컬렉터를 구비하는 제1 트랜지스터,

    상기 제1 컬렉터와 제1 전압원에 접속된 제1 저항성소자,

    상기 제1 에미터와 제2 전압원에 접속되고 상기 제1 트랜지스터로 바이어스전류를 공급하는 제1 전류원,

    상기 실질적으로 일정한 전압에 접속되는 제2 베이스, 상기 한쌍의 배선의 다른 하나의 다른쪽끝에 접속되는 제2 에미터 및 상기 한쌍의 배선의 출력단자의 다른 하나에 접속되는 제2 컬렉터를 구비하는 제2 트랜지스터,

    상기 제2 컬렉터와 상기 제1 전압원에 접속된 제2 저항성소자 및

    상기 제2 에미터와 상기 제2 전압원에 접속되고 상기 제1 트랜지스터로 바이어스전류를 공급하는 제2 전류원을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
17. 제15항에 있어서,

    상기 구동회로는

    상기 제1 논리회로의 출력신호에 응답해서 한쌍의 전압신호를 출력하는 에미터 결합 논리회로 및

    상기 한쌍의 전압신호가 입력되는 한쌍의 베이스 및 상기 한쌍의 배선에 접속된 한쌍의 에미터를 갖는 에미터 플로워 회로를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
18. 제3항에 있어서,

    상기 반도체기판에 형성되고, 상기 제1 배선보다 상대적으로 짧고, 상기 여러개의 논리회로내에 포함된 제3 논리회로와 제4 논리회로 사이에서 신호를 전파하는 제2 배선 및;

    상기 제2 배선의 한쪽 끝에 접속되는 출력단자를 갖고, 상기 제3 논리회로에서 출력되는 전압신호에 따른 전압신호를 상기 출력단자로 출력하는 제2 구동회로를 더 포함하고,

    상기 제4 논리회로는 상기 제2 배선의 다른쪽 끝에 접속되고, 그의 다른쪽끝의 전압신호를 입력으로서 받는 것을 특징으로 하는 반도체 집적회로 장치.