JP3381281B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、第１の導電型の浅いウ
ェルが、第２の導電型の深いウェル内に形成されている
ダブルウェル構造を備え、該第１の導電型の浅いウェル
にソース／ドレイン領域が形成されている半導体装置に
関する。本発明は、例えば、第１導電型の基板にそれと
反対の第２導電型のチャネルのＭＯＳトランジスタでソ
ースフォロワを作る構造の半導体装置として具体化する
ことができる。
ェルが、第２の導電型の深いウェル内に形成されている
ダブルウェル構造を備え、該第１の導電型の浅いウェル
にソース／ドレイン領域が形成されている半導体装置に
関する。本発明は、例えば、第１導電型の基板にそれと
反対の第２導電型のチャネルのＭＯＳトランジスタでソ
ースフォロワを作る構造の半導体装置として具体化する
ことができる。
【０００２】
【従来の技術及びその問題点】従来技術とその問題点に
ついて、図７を参照して説明する。従来、第１導電型の
基板１にそれと反対の第２導電型のチャネルのＭＯＳト
ランジスタでソースフォロワを作るとき、基板１と同じ
第１導電型のウェル６にＭＯＳトランジスタを形成し、
図７に示す如くこのトランジスタをソースフォロワのド
ライブ側トランジスタ４としていた。この場合、ウェル
の電位は基板バイアスと同じで固定電位である。する
と、このウェルからのバックゲート効果により、ソース
フォロワの利得が低下する。
ついて、図７を参照して説明する。従来、第１導電型の
基板１にそれと反対の第２導電型のチャネルのＭＯＳト
ランジスタでソースフォロワを作るとき、基板１と同じ
第１導電型のウェル６にＭＯＳトランジスタを形成し、
図７に示す如くこのトランジスタをソースフォロワのド
ライブ側トランジスタ４としていた。この場合、ウェル
の電位は基板バイアスと同じで固定電位である。する
と、このウェルからのバックゲート効果により、ソース
フォロワの利得が低下する。
【０００３】即ち、ソースフォロワの信号利得をＧａｉ
ｎとすると、これは次の式（Ｉ）で与えられる。 式（Ｉ） Ｇａｉｎ＝ｇｍ／（ｇｍ＋ｇｂ＋ｇｄ＋ｇｄ１） 但し、ｇｍ〜ｇｄ１は次を示す。 ｇｍ：ドライブトランジスタの相互コンダクタンス ｇｂ：ドライブトランジスタのバックゲート相互コンダ
クタンス ｇｄ：ドライブトランジスタのドレインコンダクタンス ｇｄ１：ロードトランジスタのドレインコンダクタンス この中で、バックゲートの相互コンダクタンスｇｂと、
ゲートの相互コンダクタンスｇｍとがソースフォロワの
利得Ｇａｉｎを決める大きな要因となり、結局バックゲ
ートの相互コンダクタンスｇｂにより定まることにな
る。
ｎとすると、これは次の式（Ｉ）で与えられる。 式（Ｉ） Ｇａｉｎ＝ｇｍ／（ｇｍ＋ｇｂ＋ｇｄ＋ｇｄ１） 但し、ｇｍ〜ｇｄ１は次を示す。 ｇｍ：ドライブトランジスタの相互コンダクタンス ｇｂ：ドライブトランジスタのバックゲート相互コンダ
クタンス ｇｄ：ドライブトランジスタのドレインコンダクタンス ｇｄ１：ロードトランジスタのドレインコンダクタンス この中で、バックゲートの相互コンダクタンスｇｂと、
ゲートの相互コンダクタンスｇｍとがソースフォロワの
利得Ｇａｉｎを決める大きな要因となり、結局バックゲ
ートの相互コンダクタンスｇｂにより定まることにな
る。
【０００４】上記のように、ウェルからのバックゲート
効果によるソースフォロワの利得が低下することは、式
（Ｉ）からも明らかであり、よく知られていることであ
る。
効果によるソースフォロワの利得が低下することは、式
（Ｉ）からも明らかであり、よく知られていることであ
る。
【０００５】更に近年、ＩＣ等の高集積化により、トラ
ンジスタのサイズが小さくなっている。即ち、図６
（ａ）に示す従来技術に比して、図６（ｂ）では高集積
化によりチャネル長７が小さくなり、この副作用として
現れるＭＯＳトランジスタのショートチャネル効果を抑
えるために、図６（ｂ）に示すようにウェル１０を浅く
形成するようになる。ウェル１０を浅く形成するという
ことは、ＭＯＳトランジスタの表面チャネルとウェルの
空乏層深さ（幅）８が小さくなることを示しており、ウ
ェル１０即ちバックゲートとチャネル１１が近づくこと
になる。すると、浅いウェル１０からのバックゲート効
果が大きくなり、図７の断面構造を持つソースフォロワ
回路では、前記式（Ｉ）から、バックゲートの相互コン
ダクタンスｇb が大きくなり、ソースフォロワの利得が
低下する。
ンジスタのサイズが小さくなっている。即ち、図６
（ａ）に示す従来技術に比して、図６（ｂ）では高集積
化によりチャネル長７が小さくなり、この副作用として
現れるＭＯＳトランジスタのショートチャネル効果を抑
えるために、図６（ｂ）に示すようにウェル１０を浅く
形成するようになる。ウェル１０を浅く形成するという
ことは、ＭＯＳトランジスタの表面チャネルとウェルの
空乏層深さ（幅）８が小さくなることを示しており、ウ
ェル１０即ちバックゲートとチャネル１１が近づくこと
になる。すると、浅いウェル１０からのバックゲート効
果が大きくなり、図７の断面構造を持つソースフォロワ
回路では、前記式（Ｉ）から、バックゲートの相互コン
ダクタンスｇb が大きくなり、ソースフォロワの利得が
低下する。
【０００６】
【発明の目的】本発明は、上記問題点を解決して入力の
負荷容量を大きくするなどの不利益を生ずることなく、
利得を高めることができるダブルウェル構造の半導体装
置を提供することを目的とする。
負荷容量を大きくするなどの不利益を生ずることなく、
利得を高めることができるダブルウェル構造の半導体装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、第１
の導電型の浅いウェルが、第２の導電型の深いウェル内
に形成されているダブルウェル構造を備え、該第１の導
電型の浅いウェルにソース／ドレイン領域が形成されて
いる半導体装置において、第１の導電型の基板に、第２
の導電型の深いウェルを形成し、該深いウェル内に２つ
の第１の導電型の浅いウェルを形成してダブルウェルと
し、一方の浅いウェル内にＭＯＳトランジスタを作り込
んでドライブ側ＭＯＳトランジスタとし、他方の浅いウ
ェル内にＭＯＳトランジスタを作り込んでロード側ＭＯ
Ｓトランジスタとし、深いウェルに電源電圧を与え、ド
ライブ側ＭＯＳトランジスタの浅いウェルを、双方のＭ
ＯＳトランジスタのソース領域の出力端子に接続し、該
出力端子とドライブ側ＭＯＳトランジスタの浅いウェル
とを接続したことにより、入力と出力とが比例関係にあ
ることから、入力信号がドライブ側ＭＯＳトランジスタ
の入力と前記ドライブ側ＭＯＳトランジスタの浅いウェ
ルとに加えられたのと同等もしくは近傍となるようにし
たことを特徴とする半導体装置であって、これにより上
記目的を達成するものである。
の導電型の浅いウェルが、第２の導電型の深いウェル内
に形成されているダブルウェル構造を備え、該第１の導
電型の浅いウェルにソース／ドレイン領域が形成されて
いる半導体装置において、第１の導電型の基板に、第２
の導電型の深いウェルを形成し、該深いウェル内に２つ
の第１の導電型の浅いウェルを形成してダブルウェルと
し、一方の浅いウェル内にＭＯＳトランジスタを作り込
んでドライブ側ＭＯＳトランジスタとし、他方の浅いウ
ェル内にＭＯＳトランジスタを作り込んでロード側ＭＯ
Ｓトランジスタとし、深いウェルに電源電圧を与え、ド
ライブ側ＭＯＳトランジスタの浅いウェルを、双方のＭ
ＯＳトランジスタのソース領域の出力端子に接続し、該
出力端子とドライブ側ＭＯＳトランジスタの浅いウェル
とを接続したことにより、入力と出力とが比例関係にあ
ることから、入力信号がドライブ側ＭＯＳトランジスタ
の入力と前記ドライブ側ＭＯＳトランジスタの浅いウェ
ルとに加えられたのと同等もしくは近傍となるようにし
たことを特徴とする半導体装置であって、これにより上
記目的を達成するものである。
【０００８】請求項２の発明は、第１の導電型の浅いウ
ェルが、第２の導電型の深いウェル内に形成されている
ダブルウェル構造を備え、該第１の導電型の浅いウェル
にソース／ドレイン領域が形成されている半導体装置に
おいて、第１の導電型の基板に、第２の導電型の深いウ
ェルを形成し、該深いウェル内に第１の導電型の浅いウ
ェルを形成してダブルウェルとするとともに第１の導電
型の基板に第１の導電型の浅いウェルを形成し、深いウ
ェルに形成した浅いウェル内にＭＯＳトランジスタを作
り込んでドライブ側ＭＯＳトランジスタとし、他方の浅
いウェル内にＭＯＳトランジスタを作り込んでロード側
ＭＯＳトランジスタとし、深いウェルに電源電圧を与
え、ドライブ側ＭＯＳトランジスタの浅いウェルを、双
方のＭＯＳトランジスタのソース領域の出力端子に接続
し、該出力端子とドライブ側ＭＯＳトランジスタの浅い
ウェルとを接続したことにより、入力と出力とが比例関
係にあることから、入力信号がドライブ側ＭＯＳトラン
ジスタの入力と前記ドライブ側ＭＯＳトランジスタの浅
いウェルとに加えられたのと同等もしくは近傍となるよ
うにしたことを特徴とする半導体装置であって、これに
より上記目的を達成するものである。
ェルが、第２の導電型の深いウェル内に形成されている
ダブルウェル構造を備え、該第１の導電型の浅いウェル
にソース／ドレイン領域が形成されている半導体装置に
おいて、第１の導電型の基板に、第２の導電型の深いウ
ェルを形成し、該深いウェル内に第１の導電型の浅いウ
ェルを形成してダブルウェルとするとともに第１の導電
型の基板に第１の導電型の浅いウェルを形成し、深いウ
ェルに形成した浅いウェル内にＭＯＳトランジスタを作
り込んでドライブ側ＭＯＳトランジスタとし、他方の浅
いウェル内にＭＯＳトランジスタを作り込んでロード側
ＭＯＳトランジスタとし、深いウェルに電源電圧を与
え、ドライブ側ＭＯＳトランジスタの浅いウェルを、双
方のＭＯＳトランジスタのソース領域の出力端子に接続
し、該出力端子とドライブ側ＭＯＳトランジスタの浅い
ウェルとを接続したことにより、入力と出力とが比例関
係にあることから、入力信号がドライブ側ＭＯＳトラン
ジスタの入力と前記ドライブ側ＭＯＳトランジスタの浅
いウェルとに加えられたのと同等もしくは近傍となるよ
うにしたことを特徴とする半導体装置であって、これに
より上記目的を達成するものである。
【０００９】
【００１０】
【作用】従来構造では、バックゲートがゼロＶ（グラン
ド）に固定されているので、ゲートの電位をふっても、
制御はゼロとその電位との平均でしか効いて来ないのに
対し、本発明では、浅いウェルをゲートの電位に近づけ
たので、バックゲートによる上記問題が避けられ、高い
利得で制御を良好に行うことが可能となる。
ド）に固定されているので、ゲートの電位をふっても、
制御はゼロとその電位との平均でしか効いて来ないのに
対し、本発明では、浅いウェルをゲートの電位に近づけ
たので、バックゲートによる上記問題が避けられ、高い
利得で制御を良好に行うことが可能となる。
【００１１】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。なお当然のことではあるが、本発明は実施
例により限定を受けるものではない。
て説明する。なお当然のことではあるが、本発明は実施
例により限定を受けるものではない。
【００１２】実施例１
本実施例の構造を図１に示す。これは、本発明を集積化
した半導体装置として具体化したものである。即ち、図
６（ｂ）に示した微細構造をとるもので、利得の問題が
生じ得る構造である。
した半導体装置として具体化したものである。即ち、図
６（ｂ）に示した微細構造をとるもので、利得の問題が
生じ得る構造である。
【００１３】本実施例は、図１に示すように、第１の導
電型のウェル３が、第２の導電型の深いウェル２内に形
成されているダブルウェル構造を備え、該第１の導電型
の浅いウェル３にソース／ドレイン領域４２，４３が形
成されている半導体装置において、前記第１の導電型の
浅いウェル３をゲートの電位と同等もしくは近傍の電位
にしたものである。
電型のウェル３が、第２の導電型の深いウェル２内に形
成されているダブルウェル構造を備え、該第１の導電型
の浅いウェル３にソース／ドレイン領域４２，４３が形
成されている半導体装置において、前記第１の導電型の
浅いウェル３をゲートの電位と同等もしくは近傍の電位
にしたものである。
【００１４】特に、前記第１の導電型の浅いウェル３に
形成されたソース領域４３を浅いウェル３と接続したも
のである。
形成されたソース領域４３を浅いウェル３と接続したも
のである。
【００１５】また特に、第１の導電型の浅いウェルが、
第２の導電型の深いウェル２内に２領域３，３形成され
ているダブルウェル構造を備え、該第１の導電型の浅い
ウェル３，３の各領域にソース／ドレイン領域４２，４
３，５２，５３が形成されることにより各々ドライブ側
トランジスタ４とロード側トランジスタ５が構成されて
いる半導体装置において、前記ドライブ側トランジスタ
４のソース領域４３を浅いウェル３と接続したものであ
る。
第２の導電型の深いウェル２内に２領域３，３形成され
ているダブルウェル構造を備え、該第１の導電型の浅い
ウェル３，３の各領域にソース／ドレイン領域４２，４
３，５２，５３が形成されることにより各々ドライブ側
トランジスタ４とロード側トランジスタ５が構成されて
いる半導体装置において、前記ドライブ側トランジスタ
４のソース領域４３を浅いウェル３と接続したものであ
る。
【００１６】更に詳しくは、本実施例では、上述したよ
うなウェルのバックゲート効果によるソースフォロワの
利得低下を抑えるために、次のように構成した。図１に
示すように、構造としては、第１導電型（ここではＰ
型）の基板１に、第２導電型の深いウェル２と、第１導
電型の浅いウェル３を形成し、ダブルウェルとし、浅い
ウェル３の中にＭＯＳトランジスタ４，５を作り込む。
次に、動作バイアスとして、深いウェル２に電源電圧Ｖ
ＤＤ、ロード側ＭＯＳトランジスタ５の浅いウェル３に
は接地電圧ＧＮＤを与える。ドライブ側ＭＯＳトランジ
スタ４を深いウェル２と絶縁分離する浅いウェル３を、
ソースフォロワ回路の出力端子に接続する。図４に、従
来技術と本実施例の等価回路を対比して示す。
うなウェルのバックゲート効果によるソースフォロワの
利得低下を抑えるために、次のように構成した。図１に
示すように、構造としては、第１導電型（ここではＰ
型）の基板１に、第２導電型の深いウェル２と、第１導
電型の浅いウェル３を形成し、ダブルウェルとし、浅い
ウェル３の中にＭＯＳトランジスタ４，５を作り込む。
次に、動作バイアスとして、深いウェル２に電源電圧Ｖ
ＤＤ、ロード側ＭＯＳトランジスタ５の浅いウェル３に
は接地電圧ＧＮＤを与える。ドライブ側ＭＯＳトランジ
スタ４を深いウェル２と絶縁分離する浅いウェル３を、
ソースフォロワ回路の出力端子に接続する。図４に、従
来技術と本実施例の等価回路を対比して示す。
【００１７】上記の構造により、ドライブ側ＭＯＳトラ
ンジスタ４を深いウェル２と絶縁分離する浅いウェル３
の電位が、ソースフォロワ回路の出力端子ＯＵＴの電圧
と同じになる。この結果、バックゲートの電位（浅いウ
ェル３の電位）が、ソースフォロワの入力端子ＩＮと同
期して変化する。
ンジスタ４を深いウェル２と絶縁分離する浅いウェル３
の電位が、ソースフォロワ回路の出力端子ＯＵＴの電圧
と同じになる。この結果、バックゲートの電位（浅いウ
ェル３の電位）が、ソースフォロワの入力端子ＩＮと同
期して変化する。
【００１８】すると、本実施例の構造でのソースフォロ
ワの利得を考えた場合、式（Ｉ）において、バックゲー
トの相互コンダクタンスｇb が無視できるほど小さくな
る。具体的に、通常のＭＯＳトランジスタではｇb がｇ
m の約１／１０〜１／５の大きさであったのに対して、
本構成例の場合は、回路動作上１／１００〜１／５０程
度に減少し、ソースフォロワの利得が１に近づく。
ワの利得を考えた場合、式（Ｉ）において、バックゲー
トの相互コンダクタンスｇb が無視できるほど小さくな
る。具体的に、通常のＭＯＳトランジスタではｇb がｇ
m の約１／１０〜１／５の大きさであったのに対して、
本構成例の場合は、回路動作上１／１００〜１／５０程
度に減少し、ソースフォロワの利得が１に近づく。
【００１９】従来例と本発明例のソースフォロワ等価回
路及びその入出力特性を図５に示す。ソースフォロワの
動作原理上、入力ＩＮに対して出力ＯＵＴは比例関係に
ある。この特性を生かし、本構成例ではドライブ側トラ
ンジスタ４のバックゲート（Ｐウェル）を出力ＯＵＴに
接続する。すると、おおまかな動作を考えると、入力信
号がドライブ側トランジスタ４のゲートＩＮとバックゲ
ート（Ｐウェル）の両方に加えられたのと同じになる
（式（Ｉ）でｇb が近似的に無視できる）。しかし、入
力の負荷はドライブ側トランジスタ４のゲートＩＮだけ
である。この結果、入力の負荷容量を大きくすることな
く、入出力特性（ソースフォロワの利得）を図５（ｂ）
に示すように１．０に近づけることができた。
路及びその入出力特性を図５に示す。ソースフォロワの
動作原理上、入力ＩＮに対して出力ＯＵＴは比例関係に
ある。この特性を生かし、本構成例ではドライブ側トラ
ンジスタ４のバックゲート（Ｐウェル）を出力ＯＵＴに
接続する。すると、おおまかな動作を考えると、入力信
号がドライブ側トランジスタ４のゲートＩＮとバックゲ
ート（Ｐウェル）の両方に加えられたのと同じになる
（式（Ｉ）でｇb が近似的に無視できる）。しかし、入
力の負荷はドライブ側トランジスタ４のゲートＩＮだけ
である。この結果、入力の負荷容量を大きくすることな
く、入出力特性（ソースフォロワの利得）を図５（ｂ）
に示すように１．０に近づけることができた。
【００２０】本構成例においては、ソースフォロワの利
得を低下させるＭＯＳトランジスタのバックゲート効果
を取り除くため、第１導電型の基板に第２導電型の基板
表面より深いウェルと第１導電型の浅いウェルを形成
し、浅いウェルの中にＭＯＳトランジスタを作り込むダ
ブルウェル構造とし、このＭＯＳトランジスタをソース
フォロワのドライブ側トランジスタ４として使い、第１
導電型の浅いウェルをソースフォロワの出力端子に接続
する。よって、第１導電型の浅いウェルが出力端子の電
位と同じになり、ドライブ側ＭＯＳトランジスタ４のバ
ックゲート効果を相殺し、利得を高めることができたも
のである。
得を低下させるＭＯＳトランジスタのバックゲート効果
を取り除くため、第１導電型の基板に第２導電型の基板
表面より深いウェルと第１導電型の浅いウェルを形成
し、浅いウェルの中にＭＯＳトランジスタを作り込むダ
ブルウェル構造とし、このＭＯＳトランジスタをソース
フォロワのドライブ側トランジスタ４として使い、第１
導電型の浅いウェルをソースフォロワの出力端子に接続
する。よって、第１導電型の浅いウェルが出力端子の電
位と同じになり、ドライブ側ＭＯＳトランジスタ４のバ
ックゲート効果を相殺し、利得を高めることができたも
のである。
【００２１】本発明を採用すると、入力の負荷容量を大
きくすることなく、ソースフォロワの利得を高める効果
が得られる。また更に、十分高い利得を保持したままソ
ースフォロワのＭＯＳトランジスタをシュリンクしＩＣ
の高集積化を行うことができる。
きくすることなく、ソースフォロワの利得を高める効果
が得られる。また更に、十分高い利得を保持したままソ
ースフォロワのＭＯＳトランジスタをシュリンクしＩＣ
の高集積化を行うことができる。
【００２２】また、本発明により、アナログＭＯＳ Ｉ
ＣやＭＯＳ，ＣＣＤ撮像素子において、ソースフォロワ
回路の利得を向上し、更に十分高い利得を保持したまま
ソースフォロワのＭＯＳトランジスタのサイズを小さく
して、ＩＣを高集積化することができるようになった。
ＣやＭＯＳ，ＣＣＤ撮像素子において、ソースフォロワ
回路の利得を向上し、更に十分高い利得を保持したまま
ソースフォロワのＭＯＳトランジスタのサイズを小さく
して、ＩＣを高集積化することができるようになった。
【００２３】実施例２
本実施例を図２に示す。この例は、次の構造である。即
ち第１導電型の基板１に第２導電型の基板表面より深い
ウェル２と第１導電型の浅いウェル３を形成しダブルウ
ェルとし、浅いウェル３の中にドライブ側ＭＯＳトラン
ジスタ４を作り込む。
ち第１導電型の基板１に第２導電型の基板表面より深い
ウェル２と第１導電型の浅いウェル３を形成しダブルウ
ェルとし、浅いウェル３の中にドライブ側ＭＯＳトラン
ジスタ４を作り込む。
【００２４】一方、第１導電型の基板１に第１導電型の
浅いウェル１２を形成し、その中にロード側ＭＯＳトラ
ンジスタ５を作り込む。即ち、ドライブ側ＭＯＳトラン
ジスタ４はダブルウェル構造を取り、ロード側ＭＯＳト
ランジスタは通常のシングルウェル構造になる。この例
は、ロード側ＭＯＳトランジスタ５に深いウェル２を使
わない分だけ、ウェルを含めたトランジスタの大きさを
小さくできる利点がある。
浅いウェル１２を形成し、その中にロード側ＭＯＳトラ
ンジスタ５を作り込む。即ち、ドライブ側ＭＯＳトラン
ジスタ４はダブルウェル構造を取り、ロード側ＭＯＳト
ランジスタは通常のシングルウェル構造になる。この例
は、ロード側ＭＯＳトランジスタ５に深いウェル２を使
わない分だけ、ウェルを含めたトランジスタの大きさを
小さくできる利点がある。
【００２５】参考例
図３に、参考例を示す。図中１０は素子分離領域であ
る。図に示す破線部分は、結線してもよいことを示す。
図３に示す符号は前記各例と対応したものである。
る。図に示す破線部分は、結線してもよいことを示す。
図３に示す符号は前記各例と対応したものである。
【００２６】
【発明の効果】本発明により、入力の負荷容量を大きく
するなどの不利益をもたらすことなく、利得を高めるこ
とができるダブルウェル構造の半導体装置を提供するこ
とができた。
するなどの不利益をもたらすことなく、利得を高めるこ
とができるダブルウェル構造の半導体装置を提供するこ
とができた。
【図１】実施例１の構造を示す断面図である。
【図２】実施例２の構造を示す断面図である。
【図３】参考例の構造を示す断面図である。
【図４】等価回路を示す図である。
【図５】作用説明図である。
【図６】問題点を示す図である。
【図７】従来構造を示す断面図である。
１ 基板
２ 深いウェル
３ 浅いウェル
４ ドライブ側トランジスタ
４１ ゲート
４２，４３ ソース／ドレイン領域
５ ロード側トランジスタ
５１ ゲート
５２，５３ ソース／ドレイン領域
Claims (2)
- 【請求項１】第１の導電型の浅いウェルが、第２の導電
型の深いウェル内に形成されているダブルウェル構造を
備え、該第１の導電型の浅いウェルにソース／ドレイン
領域が形成されている半導体装置において、第１の導電型の基板に、第２の導電型の深いウェルを形
成し、該深いウェル内に２つの第１の導電型の浅いウェ
ルを形成してダブルウェルとし、一方の浅いウェル内に
ＭＯＳトランジスタを作り込んでドライブ側ＭＯＳトラ
ンジスタとし、他方の浅いウェル内にＭＯＳトランジス
タを作り込んでロード側ＭＯＳトランジスタとし、深い
ウェルに電源電圧を与え、ドライブ側ＭＯＳトランジス
タの浅いウェルを、双方のＭＯＳトランジスタのソース
領域の出力端子に接続し、該出力端子とドライブ側ＭＯ
Ｓトランジスタの浅いウェルとを接続したことにより、
入力と出力とが比例関係にあることから、入力信号がド
ライブ側ＭＯＳトランジスタの入力と前記ドライブ側Ｍ
ＯＳトランジスタの浅いウェルとに加えられたのと同等
もしくは近傍となるように したことを特徴とする半導体
装置。 - 【請求項２】第１の導電型の浅いウェルが、第２の導電
型の深いウェル内に形成されているダブルウェル構造を
備え、該第１の導電型の浅いウェルにソース／ドレイン
領域が形成されている半導体装置において、第１の導電型の基板に、第２の導電型の深いウェルを形
成し、該深いウェル内に第１の導電型の浅いウェルを形
成してダブルウェルとするとともに第１の導電型の基板
に第１の導電型の浅いウェルを形成し、深いウェルに形
成した浅いウェル内にＭＯＳトランジスタを作り込んで
ドライブ側ＭＯＳトランジスタとし、他方の浅いウェル
内にＭＯＳトランジスタを作り込んでロード側ＭＯＳト
ランジスタとし、深いウェルに電源電圧を与え、ドライ
ブ側ＭＯＳトランジスタの浅いウェルを、双方のＭＯＳ
トランジスタのソース領域の出力端子に接続し、該出力
端子とドライブ側ＭＯＳトランジスタの浅いウェルとを
接続したことにより、入力と出力とが比例関係にあるこ
とから、入力信号がドライブ側ＭＯＳトランジスタの入
力と前記ドライブ側ＭＯＳトランジスタの浅いウェルと
に加えられたのと同 等もしくは近傍となるように したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31607992A JP3381281B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
ID=18073022
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